CN102005452B - 高电压半导体器件中的集成肖特基二极管 - Google Patents

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Abstract

本发明提出了一种在由有源元件区和终止区构成的半导体衬底中制备半导体功率器件的方法。该方法包括：在半导体衬底顶面上的终止区和有源元件区中，生长场氧化层，并形成图案；在远离场氧化层一段缝隙区域的半导体衬底的顶面上，设置一个多晶硅层，并形成图案；通过空白的本体掺杂植入，在半导体衬底中形成本体掺杂区，与缝隙区充分对齐，然后将本体掺杂区扩散到半导体衬底中的本体区；植入包围着本体区的高浓度本体掺杂区，其掺杂浓度比本体区的掺杂浓度还高；以及利用源极掩膜植入源极区，源极区的导电类型与本体区相反，源极区包围在本体区中，并被高浓度的本体掺杂区包围着。

Description

高电压半导体器件中的集成肖特基二极管
技术领域
本发明主要涉及半导体功率器件的结构和制备方法。更确切地说，本发明是关于集成肖特基二极管的半导体功率器件的器件结构和制备方法，无需额外的掩膜，以便缩短关闭时间，降低功率损耗。
背景技术
迫切需要通过作为内部二极管，集成肖特基二极管，来实现半导体功率器件。更确切地说，如图1A所示，由于P+、P-和N-外延层构成的嵌入式体二极管，使得HV MOSFET像一个带有负漏极-至-源极电压Vds＜0的P-i-N二极管。从P-本体区，高能级注入到N-外延区，导致很大的断开时间与损耗。此外，高速率的电流变动，即很大的di/dt，会引起电压毛刺，降低“柔和系数”S。但是，为了提高HV-DMOS的性能，必须降低断开时间与损耗，也就是说，要降低反向恢复电荷(Qrr)、恢复时间(Trr)，并提高柔和系数S。当HV MOSFET与内部肖特基二极管集成在一起时，通过解决上述技术局限，可以提高HV MOSFET的性能。
除了对带有集成肖特基二极管的半导体功率器件的上述要求之外，半导体功率器件还广泛应用于电源和马达控制。通常通过如图1B所示的全桥型拓扑技术，形成半导体功率器件。对于这种应用类型而言，将内部二极管作为一个自振荡二极管，是非常有利的。如果将高压MOSFET、超级结半导体功率器件以及IGBT器件用于电源和马达控制应用，这些器件常常会受到高Qrr和功率损耗的限制。将肖特基二极管作为内部二极管，集成到半导体功率器件时，就能解决这些技术难题。但是，为了将肖特基二极管作为区域中的功率器件的一个内部二极管集成，传统的制备半导体功率器件的结构和方法，通常要利用一个额外的掩膜阻挡该区域。该额外的掩膜会对生产成本产生不利的影响。
基于上述原因，迫切需要改进与作为内部二极管的肖特基二极管集成的半导体功率器件的结构和制备方法，以便解决上述技术局限与难题。
发明内容
因此本发明的一个方面就是提出一种不需要额外的掩膜，与肖特基二极管集成的半导体功率器件新型的制备方法和器件结构。
更确切地说，本发明的一个方面是提出一种与肖特基二极管集成的半导体功率器件改良型的制备结构和方法，不需要额外的掩膜，而且显著降低Qrr、Trr，提高柔和系数。
本发明的另一方面是提出一种与肖特基二极管集成的半导体功率器件改良型器件结构和制备方法，通过减小平面栅极的边缘到场二极管之间的距离，以构成自校准的本体区，并覆盖源极和本体区上方的顶面，肖特基金属作为源极和发射极金属，与肖特基二极管直接集成，作为晶体管元件的一部分，无需增加元件尺寸，从而降低50％的Qrr、20％的Trr，增加大约33％的柔和系数S。
简言之，本发明的较佳实施例提出了一种设置在半导体衬底中的半导体功率器件。该半导体功率器件是由有源元件区域和终止区构成的。半导体功率器件还包括带图案的场氧化层，它设置在终止区中，以及在远离半导体衬底顶面上的带图案的多晶硅层的缝隙区域处的有源元件区域。半导体功率器件还包括设置在半导体衬底中的掺杂的本体区，半导体衬底从与缝隙区域对齐的顶面以下的区域开始充分扩散，并且延伸到带图案的多晶硅层和带图案的场氧化层以下的区域。半导体功率器件还包括包围在本体区中的掺杂的源极区，并且其导电类型与本体区相反。半导体功率器件还包括包围在源极区中的高浓度本体-掺杂区，并且其掺杂浓度比源极区周围的本体区的掺杂浓度要高。在另一个实施例中，半导体功率器件还包括一个带图案的肖特基金属层，覆盖在之前被有源元件区域中的场氧化层所占据，随后从半导体衬底的顶面上除去的区域上，其中带图案的肖特基金属层还部分延伸到缝隙区域中，以便接触本体区和源极区，为有源元件区域中的半导体功率器件，形成待集成的肖特基二极管。在另一个实施例中，半导体功率器件还包括浅本体-掺杂区，设置在直接位于肖特基金属层下方的本体区附近，浅本体-掺杂区的深度比本体区浅得多。在另一个实施例中，半导体衬底是由一个N-型外延层构成，用于承载包围着N-型导电类型的源极区的P-型导电类型的本体-掺杂区。在另一个实施例中，半导体衬底是由一个P-型外延层构成，用于承载包围着P-型导电类型的源极区的N-型导电类型的本体-掺杂区。在另一个实施例中，半导体功率器件还包括一个位于N-型半导体衬底上的N-沟道MOSFET功率器件。在另一个实施例中，半导体功率器件还包括一个设置在P-型半导体衬底上的P-沟道MOSFET功率器件。在另一个实施例中，半导体功率器件还包括一种绝缘栅双极晶体管(IGBT)功率器件。在另一个实施例中，半导体功率器件还包括设置在N-型半导体衬底上的绝缘栅双极晶体管(IGBT)功率器件，包括带有N-型掺杂区的P-型底部层，N-型掺杂区设置在半导体衬底的底面附近，对应有源元件区中的集成肖特基二极管。在另一个实施例中，半导体功率器件还包括一个含有交替的N-型和P-型掺杂立柱的超级结半导体功率器件，半导体衬底位于本体-掺杂区下方。在另一个实施例中，半导体功率器件还包括一个设置在N-型半导体衬底中的超级结半导体功率器件，半导体衬底包括位于本体掺杂区下方的P-型立柱构成，P-型掺杂区和N-型立柱掺杂在P-型立柱之间。
本发明还提出了一种在半导体衬底中制备半导体功率器件的方法，其中半导体衬底是由有源元件区和终止区构成的。该方法包括：A)在半导体衬底顶面上的终止区和有源元件区中，生长场氧化层，并形成图案；B)在离开场氧化层一段缝隙区域的半导体衬底的顶面上，沉积一个多晶硅层，并形成图案；以及C)通过无掩膜的本体掺杂植入，在半导体衬底中形成本体掺杂区，与缝隙区充分对齐，然后将本体掺杂区扩散到半导体衬底中的本体区。在另一个实施例中，该方法还包括植入包围在本体区中的高浓度本体掺杂区，其掺杂浓度比本体区的掺杂浓度还高，利用源极掩膜植入源极区，源极区的导电类型与本体区相反，源极区包围在本体区中，并被高浓度的本体掺杂区围拥着。在另一个实施例中，该方法还包括在半导体功率器件上方，沉积一个绝缘层，并用接触金属掩膜打开接触开口，并除去场氧化物；沉积肖特基金属层，填充接触开口，以接触本体区和源极区，在有源元件区中，形成半导体功率器件的集成肖特基二极管。在另一个实施例中，该方法还包括在半导体功率器件上方，沉积一个绝缘层，并用接触金属掩膜打开接触开口，并除去场氧化物；植入浅本体-掺杂区，设置在直接位于半导体衬底顶面以下的本体区附近，浅本体-掺杂区的深度明显小于本体区。在另一个实施例中，植入本体-掺杂区包括，在位于N-型半导体衬底上的N-型外延层中，将P-型掺杂物植入到本体掺杂区，并植入包围在P-型本体区中的N-型源极区。在另一个实施例中，植入本体-掺杂区包括，在位于P-型半导体衬底上的P-型外延层中，将N-型掺杂物植入到本体掺杂区，并植入包围在N-型本体区中的P-型源极区。在另一个实施例中，制造半导体功率器件还包括，制造MOSFET功率器件。在另一个实施例中，制造半导体功率器件还包括，制造IGBT功率器件。在另一个实施例中，制造半导体功率器件还包括，在N-型半导体衬底中，制造IGBT功率器件，在半导体衬底的底面附近，植入带有N-型掺杂区的P-型底层，所述的N-型掺杂区对应于在有源元件区中集成的肖特基二极管。在另一个实施例中，制造半导体功率器件还包括，通过在本体-掺杂区以下的半导体衬底中形成交替的N-型和P-型掺杂立柱，制造超级结半导体功率器件。在另一个实施例中，制造半导体功率器件还包括，通过在N-型半导体衬底中，形成位于用P-型掺杂物掺杂形成的所述的本体掺杂区下方的P-型立柱，N-型立柱在P-型立柱之间。
阅读以下较佳实施例的详细说明，并参照各种附图之后，对于本领域的技术人员而言，本发明的这些和其他方面的优势无疑将显而易见。
附图说明
图1A表示不集成肖特基二极管的传统的平面HV MOSFET器件的剖面图。
图1B表示一种电源和马达控制器件中使用的全桥式电路结构。
图2表示本发明所述的带有集成肖特基二极管的HV MOSFET器件的剖面图。
图2-1表示本发明所述的带有集成肖特基二极管的高压MOSFET(HVMOSFET)半导体功率器件的终止结构的剖面图。
图3A至3F为一系列表示本发明所述的带有集成肖特基二极管的HVMOSFET器件的制备过程的剖面图。
图3A-1至3F-1为一系列表示图3A至3F每个制备过程中的终止区域相应的剖面图。
图4表示本发明所述的带有集成肖特基二极管的绝缘栅双极晶体管(IGBT)器件的剖面图。
图5A和5B表示本发明所述的带有集成肖特基二极管的两个超级结半导体功率器件的剖面图。
图6A至6I为一系列表示如图5A所示的超级结半导体功率器件的制备过程的剖面图。
图6D-1表示利用退火过程，使植入硼的区域扩散，构成多个P-掺杂立柱，图6D-2为图6D-1的一部分，表示剩余的工艺。
图7A至7E为一系列表示本发明所述的另一种超级结半导体功率器件的制备过程的剖面图。
图8表示本发明所述的带有集成肖特基二极管的一种可选的超级结半导体功率器件的剖面图。
具体实施方式
参见图2，本发明所述的与肖特基二极管集成的高压金属氧化物半导体场效应管(HV MOSFET)半导体功率器件的有源元件100的剖面图。HVMOSFET器件位于N+硅衬底105上，外延层110形成在N+衬底105上方。平面栅极125形成在栅极氧化层120上方。P-本体区130形成在栅极氧化层120以下的外延层中，栅极氧化层120包围着N+源极区135。金属氧化物半导体场效应管(MOSFET)器件100还包括一个在P-本体区130中的P+掺杂区140。源极金属150覆盖在顶面上，与源极区135和P-本体区130直接接触。漏极金属160作为一个漏极电极，形成在半导体衬底105的背面，从而构成垂直MOSFET功率器件的有源元件。由于衬底105的特点就是比外延层110厚许多倍，因此该图并没有按照比例绘制。MOSFET器件与内部肖特基二极管集成，利用肖特基金属150作为源极金属，覆盖源极区135的顶面、P+区140、P-本体区130以及P-本体区130附近的肖特基区。为了降低漏电流，在肖特基区中的肖特基金属150下方，直接制备一个非常浅的P植入层145。高压MOSFET(HV MOSFET)半导体功率器件含有多个并联的有源元件100，以提高现有的处理性能。高压MOSFET(HV MOSFET)半导体功率器件还包括周边区域的有源元件周围的终止结构，以便承受晶片边缘附近的电压。图2-1表示本发明所述的集成肖特基二极管的高压MOSFET(HV MOSFET)半导体功率器件的终止结构。该终止结构包括多个场板125’，通过金属导体150’，穿过保护环接触植入物140’，电连接到浮动保护环130’上，并延伸到保护环130’的水平边界上方的场板115’。
图3A至3F为一系列表示如图2所示的高压MOSFET(HV MOSFET)100的制备过程的剖面图，图3A-1至3F-1表示在每个制备过程中的终止区域相应的剖面图。在图3A和3A-1中，N缓冲掺杂衬底105承载着生长在它上面的N-外延层110，N-外延层110的厚度约为50至75毫米。在图3B和3B-1中，利用第一掩膜(图中没有表示出)，生长并刻蚀场氧化层，以便在有源区中形成场氧化物115，在终止区中形成场氧化物115’。在图3C中，首先生长栅极氧化层120，然后在栅极氧化层120上方沉积一个多晶硅层125，利用第二掩膜(图中没有明确表示出)，在栅极125中，形成多晶硅层的图案。按照相同的工艺，在如图3C-1所示的终止区中，形成薄氧化层120’和多晶硅结构125’。在图3D中，进行P-本体掺杂植入，随后扩散，形成P-本体区130。利用第三掩膜(图中没有表示出)，进行N+源极植入，形成源极区135。除去源极植入掩膜之后，进行P+植入，以便在N+源极区135的下方及旁边，形成P+本体接触区140。利用现有的场氧化物和栅极多晶硅125作为掩膜，进行P-本体植入掺杂和P+植入，因此并不需要额外的掩膜。N+植入的剂量比P+和P-本体植入大得多，将在植入的区域中起主导作用。在图3D-1所示的终止区中，由于第三掩埋阻止源极植入，因此利用现有的场氧化物和栅极多晶硅125作为掩膜，仅仅进行P-本体植入和P+植入，构成浮动保护环130’和保护环接头140’。在图3E中，利用低温氧化(LTO)沉积，形成氧化层128，然后利用第四掩膜(图中没有表示出)，穿过氧化层128，打开接触开口，并利用浅P-植入，形成浅P-区145。尽管，为了给下一步肖特基的形成露出区域，在打开接触孔的过程中，除去了有源区中的场氧化物115，但是，在如图所示的穿过氧化层128’和薄氧化层120’，打开接触孔时，却保留了图3E-1的终止区中的场氧化物115’。在图3F中，利用第五掩膜(图中没有表示出)，像一个发射金属层一样，制备顶部金属层150并形成图案。可选用第六掩膜(图中没有表示出)制备钝化层(图中没有表示出)并形成图案，用第七掩膜(图中没有表示出)在器件顶面上方，制备聚酰亚胺层(图中没有表示出)并形成图案。然后如图3F所示，进行背部金属化，在衬底105的背部形成漏极电极160。在终止区中，金属层在金属导体150’中形成图案，以便将多晶硅125’电连接到浮动保护环130’，从而构成多个场板125’。场板125’和浮动保护环130’构成图3F-1所示器件的终端，以承载边缘区域中的高压。正如上述工艺所述，由于第一掩膜在有源区中，提供场氧化物，为肖特基的形成过程阻挡本体植入，而且第一掩膜在终止区中，用于终止场板结构，因此肖特基的形成过程，并不需要专用掩膜。
图4表示本发明所述的一种绝缘栅双极晶体管(IGBT)200的剖面图。IGBT 200形成在具有第一导电类型的半导体衬底205(例如P型衬底205)中。第二导电类型的外延层210(例如N-外延层210)位于P型衬底205上方。IGBT 200是一种垂直IGBT器件，集电极260设置在衬底的底面上，发射极250设置在顶面上。栅极225设置在栅极绝缘层220上方。N+源极区235形成在发射极250以下，发射极250包围在P-本体区230中，就在发射极N-区235附近。当栅极所加的电压超过阈值电压时，内部PNP双极晶体管开启。电流从发射区235，穿过P+掺杂区240和P本体区230，到漏极区(作为N-外延层110的一部分)，到衬底205，然后到达集电极260。通过将肖特基金属250作为发射极金属，覆盖在发射极区235、P+区240和P-本体区230上方的顶面上，IGBT器件还与内部肖特基二极管集成在一起。肖特基金属250同外延层210和发射极区235直接接触。为了降低漏电流，在肖特基金属250下方直接形成一个极其浅的P植入层245。在一部分P+衬底层205中，形成一个N+掺杂区205-N。N+掺杂区205-N将集电极260连接到N-外延层上，并使得集成的肖特基二极管连接在发射极250和集电极260之间。
除了起始材料是承载N-外延层210的P+衬底250，而不是承载N-外延层110的N+衬底150，而且是在背部金属化之前，进行N+植入，以构成N+掺杂区205-N之外，IGBT器件的其他制备过程如图3A至3F所示。可选过程可以从不带外延层的N-衬底开始。在如图3F所示的背部金属化过程之前，以及进行背部研磨之后，在背面进行P+表面植入以及N+带掩膜的植入(图中没有表示出)，以构成N+衬底区205-N。由于本发明所述的与肖特基二极管集成的IGBT器件200，也可以含有如图2-1所示的终止结构，因此，在形成集成的肖特基时，并不需要额外的掩膜。
图5A表示本发明所述的带有集成肖特基二极管的超级结半导体功率器件300的剖面图。超级结器件200位于带有外延层310的N+硅衬底305上，通过下文所述的外延层生长和植入过程，在外延层310中形成P-掺杂垂直立柱315。平面栅极330形成在栅极氧化层325上。P-本体区335形成在外延层中，包围着N+源极区340的栅极氧化层325以下。额外的P+本体接触区336形成在P-本体区335之内。P-本体区335形成在P-掺杂立柱315上方，作为P-掺杂立柱315中的P+区，直接靠近源极区340。覆盖在顶面上的源极金属360，与源极区340和P-本体区335直接接触。作为漏极电极的漏极金属370形成在半导体衬底305的背面，从而构成一个垂直超级结功率器件。通过将肖特基金属360作为源极金属，覆盖在源极区340、P+区336以及肖特基接触P-掺杂区350上方的顶面上，把内部肖特基二极管与超级结器件集成在一起。肖特基金属360与外延层310和源极区340直接接触。为了降低漏电流，在栅极330之间的肖特基金属360下方直接形成一个极其浅的P植入层350。由于本发明所述的与肖特基二极管集成的IGBT器件300，也可以含有如图2-1所示的终止结构，因此，在形成集成的肖特基时，并不需要额外的掩膜。
图5B表示具有类似于图5B所示的结构特点的另一种超级结半导体功率器件300’的剖面图。唯一的区别在于，P-掺杂立柱315’在外延层310中向下延伸，一直延伸到离与底部衬底N+层305交界的外延层310的底部上方一定距离的地方，然而在图5A所示的功率器件300中，P-掺杂立柱315一直延伸到外延层310的底部。由于本发明所述的与肖特基二极管集成的IGBT器件300’，也可以含有如图2-1所示的终止结构，因此，在形成集成的肖特基时，并不需要额外的掩膜。
为了降低图5中所示的恢复电荷(Qrr)，图6A至6J为一系列表示一种带有集成的肖特基二极管的超级结半导体功率器件的制备过程的剖面图。在图6A中，制备过程首先从在N+衬底305上生长第一个N-外延层310-1开始。在图6B中，利用掩膜(图中没有表示出)制备校准标记，随后生长一个垫氧化层308。然后利用掩膜309刻蚀氧化物，并在200Kev下进行硼植入，以便在第一个外延层310-1中形成P-区315-1。为了修复植入带来的损害，除去掩膜309之后，要在900摄氏度下，退火30分钟。除去氧化垫308，随后生长第二个外延层310-2，重复上述制备过程，在第二外延层310-2中形成多个外延层310-1至310-K。如图6C所示，重复同样的制备过程，所形成的多个外延层310-1至310-K，在每个外延层中，植入315-1至315-K。在图6D中，在1150摄氏度下，退火400-600分钟，扩散硼植入区，构成多个P-掺杂立柱315。
在图6D-1中，在1150摄氏度下，退火400-600分钟，扩散硼植入区，构成多个P-掺杂立柱315。图6D-2为图6D-1示意图的一小部分，表示该制备过程的其余步骤。为了简化，在这些步骤中，多个N-外延层310-1至310-K表示为一个单一连续的N-外延层310。
在图6E中，利用第一掩膜(图中没有表示出)，生长并刻蚀场氧化层320。在图6F中，生长栅极氧化层325，随后在栅极氧化层325和场氧化层320的上方沉积一个多晶硅层330，然后利用第二掩膜(图中没有明确表示出)，将多晶硅层形成栅极330的图案。在图6G中，进行P掺杂植入，形成P+本体区336和P-本体区335。利用源极掩膜作为第三掩膜，进行N+源极植入，形成源极区340。在图6H中，进行BPSG绝缘沉积，随后利用第四掩膜(图中没有表示出)，进行接触开口过程，形成带有接触开口的绝缘层345，随后进行肖特基植入，在栅极之间的接触开口以下形成P-掺杂肖特基接触区350。在图6I中，形成肖特基金属层350作为源极金属，并利用第五掩膜在顶面上形成图案，在底面上形成背部金属360，作为漏极电极。按照如图3A-1至3F-1所示的同样工艺，制备如图2-1所示的终止结构。
为了降低Qrr，图7A至7E为一系列表示一种带有集成的肖特基二极管的超级结半导体功率器件的可选制备过程的剖面图。这些过程表示制备P-立柱315的可选方法。在图7A中，制备过程首先从在N+衬底405上生长一个N-外延层410开始。在图7B中，利用掩膜(图中没有表示出)在外延层410中打开多个深沟道415。在图7C中，用P-掺杂材料415-P填充深沟道，然后在图7D中，利用化学机械抛光(CMP)工艺进行平坦化制程，从外延层410上方的顶面上除去P-掺杂材料。从而在外延层410中形成多个P和N立柱415-P和410-N。
在图7E中，利用图6E至6I所示的相同制备过程，形成与肖特基二极管集成的超级结半导体功率器件400。超级结器件400位于带有N-外延层410的N+硅衬底405上，外延层形成在N+衬底405(例如在所示的一个实施例中，为砷掺杂衬底层)上方，外延层中具有P-掺杂垂直立柱415-P。平面栅极430形成在栅极氧化层425上方。P-本体区435形成在包围着N+源极区440的栅极氧化层425以下的外延层中。对于高压器件应用，P-本体区435形成在P-掺杂立柱415-P上方。P+区436形成在P-本体435中，直接靠近源极区440。覆盖在顶面上的源极金属460，与源极区440和P-本体区435直接接触。作为漏极电极的漏极金属470形成在半导体衬底405的背面，从而构成一个垂直超级结功率器件。通过将肖特基金属460作为源极金属，覆盖在源极区440、P+区436以及肖特基接触P-掺杂区450上方的顶面上，把内部肖特基二极管与超级结器件集成在一起。肖特基金属460与外延层410和源极区440直接接触。为了降低漏电流，在栅极430之间的肖特基金属460下方直接形成一个极其浅的P植入层450。按照如图3A-1至3F-1所示的同样工艺，制备如图2-1所示的终止结构。
图8表示具有类似于图7E所示的结构特点的另一种超级结半导体功率器件400’的剖面图。唯一的区别在于，P-掺杂立柱415-P’在外延层410中向下延伸，一直延伸到距离与底部衬底N+层405交界的外延层410的底部上方很远的地方。
尽管就现有的较佳实施例而言，本发明已作了详细说明，但应理解这些内容不应作为局限。例如，栅极氧化物可以扩展到更广义的栅极电介质，可以用硬掩膜例如氮化物或沉积的氧化物代替场氧化物。阅读上述内容后，对于本领域的技术人员，各种变化和修正无疑将显而易见。因此，应认为所附的权利要求书涵盖本发明的真实意图和范围内的全部变化和修正。

Claims (23)

1.一种设置在含有有源元件区和终止区的半导体衬底中的半导体功率器件，其特征在于，包括：
一个由设置在所述的半导体衬底的顶面上的带图案的多晶硅层构成的栅极；
一个带图案的场氧化层，设置在所述的终止区中，以及在离开所述的半导体衬底的顶面上的所述的带图案的多晶硅层一缝隙区域的所述的有源元件区中；
设置在所述的半导体衬底中的掺杂的本体区，本体区从与所述的缝隙区域对齐的所述的顶面以下的区域开始充分扩散，并且延伸到所述的带图案的多晶硅层和所述的带图案的场氧化层以下的区域；
包围在所述的本体区中的掺杂的源极区，并且其导电类型与所述的本体区相反；以及
包围在所述的围绕着源极区的本体区中的高浓度本体-掺杂区，并且其掺杂浓度比围绕着所述的源极区的所述的本体区的掺杂浓度要高。
2.如权利要求1所述的半导体功率器件，其特征在于，还包括：
一个带图案的肖特基金属层，覆盖在之前被所述的有源元件区中的所述的场氧化层所占据，随后从所述的半导体衬底的顶面上除去的区域上，其中所述的带图案的肖特基金属层还部分延伸到所述的缝隙区域中，以便接触所述的本体区和所述的源极区，形成所述的半导体功率器件在所述的有源元件区中集成的肖特基二极管。
3.如权利要求2所述的半导体功率器件，其特征在于，还包括：
浅本体-掺杂区，设置在直接位于所述的肖特基金属层下方所述的本体区附近，浅本体-掺杂区的深度比所述的本体区浅。
4.如权利要求2所述的半导体功率器件，其特征在于，所述的半导体衬底包括一个N-型外延层用于承载包围着N-型导电类型的所述的源极区的P-型导电类型的所述的本体-掺杂区。
5.如权利要求2所述的半导体功率器件，其特征在于，所述的半导体衬底包括一个P-型外延层，用于承载包围着P-型导电类型的所述的源极区的N-型导电类型的所述的本体-掺杂区。
6.如权利要求2所述的半导体功率器件，其特征在于，所述的半导体功率器件还包括一个金属氧化物半导体场效应管功率器件。
7.如权利要求2所述的半导体功率器件，其特征在于，所述的半导体功率器件还包括一个位于N-型半导体衬底上的N-沟道金属氧化物半导体场效应管功率器件。
8.如权利要求2所述的半导体功率器件，其特征在于，所述的半导体功率器件还包括一个设置在P-型半导体衬底上的P-沟道金属氧化物半导体场效应管功率器件。
9.如权利要求2所述的半导体功率器件，其特征在于，所述的半导体功率器件还包括一种绝缘栅双极晶体管功率器件。
10.如权利要求2所述的半导体功率器件，其特征在于，所述的半导体功率器件还包括设置在N-型半导体衬底上的绝缘栅双极晶体管功率器件，所述N-型半导体衬底包括带有N-型掺杂区的P-型底部层，所述N-型掺杂区设置在半导体衬底处，对应所述的有源元件区中所述的集成肖特基二极管。
11.如权利要求2所述的半导体功率器件，其特征在于，所述的半导体功率器件还包括一个超级结半导体功率器件，所述的超级结半导体功率器件在位于所述的本体-掺杂区下方的半导体衬底中含有交替的N-型和P-型掺杂立柱。
12.如权利要求2所述的半导体功率器件，其特征在于，所述的半导体功率器件还包括一个设置在N-型半导体衬底中的超级结半导体功率器件，半导体衬底包括位于由P-型掺杂物构成的所述的本体掺杂区下方的P-型立柱，N-型立柱在所述的P-型立柱之间。
13.一种用于在半导体衬底中制备由有源元件区和终止区构成的半导体功率器件的方法，其特征在于，包括：
在所述的半导体衬底顶面上所述的终止区和所述的有源元件区中，生长场氧化层，并形成图案；
在离开所述的场氧化层一缝隙区域的所述的半导体衬底的顶面上，沉积一个多晶硅层，并形成图案；以及
通过无掩膜的本体掺杂植入，在所述的半导体衬底中形成本体掺杂区，与缝隙区充分对齐，然后将所述的本体掺杂区扩散到所述的半导体衬底中的本体区。
14.如权利要求13所述的方法，其特征在于，还包括：
植入所述的本体区包围着的高浓度本体掺杂区，其掺杂浓度比本体区的掺杂浓度还高；并且
利用源极掩膜植入源极区，源极区的导电类型与所述的本体区相反，源极区包围在所述的本体区中，并被所述的高浓度的本体掺杂区围拥着。
15.如权利要求14所述的方法，其特征在于，还包括：
在所述的半导体功率器件上方，沉积一个绝缘层，并用接触金属掩膜打开接触开口，并除去所述的场氧化物；并且
沉积肖特基金属层，填充所述的接触开口，以接触所述的本体区和所述的源极区，在所述的有源元件区中，形成所述的半导体功率器件的集成肖特基二极管。
16.如权利要求14所述的方法，其特征在于，还包括：
在所述的半导体功率器件上方，沉积一个绝缘层，并用接触金属掩膜打开接触开口，并除去所述的场氧化物；并且
植入浅本体-掺杂区，所述本体-掺杂区设置在所述的本体区附近直接位于所述的半导体衬底所述的顶面以下，所述的本体-掺杂区的深度小于所述的本体区。
17.如权利要求14所述的方法，其特征在于，所述的植入本体-掺杂区步骤包括，在位于N-型半导体衬底上的N-型外延层中，将P-型掺杂物植入到所述的本体掺杂区，并植入包围在P-型的所述本体区中的N-型源极区。
18.如权利要求14所述的方法，其特征在于，所述的植入本体-掺杂区步骤包括，在位于P-型半导体衬底上的P-型外延层中，将N-型掺杂物植入到所述的本体掺杂区，并植入包围在N-型的所述本体区中的P-型源极区。
19.如权利要求14所述的方法，其特征在于，还包括制造金属氧化物半导体场效应管功率器件的步骤。
20.如权利要求14所述的方法，其特征在于，还包括制造绝缘栅双极晶体管功率器件的步骤。
21.如权利要求14所述的方法，其特征在于，还包括，在N-型半导体衬底中，制造绝缘栅双极晶体管功率器件，在所述的半导体衬底的底面附近，植入带有N-型掺杂区的P-型底层，所述的P-型底层中的N-型掺杂区与所述的有源元件区中所述的集成肖特基二极管对应。
22.如权利要求14所述的方法，其特征在于，还包括，通过在所述的本体-掺杂区以下的所述的半导体衬底中形成交替的N-型和P-型掺杂立柱，制造超级结半导体功率器件。
23.如权利要求14所述的方法，其特征在于，还包括制造超级结半导体功率器件的步骤，通过在N-型半导体衬底中，形成位于用P-型掺杂物掺杂形成的所述的本体掺杂区下方的P-型立柱，N-型立柱在P-型立柱之间。
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