CN102034818B - 半导体功率器件及其制备方法 - Google Patents

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Abstract

本发明提出了一种半导体功率器件及其制备方法，在由一个有源单元区和一个终止区构成的半导体衬底中，制备半导体功率器件。该方法包括：a)在半导体衬底顶面上的终止区中和有源单元区中，生长一个场氧化层，并形成图案；b)在半导体衬底的顶面上，远离场氧化层一端缝隙的距离处，沉积一个多晶硅层，并形成图案；c)进行无掩膜本体掺杂植入，在与缝隙区基本对齐的半导体衬底中形成本体掺杂区，然后将本体掺杂区扩散到半导体衬底中的本体区中；d)植入高浓度的本体掺杂区，包围在本体区中，其掺杂浓度高于本体区；e)利用源极掩膜，植入导电类型与本体区相反的源极区，源极区包围在本体区中，四周是高浓度的本体-掺杂区；以及f)将接触沟槽刻蚀到源极、本体接触和本体区中。

Description

半导体功率器件及其制备方法
技术领域
本发明主要涉及半导体功率器件的结构和制备方法。更确切地说，本发明涉及一种集成肖特基二极管的半导体功率器件的器件结构和制备方法，这种半导体功率器件无需使用额外的掩膜，以便降低关闭时间和功率损耗。 
背景技术
十分有必要通过集成肖特基二极管作为内部二极管，制备半导体功率器件。尤其是高压金属氧化物半导体场效应管(HV MOSFET)，由于如图1A所示，通过P+、P-本体和N-外延层所形成的内置体二极管，使这种场效应管像P-i-N二极管那样带有负的漏源电压Vds＜0。从P-本体区，向N-外延区进行高能级注入，会产生很大的关闭时间和损耗。此外，高频率的电流变化，即很大的di/dt，会产生电压尖峰以及“柔度系数”S。但是，为了改善HVMOSFET的性能，必须降低关闭时间和损耗，也就是说，降低反转恢复电荷(Qrr)、恢复时间(Trr)并提高柔度系数S。将HV MOSFET与内部肖特基二极管集成，通过解决上述技术局限，改善了HV MOSFET的性能。 
除了上述提及的需要集成肖特基二极管的半导体功率器件以外，这种半导体功率器件还广泛应用于电源和电动机控制器件中。如图1B所示，这种半导体功率器件通常利用全桥式拓扑技术制成。对于这种类型的应用，将内部二极管作为续流二极管，是非常有利的。当高压MOSFET。超级结半导体功率器件以及IGBT器件用于电源和电动机控制器件时，经常会受到高Qrr和功率损耗的限制。将半导体功率器件与作为内部二极管的肖特基二极管集成，就能解决这些技术难题。然而，传统的半导体功率器件的结构和制备方法，通常需要一个额外的掩膜来阻隔区域，从而在该区域中，将肖特基二极管作为功率器件的内部二极管集成。由于使用了额外的掩膜，生产成本也会受到影响。 
鉴于上述原因，十分迫切需要改进半导体功率器件与作为内部二极管的肖特基二极管集成的结构和制备方法，并改善Qrr、Trr以及S，从而解决上述技术局限和难题。 
发明内容
因此，本发明的一个方面是提出一种将半导体功率器件与肖特基二极管集成的新型的、改进的制备方法和器件结构，该方法无需使用额外的掩膜。 
更确切地说，本发明的一个方面是提出一种将半导体功率器件与肖特基二极管集成的新型的、改进的器件结构和制备方法，该方法无需使用额外的掩膜，同时显著降低Qrr和Trr，提高柔度系数S。 
本发明的另一方面是提出了一种将半导体功率器件与肖特基二极管集成的新型的、改进的器件结构和制备方法，通过缩小平面栅极的边缘到场氧化物之间的距离，形成自对准的本体区，并将肖特基金属作为源极和发射极金属，覆盖在源极和本体区的顶面上，以便将肖特基二极管作为晶体管元件的一部分直接集成，这并不增加晶片间距，从而显著降低50％的Qrr、20％的Trr，并提高柔度系数S约33％。 
本发明的另一方面是提出了一种半导体功率器件的新型器件结构和制备方法，通过减少可用于高能级注入的本体型电荷量，降低Qrr、Trr，并提高柔度系数S。 
本发明的一个较佳实施例主要提出了一种设置在半导体衬底中的半导体功率器件。该半导体功率器件包括一个有源单元区域和一个终止区。该半导体功率器件还包括一个由设置在半导体衬底顶面上的带图案的多晶硅层构成的栅极。该半导体功率器件还包括一个带图案的场氧化层，设置在终止区中以及有源单元区域中，在一个远离半导体衬底的顶面上的带图案的多晶硅层的缝隙区。该半导体功率器件还包括设置在半导体衬底中的掺杂本体区，该区域从与顶面以下的缝隙区对齐的区域开始充分扩散，并延伸到带图案的多晶硅层和带图案的场氧化层以下的区域。该半导体功率器件还包括包围在本体区中的掺杂的源极区，其导电类型与本体区相反。该半导体功率器件还包括包围在源极区中的高浓度本体-掺杂区，其掺杂浓度比源极区周围的本体区还高。在另一个实施例中，该半导体功率器件还包括一个带图案的肖特基金属层，覆盖在之前被有源单元区中的场氧化层所占据的区域上，然后从半导 体衬底的顶面上除去，其中带图案的肖特基金属层还部分延伸到缝隙区中，以便接触本体区和源极区，为有源单元区域中的半导体功率器件集成肖特基二极管。在另一个实施例中，该半导体功率器件还包括设置在最靠近肖特基金属层下方的本体区周围的浅本体掺杂植入。在另一个实施例中，接触沟槽刻蚀到半导体衬底中，可以水平接触源极和本体接触区，以便减少高能级注入可用的P体电荷量。在另一个实施例中，该半导体衬底包括一个N-型外延层，用于承载具有P-型电导率的本体-掺杂区，本体-掺杂区包围着具有N-型电导率的源极区。在另一个实施例中，该半导体衬底包括一个P-型外延层，用于承载具有N-型电导率的本体-掺杂区，本体-掺杂区包围着具有P-型电导率的源极区。在另一个实施例中，该半导体功率器件还包括一个MOSFET功率器件。在另一个实施例中，该半导体功率器件还包括一个N-通道MOSFET功率器件，位于一个N-型半导体衬底上。在另一个实施例中，该半导体功率器件还包括一个P-通道MOSFET功率器件，位于一个P-型半导体衬底上。在另一个实施例中，该半导体功率器件还包括一个绝缘栅双极晶体管(IGBT)功率器件。在另一个实施例中，该半导体功率器件还包括一个绝缘栅双极晶体管(IGBT)功率器件，位于N-型外延层上，含有一个P-型底层，该层中的N-型掺杂区设置在半导体衬底的底面附近。在另一个实施例中，该半导体功率器件还包括一个超级结半导体功率器件，该器件是由本体-掺杂区下方的半导体衬底中的交替电荷平衡的N-型和P-型掺杂立柱构成的。在另一个实施例中，该半导体功率器件还包括一个设置在N-型半导体衬底中的超级结半导体功率器件，该器件是由本体掺杂区下方的P-型立柱，与P-型立柱之间的P-型掺杂物和N-型立柱掺杂构成的。 
本发明还提出了一种用于在半导体衬底中制备半导体功率器件的方法，该半导体衬底是由一个有源单元区和一个终止区构成。该方法包括：A)在半导体衬底顶面上的终止区中和有源单元区中，生长一个场氧化层，并形成图案；B)在半导体衬底的顶面上，远离场氧化层一端缝隙的距离处，沉积一个多晶硅层，并形成图案；以及C)进行无掩膜本体掺杂植入，在与缝隙区基本对齐的半导体衬底中形成本体掺杂区，然后将本体掺杂区扩散到半导体衬底中的本体区中。在另一个实施例中，该方法还包括植入高浓度本体-掺杂区，包围在本体区中，并且其掺杂浓度高于本体区，利用源极掩膜，植 入源极区，源极区的电导率与本体区相反，源极区包围在本体区中，周围是高浓度本体-掺杂区。在另一个实施例中，该方法还包括在半导体功率器件上方，沉积一个绝缘层，并利用接触掩膜打开接触开口、除去场氧化物，并在半导体衬底中刻蚀接触沟槽；以及沉积金属层，填充在接触开口中，以便接触本体区和源极区。在另一个实施例中，该方法还包括在半导体功率器件上方，沉积一个绝缘层，并利用接触掩膜打开接触开口、除去场氧化物；并在最靠近接触沟槽下方的本体区附近，植入浅本体-掺杂物。在另一个实施例中，制备该半导体功率器件还包括制备一个MOSFET功率器件。在另一个实施例中，制备该半导体功率器件还包括制备一个IGBT功率器件。在另一个实施例中，制备该半导体功率器件还包括在一种N-型半导体衬底中，制备一个IGBT功率器件，并在该半导体衬底的底面附近，用N-型掺杂区植入P-型底层。在另一个实施例中，制备该半导体功率器件还包括通过在本体-掺杂区下方的半导体衬底中，形成交替N-型和P-型掺杂立柱，制备一个超级结半导体功率器件。 
对于本领域的技术人员而言，阅读以下较佳实施例的详细说明，并参照各种附图之后，本发明的这些和其他的特点和优势，无疑将显而易见。 
附图说明
图1A表示没有集成肖特基二极管的传统的平面HV MOSFET器件的剖面图。 
图1B表示一种用于电源和电动机控制器件的全桥式电路结构。 
图2表示本发明所述的集成肖特基二极管的HV MOSFET器件的剖面图。 
图2-1表示本发明所述的高压MOSFET(HV MOSFET)的终止结构的剖面图。 
图3A至3F为一系列表示本发明所述的制备HV MOSFET器件的工艺步骤的剖面图。 
图3A-1至3F-1为一系列对应图3A至3F中的每个工艺步骤的终止区域中的剖面图。 
图4表示本发明所述的集成肖特基二极管的绝缘栅双极晶体管(IGBT) 器件的剖面图。 
图5A和5B表示本发明所述的两种超级结半导体功率器件的剖面图。 
图6A至6I表示图5A所示的超级结半导体功率器件的制备工艺的一系列剖面图。 
图6D-1表示利用退火工艺，扩散硼植入区，形成多个P-掺杂立柱，图6D-2表示从图6D-1中截取的一部分，用于表示其余的步骤。 
图7A至7E表示本发明所述的另一种超级结半导体功率器件的制备工艺的一系列剖面图。 
图8表示本发明所述的一种可选的超级结半导体功率器件的剖面图。 
图9A至9B表示功率半导体器件的剖面图，用于进一步说明本发明。 
图10A和10B表示本发明所述的半导体功率器件可能的结构的俯视图。 
具体实施方式
参照图2，本发明所述的高压MOSFET(HV MOSFET)半导体功率器件的有源单元100的剖面图。该HV MOSFET器件位于N+硅衬底105上，外延层110形成在N+衬底105上方。平面栅极125形成在栅极氧化层120上方。P-本体区130形成在栅极氧化层120下方的外延层中，包围着N+源极区135。MOSFET器件100还包括一个在P-本体区130之内的P+掺杂区140。覆盖在顶面上的源极金属150，直接接触源极区135和P-本体区130。漏极金属160作为漏极电极，形成在半导体衬底105的背面，从而形成垂直MOSFET功率器件的有源单元。由于衬底105在垂直方向上，要比外延层110厚许多倍，因此附图并不是按比例的。形成接触沟槽142，使侧面接触到源极区135和P+本体接触区140。接触沟槽有助于减小有源单元100的单元间距，并降低高量级注入可用的体电荷量。这可以不仅改善反向恢复特性、Qrr、Trr和S，同时由于单元间距较小，也可以改善Rdson。通过将肖特基金属作为源极金属，或在源极下方，接触源极区135、P+区140和P-本体区130以及P-本体区130周围的肖特基区145，可以将MOSFET器件与内部肖特基二极管集成在一起。可以在最靠近肖特基区中的肖特基金属150的下面，形成一个超浅的P植入层145，以便调整肖特基势垒高度，以及降低漏电流。高压MOSFET(HV MOSFET)半导体功率器件可以含有多个并联的有源单元 100，以增强电流控制性能。高压MOSFET(HV MOSFET)半导体功率器件还包括一个在周边区域中，围绕着有源单元的终止结构，以承受晶片边缘附近的电压。图2-1表示本发明所述的集成肖特基二极管的高压MOSFET(HV MOSFET)半导体功率器件的终止结构。该终止结构包括多个场板125’，通过金属导体150’，电连接到浮动保护环130’上，穿过保护环接触植入物140’，并延伸到保护环130’的侧边界上方的场氧化物115’上。尽管终止沟槽142’的形成可以看作是制备接触沟槽142的次要结果，但这并不影响终止结构的正常运行。 
图3A至3F为一系列表示图2所示的高压MOSFET(HV-MOSFET)的制备HV MOSFET器件的工艺步骤的剖面图，图3A-1至3F-1为制备一个类似于图2-1所示的终止区的每个工艺步骤所对应的终止区的剖面图。高压器件为了承受晶片边缘附近的电压，需要具有终止结构。在图3A和3A-1中，制备工艺从位于N-外延层110上的N缓冲掺杂衬底105开始，在它上面生长一个厚约50至75毫米的层。在图3B和3B-1中，生长一个场氧化层，并利用第一掩膜(图中没有表示出)刻蚀，在有源区中形成场氧化物115，在终止区中形成场氧化物115’。在图3C中，生长一个栅极氧化层120后，在栅极氧化层120上方沉积一个多晶硅层125，然后利用第二掩膜(没有明确表示出)，将多晶硅层形成栅极125的图案。如图3C-1所示，利用相同的工艺，在终止区中形成薄氧化层120’和多晶硅结构125’。在图3D中，利用P-本体掺杂植入以及扩散工艺，形成P-本体区130。利用第三掩膜(图中没有表示出)，通过N+源极植入，形成源极区135。除去源极植入掩膜后，进行P+植入，在N+源极区135下方，并且还可能在N+源极区135的旁边，形成P+本体接触区140。由于P-本体掺杂植入和P+植入都是用已有的场氧化物和栅极多晶硅作为掩膜，因此并不需要额外的掩膜。N+植入比P+和P-本体植入的剂量大得多，将在植入区域中占支配地位。在图3D-1所示的终止区中，通过第三掩膜阻隔源极植入，因此只能进行P-本体植入和P+植入，利用已有的场氧化物和栅极多晶硅125作为植入掩膜，形成浮动保护环130′和保护环接头140’。在图3E中，通过低温氧化物(LTO)沉积，形成氧化层128，然后利用第四掩膜(图中没有表示出)，穿过氧化层128打开接触开口，刻蚀硅形成接触沟槽142，并通过浅P-植入形成浅P-区145。在打开接 触孔的过程中，除去有源区中的场氧化物115，在如图所示的打开接触孔穿过氧化层128’和薄氧化层120’时，保留图3E-1所示的终止区中的场氧化物115’。进一步刻蚀接触孔，形成终止沟槽142’。在图3F中，利用第五掩膜(图中没有表示出)，制备顶部金属层150，并形成图案，用作源极金属层。可以选用第六掩膜(图中没有表示出)，制备并形成钝化层图案(图中没有表示出)，选用第七掩膜(图中没有表示出)，在器件顶面上方，制备并形成聚酰亚胺层图案(图中没有表示出)。然后，利用背面金属化工艺(也参见图3F)，在衬底105的背面形成漏极电极160。在终止区中，也将金属层形成金属导体150’的图案，把多晶硅场板125’电连接到浮动保护环130’上，从而构成多个场板125′。场板125’和浮动保护环130’构成图3F-1中所示器件的终端，以便承受边缘区域中的高电压。如上所述，第一掩膜不仅在有源区中为肖特基的形成，提供氧化物，以阻隔本体植入，而且在终止区中为场板结构终端，提供氧化物，因此形成肖特基并不需要一个专用的掩膜。 
图4表示本发明所述的一个绝缘栅双极晶体管(IGBT)200的剖面图。该IGBT200形成在具有第一导电类型的半导体衬底205(例如P型衬底205)中。第二导电类型的外延层210(例如N-外延层210)位于P型衬底205上方。该IGBT200是一种垂直IGBT器件，其集电极260设置在衬底的底面上，发射极250设置在顶面上以及接触沟槽242中。栅极225位于栅极绝缘层220上方。N+发射极/源极区235形成在发射极250周围，包围在P-本体区230中，从发射极N-区235下方延伸到栅极绝缘层220下面。该IGBT器件200还包括一个P+掺杂区240，在P-本体区230中紧靠着发射极N-区235。当栅极电压超过所用的阈值电压时，内部PNP双极晶体管开启。电流从发射极区235开始，穿过P本体区(在一个n-通道内)，传输到N-外延区210中，使得PNP双极晶体管开启，产生的电流从P+掺杂区240和P本体区230到漂流区，作为N-外延层110的一部分，到衬底205和集电极260。该IGBT器件200还可以与内部肖特基二极管集成，利用肖特基金属250作为发射极金属，覆盖在顶面上，靠近N+发射极区235、P+区240以及P-本体区230。肖特基金属250与外延层210和发射极区235直接接触。为了减小漏电流，在紧靠肖特基金属250的下面，形成一个超浅的P植入层245。N+掺杂区205-N形成在一部分P+衬底层205中。N+掺杂区205-N将集电极260连接到N-外 延层上，使得集成的肖特基二极管连接在发射极250和集电极260之间。 
制备IGBT器件的工艺步骤，除了初始材料是承载N-外延层210的P衬底205，而不是承载N-外延层110的N+衬底105，并且在背部金属化之前进行N+植入，形成N+掺杂区205-N，除此之外，都与图3A至3F所示的步骤相同。可选工艺可以从不含外延层的N-衬底开始。在如图3F所示的背部金属工艺之前，以及进行背部研磨之后，在背部进行P+无掩膜植入以及N+掩膜植入(图中没有表示出)，以形成N+衬底区205-N。本发明所述的与肖特基二极管集成的IGBT器件200也可以含有如图2-1所示的终止结构，因此要制备集成的肖特基，无需使用额外的掩膜。 
图5A表示一种超级结半导体功率器件300的剖面图。该超级结器件200位于带有外延层310的N+硅衬底305上，在外延层中，通过以下所述的多外延层生长和植入工艺，形成P-掺杂垂直立柱315。在栅极氧化层325上方，形成一个平面栅极330。在外延层中，栅极氧化层325下面，形成一个P-本体区335，包围着N+源极区340。在P-本体区335中，形成一个额外的P+本体接触区336。P-本体区335形成在P-掺杂立柱315以及P+本体接触区336上方，P+本体接触区336位于紧靠源极区340下面的P-本体区335中。源极金属360覆盖在顶面和接触沟槽342上，直接接触源极区340和P+本体接触区336。作为漏极电极的漏极金属370形成在半导体衬底305的背面，从而构成一个垂直超级结功率器件。通过刻蚀栅极330之间的肖特基沟槽343，并利用肖特基金属360作为源极金属，覆盖源极区340、P+区336以及肖特基接头P-掺杂植入物350，可以选择将超级结器件与内部肖特基二极管集成。为了减小漏电流，在栅极330之间紧靠肖特基金属360的下面，形成超浅P植入350。本发明所述的超级结半导体功率器件300也可以含有图2-1所示的终止结构，因此并不需要额外的掩膜。图5B表示可选用的肖特基实施例。 
图5B表示另一种超级结半导体功率器件300’的剖面图，它与图5A具有相似的结构特点。唯一的不同在于，P-掺杂立柱315’延伸到外延层310中，与外延层310的底部有一段距离，外延层310与底部衬底N+层305相接触，然而在图5A所示的功率器件300中，P-掺杂立柱315一直延伸到外延层310底部，并且图5B具有上述可选的肖特基结构。本发明所述的与肖特基二极管集成的超级结半导体功率器件300’，也可以含有如图2-1所示的 终止结构，因此要制备集成的肖特基，无需使用额外的掩膜。 
图6A至6J为一系列表示一种为了降低如图5A所示的Qrr的超级结半导体功率器件的制备工艺步骤的剖面图。在图6A中，工艺从在N+衬底305上生长一个第一N-外延层310-1开始。在图6B中，利用一个掩膜(图中没有表示出)形成对齐标志，然后生长一个垫氧化层308。利用掩膜309刻蚀氧化物，并在200KeV下进行硼植入，以便在第一外延层310-1中形成P-区315-1。除去掩膜309，在900摄氏度下退火30分钟，以修复植入损伤。除去氧化垫308，并生长一个第二外延层310-2，重复以上处理步骤，在第二外延层310-2中形成第二套P-区315-2。重复同样地步骤，制备多个外延层310-1至310-K，并如图6C所示，在每个外延层中植入315-1至315-K。在图6D中，在1150摄氏度下退火400-600分钟，扩散硼植入区，以形成多个P-掺杂立柱315。 
在图6D-1中，在1150摄氏度下退火400-600分钟，扩散硼植入区，以形成多个P-掺杂立柱315。为了使P-掺杂立柱不会全部延伸到N+衬底305，如图5B所示，在生长第二N-外延层310-2之前，第一N-外延层310-1不能接受硼植入315-1。图6D-2为图6D-1的一小部分，表示该工艺的剩余步骤。为了简化，在这些步骤中，多个N-外延层310-1至310-K表示为一个单一连续的N-外延层310。 
在图6E中，生长一个场氧化层320，并利用第一掩膜(图中没有表示出)刻蚀。在图6F中，生长一个栅极氧化层325，并在栅极氧化层325和场氧化物320上方沉积一个多晶硅层330，然后利用第二掩膜(没有明确表示出)，将多晶硅层形成栅极330的图案。在图6G中，通过P掺杂植入形成P+本体区336和P-本体区335。将源极掩膜作为第三掩膜，进行N+源极植入，形成源极区340。在图6H中，沉积BPSG绝缘层，随后利用第四掩膜(图中没有表示出)进行接触开口工艺，形成带有接触开口的绝缘层345，然后进一步刻蚀硅，形成接触沟槽342。还可选择，在多晶硅栅极330之间刻蚀开口，随后利用肖特基植入，在栅极330之间形成P-掺杂肖特基接触区350，以形成类似图5B所示的结构。在图6I中，所形成的源极金属层350也可以作为源极金属，利用第五掩膜在顶面上形成图案，并在背面形成背部金属360作为漏极电极。根据与图3A-1至3F-1所示的相同的工艺，形成如图2-1所 示的终止结构。 
图7A至7E表示用于制备超级结半导体功率器件的另一套工艺步骤的一系列剖面图。这些步骤表示一种制备P-立柱315的可选方法。在图7A中，工艺从在N+衬底405上生长一个N-外延层410开始。在图7B中，利用掩膜411，在外延层410中打开多个深沟槽415。在图7C中，用P-掺杂材料415-P填充这些深沟道(例如通过外延生长)，然后在图7D中，通过平坦化工艺(例如通过化学-机械平坦化(CMP))，除去外延层410上方的顶面上的P-掺杂材料。从而在外延层410中，形成多个P和N立柱415-P和415-N。 
在图7E中，根据图6E至6I所述的工艺，制备超级结半导体功率器件400。该超级结器件400位于带有N-外延层410的N+硅衬底405上，在外延层中的P-掺杂垂直立柱415-P形成在N+衬底405(例如所示的在一个实施例中的一种砷化物掺杂衬底层)上方。在栅极氧化层425上方，形成一个平面栅极430。在外延层中，栅极氧化层425下面，形成一个P-本体区435，包围着N+源极区440。对于高压应用来说，P-本体区435形成在P-掺杂立柱415-P上方。P+本体区436形成在P-本体区435中，紧靠着源极区440的地方。覆盖着顶面的源极金属460，直接接触源极区440和P-本体区435。漏极金属470作为漏极电极，形成在半导体衬底405的背部，从而构成一个垂直超级结功率器件。通过利用肖特基金属460作为源极金属，并覆盖源极区440、P+本体区436以及肖特基接头P-掺杂植入区450，也可以将超级结器件与内部肖特基二极管集成。为了减小漏电流，在栅极430之间的肖特基金属460的下面，形成超浅P植入层450。根据与图3A-1至3F-1所示的相同的工艺，形成如图2-1所示的终止结构。 
图8表示具有与图7E类似的结构特点的另一种超级结半导体功率器件400’的剖面图。唯一的不同在于，P-掺杂立柱415-P’延伸到外延层410中，与外延层410的底部有一段距离，外延层410与底部衬底N+层405相接触。为了形成这样的结构，在图7B所示的步骤中，沟槽415将会刻蚀得比衬底还浅。 
除了上述实施例，以下方法也可以用于降低本体区中的Qrr，同时获得很低的导通电阻Rdson。图9A表示集成肖特基二极管的高压MOSFET(HV-MOSFET)半导体功率器件500的剖面图，该器件通过最小化本发明 所述的体电荷，同时获得较小的单元尺寸，改善了二极管的反向恢复。较小的单元尺寸增加了单元密度，从而降低导通电阻Rdson。HV MOSFET器件500位于N+半导体衬底505上，在N+衬底505上方，有一个外延层510。平面栅极525形成在栅极氧化层520上方。P-本体区530形成在外延层中的栅极氧化层520下面，包围着N+源极区535。MOSFET器件500还包括一个P+掺杂区540，在P-本体区530中，紧靠着源极区535下方的地方。BPSG层545覆盖着栅极525，并且具有接触开口。源极金属550覆盖着顶面和BPSG545，并且填充接触沟槽542。通过除去一部分源极区535和P+掺杂区540，接触沟槽542延伸到硅中。接触沟槽还穿过本体区530的上部进一步延伸，从而除去本体区530的顶部。填充在接触沟槽542中的源极金属，直接水平接触源极区535和P+本体接触区540。漏极金属560作为漏极电极，形成在半导体衬底505的背部，从而构成一个垂直MOSFET功率器件。 
MOSFET器件可以选择与肖特基二极管集成，利用肖特基金属作为源极金属550，覆盖N+源极区535、P+本体接触区540以及P-本体区530，并在N-外延层510的裸露部分中进行浅P-肖特基植入551。另外，由于除去了一部分本体，并在接触沟槽中用源极金属550填充这部分本体，因此来自本体区的注入电荷减少，改善了HVMOSFET的二极管反向恢复。为了进一步减少来自P-本体区530的注入电荷，可以降低P-本体区530的掺杂浓度。一般来说，降低P-本体区530的掺杂浓度，会改变(降低)栅极的阈值电压Vt，但是可以通过增加P+区540的掺杂浓度克服这种变化。使用沟槽接头有助于减小单元间距。而且，由于P本体注入电荷的减少已经改善了Qrr、Trr和S，因此肖特基二极管并不需要太大的空间(如果使用了肖特基二极管的话)。该实施例大幅减少了单元间距，获得了较低的Rdson，同时仍然达到了改善二极管反向恢复的目的。 
图9B表示类似于图9A所示的HVMOSFET，一个与二极管集成的HVMOSFET的可选实施例的剖面图。唯一的区别在于，图9B所示的HVMOSFET器件具有高能量和低剂量的植入区555形成在紧靠源极金属550的下方，以使体曲率不那么尖锐，从而有助于保持高击穿电压。这将源极金属550下面的肖特基二极管改为一个普通的P-N二极管。然而，无需使用肖特基二极管，本体区面积和剂量的减少，就可以改善Qrr、Trr和S(柔度) 等反向恢复特性。 
图10A和10B为俯视图，表示上述实施例可能的结构。图10A表示一个封闭的单元结构，图10B表示一个条纹单元结构。图9B所示的半导体器件500’为图10A和10B所示结构的示例，为了简便，除去了源极金属550和BPSG 545。如图10A所示，栅极525形成一种带有六边形开口1001的“蜂窝状”图案。N+源极区535位于栅极525的边缘附近，在六边形开口1001中形成一个环。由源极区535构成的该环的内边缘，为接触沟槽542的边缘。P-型区555和530裸露在接触沟槽542的底部。 
图10B表示一种比较简单的条纹结构。栅极525沿一个直条纹运行，邻近525的源极区也是如此。在源极区525之间，接触沟槽542沿直条纹边缘。在沟槽542的底部，P-型区555和530是裸露的。图10A所示的封闭单元结构进一步降低了P-本体区530的数量，以获得更好的Qrr、Trr和S。 
尽管本发明就现有的较佳实施例作了介绍，但应理解这些内容不应作为局限。例如，栅极电介质可以更加广义到栅极氧化物，氮化物或沉积的氧化物等硬掩膜可以代替场氧化物。作为另一个例子，尽管本文已经对n-通道器件作了说明，但只需通过颠倒各个层和区域的导电类型，同样的原理就可以用于p-通道器件。对于本领域的技术人员而言，阅读上述说明后，各种变化和修正无疑将显而易见。因此，所附的权利要求书应看做是涵盖本发明真实意图和范围内的全部变化和修正。 

Claims (20)

1.一种设置在半导体衬底中的半导体功率器件，是由一个有源单元区和一个终止区构成的，包括：
一个由底部衬底层和顶部衬底层构成的半导体衬底，顶部衬底层位于所述的底部衬底层上方；
一个由设置在所述的半导体衬底顶面上的带图案的多晶硅层构成的平面栅极；
一个带图案的场氧化层，设置在终止区中以及有源单元区域中，在一个远离所述的半导体衬底所述的顶面上所述的带图案的多晶硅层的缝隙区；
设置在所述的半导体衬底中的掺杂本体区，该区域从所述的顶面以下与所述的缝隙区对齐的一个区域扩散，并延伸到所述的带图案的多晶硅层和所述的带图案的场氧化层以下的区域，所述的本体区具有与所述的顶部衬底层相反的导电类型；
包围在本体区中的源极区，其导电类型与所述的本体区相反；
包围在所述的本体区中的本体接触区，其掺杂浓度比包围所述的源极区的本体区还高，所述的本体接触区位于所述的掺杂源极区以下，其中形成本体、源极和本体接触区之后，除去有源单元区中所述的场氧化层；
一个形成在所述的平面栅极邻近的接触沟槽，其中所述的接触沟槽被刻蚀到半导体衬底中，从侧面接触源极和本体接触区，所述的接触沟槽部分形成在之前在所述的有源单元区中被所述的场氧化层所占据的区域中；以及
一个形成在半导体衬底底部的底部电极。
2.如权利要求1所述的半导体功率器件，其特征在于，还包括：
一个带图案的肖特基金属层，覆盖着所述的接触沟槽，用于接触所述的本体接触区以及所述的源极区，还覆盖着顶部衬底层，用于在所述的半导体功率器件的所述的有源单元区中，制备集成的肖特基二极管。
3.如权利要求2所述的半导体功率器件，其特征在于，还包括：
设置在最靠近所述的接触沟槽下方的所述的本体区周围的浅本体-掺杂植入，以调节肖特基势垒高度。
4.如权利要求1所述的半导体功率器件，其特征在于：
所述的半导体功率器件还包括一个金属氧化物半导体场效应管(MOSFET)功率器件，其中所述的底部电极为一个漏极电极。
5.如权利要求1所述的半导体功率器件，其特征在于：
所述的半导体功率器件还包括一个绝缘栅双极晶体管(IGBT)功率器件。
6.如权利要求1所述的半导体功率器件，其特征在于：
所述的半导体功率器件还包括一个绝缘栅双极晶体管(IGBT)功率器件，其中所述的底部衬底层具有与本体区相同的导电类型，其中所述的底部衬底层还包括一个源极-型掺杂区，将所述的顶部衬底层连接到所述的底部电极上。
7.如权利要求6所述的半导体功率器件，其特征在于：
所述的半导体功率器件还包括一个形成在栅极之间的肖特基沟槽的肖特基二极管。
8.如权利要求1所述的半导体功率器件，其特征在于：
所述的半导体功率器件还包括一个超级结半导体功率器件，该器件由在所述的顶部衬底层中电荷平衡的交替N-型和P-型掺杂立柱构成。
9.如权利要求1所述的半导体功率器件，其特征在于：
一个位于本体区周围，紧靠接触沟槽下方的本体-型掺杂区，以降低本体区的曲率。
10.一种在半导体衬底中制备半导体功率器件的方法，该半导体功率器件包括一个有源单元区和一个终止区，包括：
利用第一掩膜，在所述的半导体衬底顶面上的所述的终止区中和所述的有源单元区中，生长一个场氧化层，并形成图案；
在所述的半导体衬底的所述的顶面上，制备一个栅极氧化层；
在远离场氧化层一端缝隙的距离处，在所述的栅极氧化物上，利用第二掩膜，沉积一个多晶硅层，并形成图案，其中所述的多晶硅层作为有源区中的平面栅极；
进行无掩膜本体掺杂植入，在与所述的缝隙区对齐的所述的半导体衬底中形成本体掺杂区，然后将所述的本体掺杂区扩散到所述的半导体衬底中的本体区中；
制备本体接触区，包围在所述的本体区中，并且具有比本体区还高的掺杂浓度，其中由于形成了本体和本体接触区，所以所述的场氧化区减少了在半导体功率器件中的P-体电荷量；
利用一个源极掩膜作为第三掩膜，植入导电类型与所述的本体区相反的源极区，所述的源极区包围在所述的本体区中，位于所述的高浓度本体接触区上方；
在所述的半导体功率器件上方，沉积一个绝缘层，并利用一个接触掩膜作为第四掩膜，打开接触开口并除去所述的场氧化物，刻蚀到半导体衬底中，以形成接触沟槽，其中所述的接触沟槽进一步降低器件中的P-体电荷量；以及
沉积一个金属层，填充在所述的接触沟槽中，以接触所述的本体区和所述的源极区，并利用第五掩膜形成金属层图案。
11.如权利要求10所述的方法，其特征在于：
所述的沉积金属层填充在所述的接触沟槽中的步骤，还包括沉积一个肖特基金属层，以构成集成的肖特基二极管。
12.如权利要求11所述的方法，其特征在于，还包括：
在所述的本体区附近，紧靠所述的接触沟槽下方，制备浅本体-型区，以调节肖特基势垒高度。
13.如权利要求10所述的方法，其特征在于：
所述的制备所述的半导体功率器件的步骤，还包括制备一个金属氧化物半导体场效应管(MOSFET)功率器件。
14.如权利要求10所述的方法，其特征在于：
所述的制备所述的半导体功率器件的步骤，还包括制备一个绝缘栅双极晶体管(IGBT)功率器件。
15.如权利要求14所述的方法，其特征在于：
所述的利用一个接触掩膜作为第四掩膜打开接触开口的步骤，还包括在多晶硅栅极之间形成一个开口，以制备肖特基二极管沟槽。
16.如权利要求10所述的方法，其特征在于：
所述的制备所述的半导体功率器件的步骤，还包括制备一个超级结功率器件。
17.如权利要求16所述的方法，其特征在于，在所述的生长一个场氧化层并形成图案步骤之前，还包括：
在所述的半导体衬底中，形成电荷平衡的交替p-型和n-型立柱。
18.如权利要求10所述的方法，其特征在于，还包括一步：
在本体区周围以及所述的接触沟槽下方，制备一个本体-型掺杂区，以减小本体区的曲率。
19.如权利要求10所述的方法，其特征在于：
所述的利用第二掩膜，沉积一个多晶硅层并形成图案的步骤，还包括在终止区中，利用第二掩膜，沉积一个多晶硅层并形成图案，其中在终止区中所形成的多晶硅层起到场板的作用。
20.如权利要求10所述的方法，其特征在于，还包括一步：
在半导体器件的底部，形成一个金属层，以制备底部电极。
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