CN111799334B - 一种含有反向导电槽栅结构的超结mosfet - Google Patents
一种含有反向导电槽栅结构的超结mosfet Download PDFInfo
- Publication number
- CN111799334B CN111799334B CN202010760799.XA CN202010760799A CN111799334B CN 111799334 B CN111799334 B CN 111799334B CN 202010760799 A CN202010760799 A CN 202010760799A CN 111799334 B CN111799334 B CN 111799334B
- Authority
- CN
- China
- Prior art keywords
- region
- voltage
- layer
- type
- base region
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 57
- 230000005669 field effect Effects 0.000 title claims abstract description 11
- 239000004020 conductor Substances 0.000 claims abstract description 25
- 239000000758 substrate Substances 0.000 claims description 15
- 239000012535 impurity Substances 0.000 claims description 9
- 230000000903 blocking effect Effects 0.000 claims description 4
- 230000005611 electricity Effects 0.000 claims description 2
- 238000011084 recovery Methods 0.000 abstract description 15
- 239000000463 material Substances 0.000 abstract description 5
- 238000002347 injection Methods 0.000 abstract 1
- 239000007924 injection Substances 0.000 abstract 1
- 230000010355 oscillation Effects 0.000 description 5
- 239000000969 carrier Substances 0.000 description 4
- 230000005684 electric field Effects 0.000 description 3
- 230000015556 catabolic process Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 230000000737 periodic effect Effects 0.000 description 2
- 210000004027 cell Anatomy 0.000 description 1
- 210000003850 cellular structure Anatomy 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 230000001627 detrimental effect Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 239000002019 doping agent Substances 0.000 description 1
- 230000002349 favourable effect Effects 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
- 238000004088 simulation Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/7803—Vertical DMOS transistors, i.e. VDMOS transistors structurally associated with at least one other device
- H01L29/7804—Vertical DMOS transistors, i.e. VDMOS transistors structurally associated with at least one other device the other device being a pn-junction diode
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
- H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
- H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
- H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
- H01L29/063—Reduced surface field [RESURF] pn-junction structures
- H01L29/0634—Multiple reduced surface field (multi-RESURF) structures, e.g. double RESURF, charge compensation, cool, superjunction (SJ), 3D-RESURF, composite buffer (CB) structures
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
Abstract
本发明提供了一种超结MOSFET（Metal‑Oxide‑Semiconductor Field Effect Transistor，金属‑氧化物‑半导体场效应晶体管）器件，其耐压层中第二导电类型的半导体区采用非均匀掺杂以提高该区电阻，并且引入了反向导电的槽型栅极结构以降低体二极管的空穴注入效率。用于反向导电的槽型栅极结构中的导体材料引出端为器件的源极，其侧面与源区以及较轻掺杂的第二导电类型的基区直接接触，底部与耐压层直接接触。与传统超结MOSFET器件相比，本发明的超结MOSFET器件具有更为优异的体二极管反向恢复特性。
Description
技术领域
本发明属于半导体器件，特别是半导体功率器件。
背景技术
超结金属-氧化物-半导体场效应晶体管器件(Superjunction Metal-Oxide-Semiconductor Field Effect Transistor,超结MOSFET)是一种低导通功耗的功率开关器件，在400V至1200V电压范围内有广泛应用。超结MOSFET中采用了n柱/p柱交替排列的耐压层结构。当n柱和p柱的有效掺杂浓度相等或接近相等时，耐压层中的电场分布整体上会表现出未掺杂半导体的情形，即电场斜率为0。这使得n柱区与p柱区在较高的掺杂浓度情形下仍可获得较高的击穿电压，并获得优异的导通电阻与击穿电压的折衷关系。然而，超结MOSFET的体二极管的反向恢复特性通常比较差。在体二极管反向恢复过程中电流从最大负电流恢复至0的时间极为短暂，这很容易引起电流和电压震荡。这对器件的可靠性以及 EMI(电磁干扰)表现都是不利的。改进体二极管的缺点的思路有两个，一是降低体二极管体内的非平衡载流子的数量，二是提高软度。前者可以采用寿命控制技术或集成反向的肖特基二极管来实现，但这些方法会增加漏电。后者可在n柱区/p柱区下方引入一个n区(通常具有与n柱区相同的掺杂浓度)来存储一些非平衡载流子来实现。当然，这在一定程度会增加电阻和降低反向恢复速度。
发明内容
本发明的目的在于提供一种超结金属-氧化物-半导体场效应晶体管器件(超结MOSFET)。相比于传统超结MOSFET，本发明提供的超结MOSFET器件的体二极管的反向恢复电荷更少，电流和电压震荡更小。
本发明提供一种金属-氧化物-半导体场效应晶体管器件，其元胞结构包括：重掺杂的第一导电类型的衬底层10，第一导电类型的辅助层20，耐压层(由21和22构成)，第二导电类型的基区(31、32和33构成)，重掺杂的第一导电类型的源区34，槽型栅极结构(由 41和43，以及42和43构成)，其特征在于：
所述衬底层10的上表面与所述辅助层20的下表面直接接触，所述衬底层10的引出端为器件的漏极D；
所述辅助层20的上表面与所述耐压层(由21和22构成)的下表面直接接触，所述辅助层 20的掺杂浓度小于所述衬底层10的掺杂浓度，所述辅助层20在器件阻断态下承受小于50％的外加电压；
所述耐压层(由21和22构成)由至少一个柱状的第一导电类型的半导体区21与至少一个柱状的第二导电类型的半导体区22构成，所述耐压层中的第一导电类型的半导体区21与所述耐压层中的第二导电类型的半导体区22的侧面相互接触；所述耐压层(由21和22构成) 在器件阻断态下承受大于50％的外加电压；
所述耐压层中的第二导电类型的半导体区22的掺杂为非均匀掺杂分布；
所述基区(31、32和33构成)包含至少一个较重掺杂的第二导电类型的基区31，至少一个较轻掺杂的第二导电类型的基区32以及至少一个重掺杂的第二导电类型的基区33；所述较重掺杂的第二导电类型的基区31以及所述较轻掺杂的第二导电类型的基区32的下表面与所述耐压层(由21和22构成)的上表面直接接触；所述较重掺杂的第二导电类型的基区31 的侧面与所述较轻掺杂的第二导电类型的基区32的侧面直接接触；所述较重掺杂的第二导电类型的基区31以及所述较轻掺杂的第二导电类型的基区32的上表面与所述重掺的第二导电类型的基区33以及所述源区34的下表面直接接触；所述重掺的第二导电类型的基区33 以及所述源区34的共同引出端为器件的源极S；
所述槽型栅极结构(由41和43，以及42和44构成)包含至少一个用于控制开关的槽型栅极结构(由41和43构成)和至少一个用于反向导电的槽型栅极结构(由42和44构成)；
所述用于控制开关的槽型栅极结构(由41和43构成)由第一绝缘介质层43以及位于所述第一绝缘介质层之中的第一导电材料41构成，所述第一导电材料41的引出端为器件的栅极 G；所述用于控制开关的槽型栅极结构(由41和43构成)从器件上表面垂直穿过所述基区 (31、32和33构成)后延伸入所述耐压层(由21和22构成)中；所述用于控制开关的槽型栅极结构(由41和43构成)的侧面与所述源区34以及所述较重掺杂的第二导电类型的基区31直接接触，所述用于控制开关的槽型栅极结构(由41和43构成)的底部至少有一部分与所述耐压层中的第一导电类型的半导体区21直接接触；
所述用于反向导电的槽型栅极结构(由42和44构成)由第二绝缘介质层44以及位于第二绝缘介质层之中的第二导电材料42构成，所述第二导电材料42的引出端为器件的源极S；所述用于反向导电的槽型栅极结构(由42和44构成)从器件上表面垂直穿过所述基区(31、 32和33构成)后延伸入所述耐压层(由21和22构成)中；所述用于反向导电的槽型栅极结构(由42和44构成)的侧面与所述源区34、所述较轻掺杂的第二导电类型的基区32直接接触，所述用于反向导电的槽型栅极结构(由42和44构成)的底部与所述耐压层中的第一导电类型的半导体区21以及所述耐压层中的第二导电类型的半导体区21均直接接触；所述第二绝缘介质层44的厚度的取值与所述较轻掺杂的第二导电类型的基区32的最高掺杂浓度的取值须保证所述用于反向导电的槽型栅极结构(由42和44构成)的阈值电压小于等于0.7V；
所述第一导电类型为n型时，所述的第二导电类型为p型；所述第一导电类型为p型时，所述的第二导电类型为p型。
进一步，所述耐压层中的第一导电类型的半导体区21与所述耐压层中的第二导电类型的半导体区22的排列方式和所述基区(31、32和33构成)与所述槽型栅极结构(由41 和43，以及42和44构成)的排列方式相同或不同；当所述耐压层中的第一导电类型的半导体区21与所述耐压层中的第二导电类型的半导体区22的排列方式和所述基区(31、32 和33构成)与所述槽型栅极结构(由41和43，以及42和44构成)的排列方式不同时，所述基区(31、32和33构成)与所述槽型栅极结构(由41和43，以及42和44构成)的延伸方向和所述耐压层中的第一导电类型的半导体区21与所述耐压层中的第二导电类型的半导体区22的延伸方向的夹角不是0°，而是大于0°且小于等于90°。
进一步，所述第一导电类型为n型时，所述耐压层中的第一导电类型的半导体区21中的有效施主杂质总电荷与所述耐压层中的第二导电类型的半导体区22中的有效受主杂质总电荷相等或相接近，两者之差的绝对值不超过两者之和的20％；所述第一导电类型为p型时，所述耐压层中的第一导电类型的半导体区21中的有效受主杂质总电荷与所述耐压层中的第二导电类型的半导体区22中的有效施主杂质总电荷相等或相接近，两者之差的绝对值不超过两者之和的20％。
进一步，所述耐压层中的第二导电类型的半导体区22中从上至下的掺杂分布为周期性变掺杂分布，所述周期性的变掺杂分布中的最高掺杂浓度与最低掺杂浓度的比值大于等于 3。
进一步，所述第二绝缘介质层44的厚度与所述第一绝缘介质层43的厚度相等或不相等；所述第二绝缘介质层44的厚度为50nm至150nm范围内，所述较轻掺杂的第二导电类型的基区32的最高掺杂浓度在1×1016cm-3至8×1016cm-3范围内，所述较轻掺杂的第二导电类型的基区32的掺杂浓度从上至下的积分值大于等于1×1012cm-2。
附图说明
图1:本发明的一种槽栅超结MOSFET，其p柱为非均匀掺杂且含有用于反向导电的槽型栅极结构；
图2:根据图1，本发明的又一种槽栅超结MOSFET，其n柱与p柱的排列方式和基区与槽型栅极结构的排列方式不同；
图3:根据图1，沿着图1中本发明的槽栅超结MOSFET的p柱区中的AB上的掺杂浓度分布示意图；
图4:图1中本发明的槽栅超结MOSFET和传统的超结MOSFET的反向导通IV曲线；
图5:图1中本发明的槽栅超结MOSFET和传统的超结MOSFET的反向恢复电流波形。
具体实施方式
下面结合附图对本发明进行详细的描述。
图1是本发明的一种槽栅超结MOSFET。图1结构与普通的超结MOSFET的主要区别在于：p柱区(p-pillar区22)的掺杂浓度为非均匀掺杂，以及增加了用于反向导电的槽型栅极结构(由第二绝缘介质层44和第二导电材料42构成)。图1结构的主要优点有两个：第一，体二极管的反向恢复电荷低；第二，反向恢复过程中的电流和电压震荡小。下面分别对这两个优点作解释。
在反向导通时，栅极G相对于源极S的电位为0或者为负值，用于控制开关的槽型栅极结构(由第一绝缘介质层43和第一导电材料41构成)处于截止态，用于反向导电的槽型栅极结构(由第二绝缘介质层44和第二导电材料42构成)则可以帮助传导电流。当较轻掺杂的p型基区(pb2区32)的最高掺杂浓度较低(如在1×1016cm-3至8×1016cm-3范围内)，并且用于反向导电的槽型栅极结构的绝缘介质层44的厚度在50nm至150nm范围内，用于反向导电的槽型栅极结构(由第二绝缘介质层44和第二导电材料42构成)的阈值电压较低，比如小于等于1V。当源极S相对于漏极D有正电压VSD时，用于反向导电的槽型栅极结构(由第二绝缘介质层44和第二导电材料42构成)、源区(n+区34)、较轻掺杂的p型基区(pb2区32)以及n柱区(n-pillar区21)构成了一个nMOS，其中较轻掺杂的p型基区(pb2区32)为该nMOS的衬底区，n柱区(n-pillar区21)为该nMOS的源区，该 nMOS存在VSD的衬偏电压。注意，这个衬偏电压为正值，这会降低nMOS的阈值电压。如果该nMOS本身的阈值电压(无衬片效应时)就较低，那么在衬偏效应下可以使nMOS的阈值电压降低至小于0.7V，即小于pn结的导通电压。于是，当VSD小于0.7V下，p型基区(pb1区31、pb2区32和p+区33)未向n柱区(n-pillar区21)注入空穴时，该nMOS 就可以形成电子反型层，提供电子通路，使体二极管导通并且体内无非平衡载流子。当VSD超过0.7V，pn结导通，p型基区(pb1区31、pb2区32和p+区33)向n柱区(n-pillar区 21)注入空穴，n柱区(n-pillar区21)向p型基区(pb1区31和pb2区32)注入电子。由于较轻掺杂的p型基区(pb2区32)的掺杂剂量较低，由n柱区(n-pillar区21)、较轻掺杂的p型基区(pb2区32)和源区(n+区34)构成的npn管的放大系数可以较大。这就意味着，当少量空穴从较轻掺杂的p型基区(pb2区32)注入n柱区(n-pillar区21)时，会有大量的电子从n柱区(n-pillar区21)注入较轻掺杂的p型基区(pb2区32)并被源区(n+区34) 收集。这大大降低了p型基区(pb1区31、pb2区32和p+区33)的空穴注入效率，从而大大降低了体内的非平衡载流子数量。因此，本发明的槽栅超结MOSFET的体二极管的反向恢复电荷低。
另外，由于p柱区(p-pillar区22)采用的非均匀掺杂分布，p柱区(p-pillar区22)从下至上的电阻较大，这使得在反向恢复过程中空穴从p柱区(p-pillar区22)排出的阻力增加，也就能减缓电压的上升速率，从而提高软度。由于反向恢复电荷低并且软度提高，体二极管的反向恢复过程中的电流和电压的震荡也随之减小。
图1给的是二维的结构图。当图1结构朝着垂直于纸面的方向延时，n柱区(n-pillar 区21)与p柱区(p-pillar区22)的排列方式和p型基区(pb1区31、pb2区32和p+区33)与槽型栅极结构(由第一绝缘介质层43和第一导电材料41，以及第二绝缘介质层44和第二导电材料42构成)的排列方式是相同的。
在图2中，n柱区(n-pillar区21)与p柱区(p-pillar区22)的排列方式和p型基区(pb1区31、pb2区32和p+区33)与槽型栅极结构(由第一绝缘介质层43和第一导电材料 41，以及第二绝缘介质层44和第二导电材料42构成)的排列方式不同。p型基区(pb1区 31、pb2区32和p+区33)与槽型栅极结构(由第一绝缘介质层43和第一导电材料41，以及第二绝缘介质层44和第二导电材料42构成)的延伸方向和n柱区(n-pillar区21)与p 柱区(p-pillar区22)的延伸方向相互垂直，即两个延伸方向的夹角等于90°。
图3给出的是沿着图1结构中AB上的掺杂浓度分布示意图，p柱区(p-pillar区22)从上至下呈现出周期性的变掺杂分布，其最高掺杂浓度为Nmax，最低掺杂浓度为Nmin。当p 柱区(p-pillar区22)中的净杂质总数不变时，最高掺杂浓度为Nmax与最低掺杂浓度为Nmin比值越大，p柱区(p-pillar区22)从下至上的电阻也就越大，越有利于提高软度。当然，最高掺杂浓度为Nmax与最低掺杂浓度为Nmin比值过高时也会导致p柱区(p-pillar区22)局部电场集中而显著降低击穿电压。
下面对本发明的超结MOSFET与传统超结MOSFET做仿真对比，其中本发明的超结MOSFET采用了图1中的槽栅超结MOSFET结构，传统超结MOSFET的结构是在图1结构基础上把p柱区(p-pillar区22)的掺杂改为了均匀掺杂分布，去掉了用于反向导电的槽型栅极结构(由第二绝缘介质层44和第二导电材料42构成)及与之接触的源区(n+区34)，并将较轻掺杂的p型基区(pb2区32)替换为了较重掺杂的p型基区(pb1区31)。图1给出的是1个元胞结构，n柱区(n-pillar区21)的宽度为5μm，左右两个p柱区(p-pillar 区22)的宽度均为2μm，n柱区(n-pillar区21)及p柱区(p-pillar区22)的厚度均为 36μm，n柱区(n-pillar区21)的掺杂浓度为4×1015cm-3，p柱区采用6层变掺杂分布，辅助层(n-assist层20)的厚度和掺杂浓度分别为2μm和4×1015cm-3，衬底层(n+- substrate区10)的厚度和掺杂浓度分别为2μm和5×1019cm-3，较重掺杂的基区(pb1区 31)的厚度和峰值掺杂浓度分别为2μm和3×1017cm-3，较轻掺杂的基区(pb2区32)的厚度和峰值掺杂浓度分别为1.5μm和1.5×1016cm-3。用于控制开关的槽型栅极结构(由第一绝缘介质层43和第一导电材料41构成)和用于反向导电的槽型栅极结构(由第二绝缘介质层44和第二导电材料42构成)的尺寸相同，宽度和深度分别为1μm和3μm。第一绝缘介质层43和第二绝缘介质层44采用了SiO2，其厚度均为100nm。第一导电材料41 和第二导电材料42均采用了重掺杂的n型多晶硅。电子和空穴的寿命均设为10μs。
图4给出的是图1中本发明的超结MOSFET和传统超结MOSFET的反向IV特性曲线，其从图中可以看到，本发明的超结MOSFET的体二极管在更小的电压下开启。
图5给出的是图1中本发明的超结MOSFET和传统超结MOSFET的体二极管在反向恢复过程中的电流波形，其中元胞面积为0.2cm2，导通电流密度为100A/cm2，电路中寄身电感为10nH。从图中可得到，本发明的半超结IGBT的反向恢复电流峰值(Irrm)减小了，反向恢复电荷(Qrr)减小了，电流震荡已经消除。
以上对本发明做了许多实施例说明，其所述的n型半导体材料可看作是第一导电类型的半导体材料，而p型半导体材料可看作是第二导电类型的半导体材料。显然，根据本发明的原理，实施例中的n型与p型均可以相互对调而不影响本发明的内容。对于熟悉本领域的技术人员而言，还可以在本发明的思想下得到其它许多实施例而不超出本发明的权利要求。
Claims (5)
1.一种超结金属-氧化物-半导体场效应晶体管器件，其元胞结构包括：重掺杂的第一导电类型的衬底层，第一导电类型的辅助层，耐压层，第二导电类型的基区，重掺杂的第一导电类型的源区，槽型栅极结构，其特征在于：
所述衬底层的上表面与所述辅助层的下表面直接接触，所述衬底层的引出端为器件的漏极；所述辅助层的上表面与所述耐压层的下表面直接接触，所述辅助层的掺杂浓度小于所述衬底层的掺杂浓度，所述辅助层在器件阻断态下承受小于50％的外加电压；
所述耐压层由至少一个柱状的第一导电类型的半导体区与至少一个柱状的第二导电类型的半导体区构成，所述耐压层中的第一导电类型的半导体区与所述耐压层中的第二导电类型的半导体区的侧面相互接触；所述耐压层在器件阻断态下承受大于50％的外加电压；
所述耐压层中的第二导电类型的半导体区的掺杂为非均匀掺杂分布；
所述基区包含至少一个较重掺杂的第二导电类型的基区，至少一个较轻掺杂的第二导电类型的基区以及至少一个重掺杂的第二导电类型的基区；所述较重掺杂的第二导电类型的基区以及所述较轻掺杂的第二导电类型的基区的下表面与所述耐压层的上表面直接接触；所述较重掺杂的第二导电类型的基区的侧面与所述较轻掺杂的第二导电类型的基区的侧面直接接触；
所述较重掺杂的第二导电类型的基区以及所述较轻掺杂的第二导电类型的基区的上表面与所述重掺的第二导电类型的基区以及所述源区的下表面直接接触；所述重掺的第二导电类型的基区以及所述源区的共同引出端为器件的源极；
所述槽型栅极结构包含至少一个用于控制开关的槽型栅极结构和至少一个用于反向导电的槽型栅极结构；
所述用于控制开关的槽型栅极结构由第一绝缘介质层以及位于所述第一绝缘介质层之中的第一导电材料构成，所述第一导电材料的引出端为器件的栅极；所述用于控制开关的槽型栅极结构从器件上表面垂直穿过所述基区后延伸入所述耐压层中；所述用于控制开关的槽型栅极结构的侧面与所述源区以及所述较重掺杂的第二导电类型的基区直接接触，所述用于控制开关的槽型栅极结构的底部至少有一部分与所述耐压层中的第一导电类型的半导体区直接接触；所述用于反向导电的槽型栅极结构由第二绝缘介质层以及位于第二绝缘介质层之中的第二导电材料构成，所述第二导电材料的引出端为器件的源极；所述用于反向导电的槽型栅极结构从器件上表面垂直穿过所述基区后延伸入所述耐压层中；所述用于反向导电的槽型栅极结构的侧面与所述源区以及所述较轻掺杂的第二导电类型的基区直接接触，所述用于反向导电的槽型栅极结构的底部与所述耐压层中的第一导电类型的半导体区以及所述耐压层中的第二导电类型的半导体区均直接接触；所述第二绝缘介质层的厚度的取值与所述较轻掺杂的第二导电类型的基区的最高掺杂浓度的取值须保证所述用于反向导电的槽型栅极结构的阈值电压小于等于0.7V；
所述第一导电类型为n型时，所述的第二导电类型为p型；所述第一导电类型为p型时，所述的第二导电类型为p型。
2.如权利要求1所述的一种超结金属-氧化物-半导体场效应晶体管器件，其特征在于：
所述耐压层中的第一导电类型的半导体区与所述耐压层中的第二导电类型的半导体区的排列方式和所述基区与所述槽型栅极结构的排列方式相同或不同；当所述耐压层中的第一导电类型的半导体区与所述耐压层中的第二导电类型的半导体区的排列方式和所述基区与所述槽型栅极结构的排列方式不同时，所述基区与所述槽型栅极结构的延伸方向和所述耐压层中的第一导电类型的半导体区与所述耐压层中的第二导电类型的半导体区的延伸方向的夹角不是0°，而是大于0°且小于等于90°。
3.如权利要求1所述的一种超结金属-氧化物-半导体场效应晶体管器件，其特征在于：
所述第一导电类型为n型时，所述耐压层中的第一导电类型的半导体区中的有效施主杂质总电荷与所述耐压层中的第二导电类型的半导体区中的有效受主杂质总电荷相等或相接近，两者之差的绝对值不超过两者之和的20％；所述第一导电类型为p型时，所述耐压层中的第一导电类型的半导体区中的有效受主杂质总电荷与所述耐压层中的第二导电类型的半导体区中的有效施主杂质总电荷相等或相接近，两者之差的绝对值不超过两者之和的20％。
4.如权利要求1所述的一种超结金属-氧化物-半导体场效应晶体管器件，其特征在于：
所述耐压层中的第二导电类型的半导体区中从上至下的掺杂分布为周期性变掺杂分布，所述周期性的变掺杂分布中的最高掺杂浓度与最低掺杂浓度的比值大于等于3。
5.如权利要求1所述的一种超结金属-氧化物-半导体场效应晶体管器件，其特征在于：
所述第二绝缘介质层的厚度与所述第一绝缘介质层的厚度相等或不相等；所述第二绝缘介质层的厚度为50nm至150nm范围内，所述较轻掺杂的第二导电类型的基区的最高掺杂浓度在1×1016cm-3至8×1016cm-3范围内，所述较轻掺杂的第二导电类型的基区的掺杂浓度从上至下的积分值大于等于1×1012cm-2。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202010760799.XA CN111799334B (zh) | 2020-07-31 | 2020-07-31 | 一种含有反向导电槽栅结构的超结mosfet |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202010760799.XA CN111799334B (zh) | 2020-07-31 | 2020-07-31 | 一种含有反向导电槽栅结构的超结mosfet |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN111799334A CN111799334A (zh) | 2020-10-20 |
| CN111799334B true CN111799334B (zh) | 2021-06-11 |
Family
ID=72828234
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202010760799.XA Active CN111799334B (zh) | 2020-07-31 | 2020-07-31 | 一种含有反向导电槽栅结构的超结mosfet |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN111799334B (zh) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| IT201900006709A1 (it) * | 2019-05-10 | 2020-11-10 | St Microelectronics Srl | Dispositivo mosfet di potenza a super giunzione con affidabilita' migliorata, e metodo di fabbricazione |
| CN113555416B (zh) * | 2021-09-22 | 2021-12-31 | 四川上特科技有限公司 | 一种功率二极管器件 |
| CN113659014B (zh) * | 2021-10-20 | 2022-01-18 | 四川洪芯微科技有限公司 | 一种含有阴极短接槽栅结构的功率二极管 |
| CN116705859B (zh) * | 2023-07-31 | 2024-02-23 | 广东巨风半导体有限公司 | 碳化硅金属氧化物半导体场效应晶体管结构及其制备方法 |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1494160A (zh) * | 2002-09-25 | 2004-05-05 | ��ʽ���綫֥ | 功率半导体元件 |
| CN102034818A (zh) * | 2009-09-30 | 2011-04-27 | 万国半导体股份有限公司 | 通过p-体电荷的最小化改善高压mosfet二极管的反向恢复 |
| CN103531611A (zh) * | 2012-07-02 | 2014-01-22 | 英飞凌科技奥地利有限公司 | 包括存储区和边缘区的超结半导体器件 |
| CN106229343A (zh) * | 2016-08-12 | 2016-12-14 | 上海鼎阳通半导体科技有限公司 | 超结器件 |
| CN108198851A (zh) * | 2017-12-27 | 2018-06-22 | 四川大学 | 一种具有增强载流子存储效应的超结igbt |
| CN108389892A (zh) * | 2018-02-02 | 2018-08-10 | 电子科技大学 | 一种具有纵向变掺杂剂量的深槽型横向耐压区 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5216801B2 (ja) * | 2010-03-24 | 2013-06-19 | 株式会社東芝 | 半導体装置 |
| JP2012186353A (ja) * | 2011-03-07 | 2012-09-27 | Fuji Electric Co Ltd | 複合半導体装置 |
| JP2013175655A (ja) * | 2012-02-27 | 2013-09-05 | Toshiba Corp | 電力用半導体装置及びその製造方法 |
| WO2013179379A1 (ja) * | 2012-05-29 | 2013-12-05 | 三菱電機株式会社 | 絶縁ゲート型バイポーラトランジスタ |
-
2020
- 2020-07-31 CN CN202010760799.XA patent/CN111799334B/zh active Active
Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1494160A (zh) * | 2002-09-25 | 2004-05-05 | ��ʽ���綫֥ | 功率半导体元件 |
| CN102034818A (zh) * | 2009-09-30 | 2011-04-27 | 万国半导体股份有限公司 | 通过p-体电荷的最小化改善高压mosfet二极管的反向恢复 |
| CN103531611A (zh) * | 2012-07-02 | 2014-01-22 | 英飞凌科技奥地利有限公司 | 包括存储区和边缘区的超结半导体器件 |
| CN106229343A (zh) * | 2016-08-12 | 2016-12-14 | 上海鼎阳通半导体科技有限公司 | 超结器件 |
| CN108198851A (zh) * | 2017-12-27 | 2018-06-22 | 四川大学 | 一种具有增强载流子存储效应的超结igbt |
| CN108389892A (zh) * | 2018-02-02 | 2018-08-10 | 电子科技大学 | 一种具有纵向变掺杂剂量的深槽型横向耐压区 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN111799334A (zh) | 2020-10-20 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN111799334B (zh) | 一种含有反向导电槽栅结构的超结mosfet | |
| CN108198851B (zh) | 一种具有载流子存储效应的超结igbt | |
| CN108389901B (zh) | 一种载流子存储增强型超结igbt | |
| CN110767753B (zh) | 一种SiC功率器件 | |
| CN107768429B (zh) | 一种具有混合导电模式的超结igbt器件 | |
| CN102184939B (zh) | 一种具有高k介质槽的半导体功率器件 | |
| CN109830524B (zh) | 一种极低反向恢复电荷超结功率vdmos | |
| CN104299995A (zh) | 半导体装置 | |
| CN111048594B (zh) | 一种集成快恢复二极管的SiC功率器件 | |
| CN102420251A (zh) | 一种具有非均匀浮岛结构的vdmos器件 | |
| CN108899370A (zh) | 集成电阻区的vdmos器件 | |
| CN109755296B (zh) | 集成肖特基二极管的含有p-SiC的超结MOSFET | |
| CN102569298A (zh) | 包括二极管的半导体器件 | |
| CN109449202A (zh) | 一种逆导双极型晶体管 | |
| CN103956381B (zh) | 一种mos栅控晶闸管 | |
| CN104051548A (zh) | 一种高介电常数栅介质材料沟槽mos肖特基二极管器件 | |
| CN112397593B (zh) | 半导体器件及制造方法 | |
| CN111180518B (zh) | 一种具有两种导电模式的超结mosfet | |
| CN111211174B (zh) | 一种sgt-mosfet半导体器件 | |
| CN108598152B (zh) | 一种超结器件终端结构 | |
| CN208548354U (zh) | 集成电阻区的vdmos器件 | |
| CN217788402U (zh) | 一种4H-SiC基超结功率MOSFET器件 | |
| CN217788400U (zh) | 一种4H-SiC基超结功率MOSFET结构 | |
| CN109904224B (zh) | 一种具有低emi噪声的槽栅双极型晶体管 | |
| CN111969041B (zh) | 一种超结vdmos |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |