CN217788402U - 一种4H-SiC基超结功率MOSFET器件 - Google Patents

Abstract

本实用新型公开了一种4H‑SiC基超结功率MOSFET器件，其元细胞结构包括栅极、源极、漏极、耐压层、缓冲阻挡层、半导体体区、半导体源区以及半导体衬底层，所述耐压层设于所述缓冲阻挡层的上方，在所述耐压层的左侧设置所述栅极，在所述耐压层的右侧设置所述半导体体区，所述半导体源区位于所述半导体体区内，在所述半导体体区还形成有沉降槽，在所述沉降槽内设置所述源极，且该源极还与所述半导体源区通过导体相连，所述半导体衬底层覆盖在所述缓冲阻挡层的下表面，在所述半导体衬底层的下表面覆盖导体形成所述漏极。其显著效果是：有效缩短了电流路径，减小了器件元胞尺寸，缩短了关断时间、减小了开关功耗。

Description

一种4H-SiC基超结功率MOSFET器件

技术领域

本实用新型涉及到半导体功率器件技术领域，具体涉及一种4H-SiC基超结功率MOSFET器件。

背景技术

超结功率MOSFET(即金属-氧化物-半导体场效应晶体管)是为改善传统功率MOSFET中击穿电压(BV)与比导通电阻(R_ON,SP)之间的矛盾而提出的结构，它将击穿电压与比导通电阻之间的关系由传统功率MOSFET的2.5次方改写为1.3次方，极大地降低了功率MOSFET的导通电阻，减小了芯片的面积，因此被广泛地应用于中低功率电源设备中。

4H-SiC基超结功率MOSFET是一个少子导电器件，导通时只有一种载流子参与导电，比如在n型沟道器件中，只有电子参与导电，电子在超结结构的n柱中流动；与此同时超结结构中的p柱则对器件导通电流的能力没有贡献，它的作用在于正向阻断时提供电离受主杂质，以便吸收n柱中的电离施主杂质发出的电力线，从而提高器件的击穿电压。因此，如何利用p柱导电进一步提高器件导通电流的能力，降低器件的比导通电阻，减小芯片面积则成为新的研究方向。

基于上述研究方向提出的4H-SiC基超结功率IGBT结构是一种行而有效的方案，其结构参见附图1，它将电子和空穴这两种载流子都利用起来导通电流，其中电子和空穴是以非平衡载流子的形式参与导电，它们在漂移区中形成电导调制，极大地降低了器件的比导通电阻。然而，该器件仍旧存在关断时间长、开关功耗较大的缺陷。

发明内容

针对现有技术的不足，本实用新型的目的是提供一种4H-SiC基超结功率MOSFET器件，以缩短关断时间、减小开关功耗。

为达到上述目的，本实用新型采用的技术方案如下：

一种4H-SiC基超结功率MOSFET器件，其关键在于：其元细胞结构包括栅极、源极与漏极，还包括耐压层、缓冲阻挡层、半导体体区、半导体源区以及半导体衬底层，所述耐压层设于所述缓冲阻挡层的上方，在所述耐压层的左侧设置所述栅极，在所述耐压层的右侧设置所述半导体体区，所述半导体源区位于所述半导体体区内，所述栅极覆盖在部分所述耐压层的上侧表面以及部分所述半导体体区与部分所述半导体源区的左侧表面，在所述半导体体区还形成有沉降槽，在所述沉降槽内设置所述源极，且该源极还与所述半导体源区通过导体相连，所述半导体衬底层覆盖在所述缓冲阻挡层的下表面，在所述半导体衬底层的下表面覆盖导体形成所述漏极。

进一步的，所述耐压层由相互接触的具有某一种导电类型的第一半导体漂移区以及具有与所述第一半导体漂移区的导电类型相反的导电类型的第二半导体漂移区构成，所述第一半导体漂移区的上表面与所述栅极、部分所述半导体体区的下表面相接触，所述第二半导体漂移区的上表面与所述半导体体区相接触。

进一步的，所述第一半导体漂移区在竖向上的高度小于所述第二半导体漂移区。

进一步的，所述第一半导体漂移区和第二半导体漂移区所形成的超结结构的排列方式包括但不限于条形、六角形、矩形或者圆形中的任意一种。

进一步的，所述栅极由栅绝缘层、半导体多晶硅栅层以及导电层构成，所述栅绝缘层呈L字形，其覆盖在部分所述耐压层的上侧表面以及部分所述半导体体区与部分所述半导体源区的左侧表面，所述半导体多晶硅栅层设置在栅绝缘层的横向部分与竖向部分之间，所述导电层覆盖在所述半导体多晶硅栅层的上表面。

进一步的，所述半导体多晶硅栅层的左侧表面与上侧表面与所述栅绝缘层齐平，所述导电层在竖向上的投影面积小于所述半导体多晶硅栅层。

本实用新型的显著效果是：

1、通过将半导体体区下沉，并将源极设于下沉位置，从而缩短了关断时间、减小了开关功耗，同时还有效缩短了电流路径，减小了器件元胞尺寸，进而减小了器件面积，提升了MOSFET器件的UIS雪崩耐量能力；

2、通过所述半导体少子阻挡区阻挡第二种导电类型的载流子进入所述半导体第一漂移区中，从而避免了在所述耐压层中形成电导调制。

附图说明

图1是传统4H-SiC基超结功率IGBT的结构示意图；

图2是本实用新型的4H-SiC基超结功率MOSFET结构示意图。

具体实施方式

下面结合附图对本实用新型的具体实施方式以及工作原理作进一步详细说明。

如图2所示，一种4H-SiC基超结功率MOSFET器件，由多个重复元胞结构相互拼接而成，其元细胞结构包括漏极10、源极20、栅极30、耐压层40、缓冲阻挡层50、半导体体区60、半导体源区70以及半导体衬底层80，所述耐压层40设于所述缓冲阻挡层50的上方，在所述耐压层40的左侧设置所述栅极30，在所述耐压层40的右侧设置所述半导体体区60，所述半导体源区70位于所述半导体体区60内，所述栅极30覆盖在部分所述耐压层40的上侧表面以及部分所述半导体体区60与部分所述半导体源区70的左侧表面，在所述半导体体区60还形成有沉降槽，在所述沉降槽内设置所述源极20，且该源极20还与所述半导体源区70通过导体相连，所述半导体衬底层80覆盖在所述缓冲阻挡层50的下表面，在所述半导体衬底层80的下表面覆盖导体形成所述漏极10。

如图2所示，所述栅极30由栅绝缘层31、半导体多晶硅栅层32以及导电层33构成，所述栅绝缘层31呈L字形，其覆盖在部分所述耐压层40的上侧表面以及部分所述半导体体区60与部分所述半导体源区70的左侧表面，所述半导体多晶硅栅层32设置在栅绝缘层31的横向部分与竖向部分之间，所述导电层33覆盖在所述半导体多晶硅栅层32的上表面。

进一步的，所述半导体多晶硅栅层32的左侧表面与上侧表面与所述栅绝缘层31齐平，所述导电层33在竖向上的投影面积小于所述半导体多晶硅栅层32。

本例中，所述耐压层40由相互接触的具有第一种导电类型的第一半导体漂移区41以及具有与所述第一半导体漂移区41的导电类型相反的导电类型即第二种导电类型的第二半导体漂移区42构成，其中，所述第一种导电类型为N型，则第二种导电类型为P型；所述第一半导体漂移区41的上表面与所述栅极30、部分所述半导体体区60的下表面相接触，所述第二半导体漂移区42的上表面与所述半导体体区60相接触，所述第一半导体漂移区41在竖向上的高度小于所述第二半导体漂移区42。

可选的，所述第一半导体漂移区41和第二半导体漂移区42所形成的超结结构的排列方式包括但不限于条形、六角形、矩形或者圆形中的任意一种。

本例中，所述缓冲阻挡层50由至少一个半导体缓冲区51与至少一个半导体少子阻挡区52构成，所述半导体缓冲区51与所述耐压层40、半导体衬底层80相接触，所述半导体少子阻挡区52位于所述半导体缓冲区51之外并与所述耐压层40、半导体衬底层80相接触，所述半导体少子阻挡区52相对于所述半导体缓冲区51在纵向方向上的厚度增加。

本实施例中，所述半导体缓冲区51的导电类型为N型，所述半导体少子阻挡区52的导电类型为N型，所述半导体体区60的导电类型为P型，所述半导体源区70的导电类型为N型，所述半导体衬底层80的导电类型为P型。

部分所述源极20与所述栅极30、所述第一半导体漂移区41、所述半导体少子阻挡区52、所述半导体衬底层80和所述漏极10构成导电类型为N型的MOSFET，以使得第一导电类型的载流子主要在所述MOSFET中流动；部分所述源极20与所述半导体体区60、所述第二半导体漂移区42、所述半导体缓冲区51、部分所述半导体衬底层80和所述漏极10构成导电类型为P型的双极结型晶体管-BJT，以使得第二导电类型的载流子主要在所述BJT中流动。

本实施例通过将半导体体区60下沉，并将源极20设于下沉位置，从而有效缩短了电流路径，减小了器件元胞尺寸，进而减小了器件面积，提升了MOSFET器件的UIS雪崩耐量能力。

以上对本实用新型所提供的技术方案进行了详细介绍。本文中应用了具体个例对本实用新型的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本实用新型的方法及其核心思想。应当指出，对于本技术领域的普通技术人员来说，在不脱离本实用新型原理的前提下，还可以对本实用新型进行若干改进和修饰，这些改进和修饰也落入本实用新型权利要求的保护范围内。

Claims (6)

1.一种4H-SiC基超结功率MOSFET器件，其元细胞结构包括栅极、源极与漏极，其特征在于：还包括耐压层、缓冲阻挡层、半导体体区、半导体源区以及半导体衬底层，所述耐压层设于所述缓冲阻挡层的上方，在所述耐压层的左侧设置所述栅极，在所述耐压层的右侧设置所述半导体体区，所述半导体源区位于所述半导体体区内，所述栅极覆盖在部分所述耐压层的上侧表面以及部分所述半导体体区与部分所述半导体源区的左侧表面，在所述半导体体区还形成有沉降槽，在所述沉降槽内设置所述源极，且该源极还与所述半导体源区通过导体相连，所述半导体衬底层覆盖在所述缓冲阻挡层的下表面，在所述半导体衬底层的下表面覆盖导体形成所述漏极。

2.根据权利要求1所述的4H-SiC基超结功率MOSFET器件，其特征在于：所述耐压层由相互接触的具有某一种导电类型的第一半导体漂移区以及具有与所述第一半导体漂移区的导电类型相反的导电类型的第二半导体漂移区构成，所述第一半导体漂移区的上表面与所述栅极、部分所述半导体体区的下表面相接触，所述第二半导体漂移区的上表面与所述半导体体区相接触。

3.根据权利要求2所述的4H-SiC基超结功率MOSFET器件，其特征在于：所述第一半导体漂移区在竖向上的高度小于所述第二半导体漂移区。

4.根据权利要求2或3所述的4H-SiC基超结功率MOSFET器件，其特征在于：所述第一半导体漂移区和第二半导体漂移区所形成的超结结构的排列方式包括但不限于条形、六角形、矩形或者圆形中的任意一种。

5.根据权利要求1所述的4H-SiC基超结功率MOSFET器件，其特征在于：所述栅极由栅绝缘层、半导体多晶硅栅层以及导电层构成，所述栅绝缘层呈L字形，其覆盖在部分所述耐压层的上侧表面以及部分所述半导体体区与部分所述半导体源区的左侧表面，所述半导体多晶硅栅层设置在栅绝缘层的横向部分与竖向部分之间，所述导电层覆盖在所述半导体多晶硅栅层的上表面。

6.根据权利要求5所述的4H-SiC基超结功率MOSFET器件，其特征在于：所述半导体多晶硅栅层的左侧表面与上侧表面与所述栅绝缘层齐平，所述导电层在竖向上的投影面积小于所述半导体多晶硅栅层。

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