CN216698378U - 一种具有超结结构的半导体器件 - Google Patents

Abstract

本公开涉及一种具有超结结构的半导体器件，其特征是：半导体器件形成在半导体基板上，半导体基板包括：衬底；位于衬底上方的第一导电类型的外延层；多个第二导电类型的第一柱体，第一柱体沿着电流流通的方向在第一导电类型外延层内延伸，在第一柱体两侧的外延层中形成具有第一导电类型的第二柱体，第一柱体与第二柱体形成PN柱对，多组PN柱体对交替连接设置，在半导体基板内形成超结结构；多个第二导电类型的第一注入区，设置在第一柱体的正下方，多个栅极结构，每个栅极结构包括多晶硅栅极和位于其下方的栅极绝缘层，多晶硅栅极中间断开，分割为两个部分，并且多晶栅极总的横向长度大于沟道区的横向长度。

Description

一种具有超结结构的半导体器件

技术领域

本实用新型涉及一种半导体器件及其制造方法，尤其是一种具有超结结构的半导体器件及其制造方法，属于半导体器件的技术领域。

背景技术

在功率半导体器件领域，器件的功率密度和导通电阻是衡量产品性能最重要的指标之一。功率密度越大不仅可以降低芯片成本还能减小寄生电容和实现小型化封装。

一种公知的半导体结构—超结结构(Super Junction)被广泛应用于半导体功率器件当中，具有高耐压和低导通电阻的特性。超结结构形成与器件的漂移层内。该漂移层包括N导电类型柱(N柱)和P导电类型柱(P柱)，N柱和P柱交替邻接设置而形成多组P-N柱对形成超结结构。

本实用新型通过调整减小多晶栅极的覆盖区域减小了寄生的密勒电容，同时在两个P阱之间的中间设置N注入区有效降低了器件的导通电阻，另外在P型柱体的下方设置不同注入的P型注入区，调整其浓度可以有效提高器件的阻断电压。

实用新型内容

本公开的特定实施例包括一种具有超结结构的半导体器件，其特征是：所述半导体器件形成在半导体基板上，所述半导体基板包括元胞区和终端区，所述元胞区位于半导体基板的中心区域，在所述元胞区内形成MOS结构，所述终端区位于半导体基板的外围区域并环绕所述元胞区；所述半导体基板包括：衬底；位于衬底上方的第一导电类型的外延层；多个第二导电类型的第一柱体，所述第一柱体沿着电流流通的方向在第一导电类型外延层内延伸，且所述第一柱体延伸的深度小于所述外延层的厚度，在垂直于电流流通的方向上，在所述第一柱体两侧的所述外延层中形成具有第一导电类型的第二柱体，在所述具有第二导电类型的第一柱体与具有第一导电类型的第二柱体形成PN柱对，多组PN柱体对交替连接设置，在半导体基板内形成超结结构；多个第二导电类型的第一注入区，设置在所述第二导电类型的第一柱体的正下方，所述注入区通过多次不同能量注入叠加而成；多个第二导电类型的第一阱区，设置在所述第二导电类型的第一柱体的正上方设置，第一阱区的注入窗口大小不小于柱体区的窗口大小；多个第一导电类型的第二阱区，分别形成在所述多个第二导电类型的第一阱区内；多个第一导电类型的第二注入区，设置在相邻的两个所述第二导电类型的第一阱区之间，所述第二注入区的掺杂浓度高于所述外延层的掺杂浓度，并且所述第二注入区在横向方向上与相邻的第一阱区间隔开；多个栅极结构，每个栅极结构包括多晶硅栅极和位于其下方的栅极绝缘层，所述栅极绝缘层位于沟道区上方，所述多晶硅栅极中间断开，分割为两个部分，并且所述多晶栅极总的横向长度大于所述沟道区的横向长度。

其中，在所述元胞区内的任意一组PN柱体对的宽度和深度均相同。

本公开的另一特定实施例包括一种具有超结结构的半导体器件的制造方法，其特征是，所述制造方法包括：提供具有第一导电类型的半导体基板，所述半导体基板在横向方向上包括元胞区和终端区，且所述半导体基板包括第一导电类型的外延层和第一导电类型的衬底；在所述外延层表面沉积掩模层，通过光罩板图形选择性刻蚀，制作多个深沟槽区域；在每个深沟槽区域底部区域进行多次第二导电类型的杂质注入，以形成第二导电类型的第一注入区；去除所述外延层表面的掩模层；对深沟槽区域进行外延填充工艺，在填充的同时进行第二导电类型的杂质掺杂，形成第二导电类型的第一柱体；进行平坦化工艺，去除所述外延层表面之上的多余填充材料；在所述半导体基板表面进行注入以形成第二导电类型的第一阱区；在所述半导体基板表面进行注入以形成第一导电类型的第二注入区；在所述半导体基板表面制作栅氧化层和多晶硅栅极；在所述半导体基板表面进行注入以在所述第一阱区内形成第一导电类型的第二阱区；在所述半导体基板表面淀积介质层并进行刻蚀，以形成接触孔区域；在所述半导体基板表面淀积金属层并进行刻蚀，以形成金属电极。

其中，所述第二导电类型的第一阱区中的掺杂浓度不低于所述第二导电类型的柱体中的掺杂浓度。

其中，所述沟槽区域的深度小于所述外延层的厚度。

其中，在所述元胞区内的任意一组PN柱体对的宽度和深度均相同。

其中，在所述元胞区内，所述多晶硅栅极中间断开，分割为两个部分，并且所述多晶栅极总的横向长度大于位于所述栅极绝缘层下方的沟道区的横向长度。

提供本公开内容以简化形式介绍一些概念，这些概念将在下面的具体实施例中进一步描述。本公开内容不旨在标识所要求保护的主题的关键特征或必要特征，也不旨在用于帮助确定所要求保护的主题的范围。

附图说明

下面参考附图详细描述本技术，其中：

图1示出了根据本公开的实施例的具有超结结构的半导体器件的元胞区剖面图。

图2示出了根据本公开的实施例的具有超结结构的半导体器件的元胞区俯视图。

图3至11示出了制造根据本公开的实施例的具有超结结构的半导体器件的各步骤的剖面图。

具体实施方式

以下，将参照附图来描述本公开的实施例。但是应该理解，这些描述只是示例性的，而并非要限制本公开的范围。此外，在以下说明中，省略了对公知结构和技术的描述，以避免不必要地混淆本公开的概念。

在附图中示出了根据本公开实施例的各种结构示意图。这些图并非是按比例绘制的，其中为了清楚表达的目的，放大了某些细节，并且可能省略了某些细节。图中所示出的各种区域、层的形状以及它们之间的相对大小、位置关系仅是示例性的，实际中可能由于制造公差或技术限制而有所偏差，并且本领域技术人员根据实际所需可以另外设计具有不同形状、大小、相对位置的区域/层。

在本公开的上下文中，当将一层/元件称作位于另一层/元件“上”时，该层/元件可以直接位于该另一层/元件上，或者它们之间可以存在居中层/元件。另外，如果在一种朝向中一层/元件位于另一层/元件“上”，那么当调转朝向时，该层/元件可以位于该另一层/元件“下”。

本公开可以各种形式呈现，以下将描述其中一些示例。

根据本公开实施例的半导体器件(例如，具有超结结构的半导体器件)可以形成在半导体基板上，所述半导体基板在横向方向(平行于基板的表面的方向)上可以划分为元胞区和终端区。所述元胞区位于半导体基板的中心区域，在所述元胞区内形成MOS结构，所述终端区位于半导体基板的外围区域并环绕所述元胞区。如图1所示，在元胞区，所述半导体基板包括：衬底1，衬底1为第一导电类型；位于衬底上方的第一导电类型的外延层2，所述第一导电类型例如是N型，所述外延层 2的掺杂浓度不高于衬底1的掺杂浓度；多个第二导电类型的第一柱体4，所述第二导电类型例如是P型，所述多个第二导电类型的第一柱体4位于所述第一导电类型的外延层内，所述第二导电类型的第一柱体4和外延层中的对应第一导电类型的第二柱体形成多组PN柱对，在半导体基板内形成超结结构，所述第二柱体的导电类型与外延层的导电类型相同，即为第一导电类型。所述第一柱体沿着电流流通的方向(即，沿垂直于半导体基板表面的方向)在第一导电类型外延层2内从上向下延伸，且所述第一柱体延伸的深度小于外延层的厚度，即，第一柱体4的最底部位于外延层2内。在第一柱体4的最底部下方的外延层2内形成有第一注入区3，注入区3可以通过多次不同能量注入叠加而成，因此可以形成多个区域有交叠的注入区3，例如两个。在所述第一柱体的正上方形成第二导电类型的第一阱区5，所述第一阱区5的掺杂浓度不低于所述第一柱体4的掺杂浓度，所述第一阱区5在横向方向(即，在图1的剖面图上平行于半导体基板的表面的方向)上的宽度不小于所述第一柱体 4上方在横向方向上的宽度。在第二导电类型的第一阱区5内形成第一导电类型的第二阱区6，所述第二阱区6的掺杂浓度大于所述第一阱区5 的掺杂浓度。在相邻的两个第一阱区5之间进行注入以形成第一导电类型的第二注入区10，所述第二注入区10的掺杂浓度高于所述外延层2 的掺杂浓度，并且所述第二注入区10在横向方向上与相邻的第一阱区5 间隔开。

图2示出了图1的具有超结结构的半导体器件的元胞区俯视图。如图2所示，同一多晶硅(poly)栅极分割成两个部分，由此形成间隔排列的条形多晶硅栅极部分，且多条多晶硅栅极部分通过同一栅极电极施加相同的电压。在同一多晶栅极的多晶硅栅极部分之间的外延层内形成有第二注入区，形成为源区的第二阱区也通过电极引出。

图3至图11给出了制备如图1和图2所示的具有超结结构的半导体器件的各个步骤。

图3示出了制造根据本公开的实施例的半导体器件所需的准备衬底和外延层结构。如图2所示，在在第一导电类型(例如，N型)的衬底 1上生长第一导电类型的外延层2。衬底1和外延层2的掺杂浓度不同，例如，外延层2的掺杂浓度不高于衬底1的掺杂浓度。

图4示出了根据本公开的实施例的具有多个深沟槽区域的半导体器件结构。如图4所示，在图3所示的衬底和外延层结构上方利用掩模层和沟槽光罩板在第一导电类型的外延层2上刻蚀深槽区域，形成多个深沟槽区域。所述掩模层(未示出)可以为以下各项中的至少一种：化学气相沉积的二氧化硅、热生长的二氧化硅层和氮化硅层。每个深沟槽区域可以从外延层2的上表面向下延伸。从图4可以看出，每个深沟槽区域延伸的深度小于外延层2的厚度。

图5示出了根据本公开的实施例的多个深沟槽区域底部下方注入有第一注入区3的半导体器件结构。如图5所示，在深槽区域的底部进行第二导电类型杂质多次注入，以形成第一注入区3，第一注入区3可以通过多次不同能量注入叠加而成，因此可以形成多个区域有交叠的第一注入区3，例如两个。

图6示出了根据本公开的实施例的多个深沟槽区域内填充有导电柱体的半导体器件结构。如图5所示，在每个深沟槽区域内回填第二导电类型的外延层，平坦化工艺去除表面多余的第二导电类型回填材料。具体地，对深沟槽区域进行外延回填工艺，在回填的同时进行第二导电类型的杂质掺杂，从而形成第二导电类型的柱体；进行平坦化工艺，去除外第一导电类型的外延层表面之上的回填材料，由此在深沟槽区域填充有第二导电类型(例如，P型)的第一柱体4。第一柱体4填满每个深沟槽区域。所述多个第二导电类型的第一柱体4和外延层中的对应第一导电类型的第二柱体形成多组PN柱对，在半导体基板内形成超结结构，所述第二柱体到导电类型与外延层相同，都为第一导电类型。在所述元胞区内的任意一组PN柱体对的宽度和深度均相同。所述第一柱体的掺杂浓度和第二柱体的掺杂浓度可以进行调整，由此可以控制超结结构内的电场分布，从而使得电场分布更加均匀和平滑。

图7示出了根据本公开的实施例的具有多个注入阱区5的半导体器件结构。如图7所示，利用阱光罩板在外延层2表面进行离子注入，以形成第二导电类型的多个注入阱区5。在元胞区，每个注入阱区5与每个第一柱体4分别一一对应。每个注入阱区5分别形成在对应的每个第一柱体4的正上方

图8示出了根据本公开的实施例的具有第二注入区10的半导体器件结构。如图8所示，利用阱光罩板在外延层表面生注入第一导电类型的第二注入区10，第二注入区10位于相邻的两个注入阱区5之间，所述第二注入区10的掺杂浓度高于所述外延层的掺杂浓度，并且所述第二注入区10在横向方向上与相邻的第一阱区间隔开。

图9示出了根据本公开的实施例的具有栅结构的半导体器件结构。如图9所示，生长栅极二氧化硅层和沉积多晶硅，利用栅极光罩板刻蚀形成多晶栅极8和多晶场板。多晶栅极8位于元胞区内，且形成在栅极二氧化硅层7上方。多晶场板位于终端区内。多晶栅极和多晶场板通过对同一层多晶硅层进行光刻来形成。所述多晶硅栅极8中间断开，分割为两个部分，并且所述多晶栅极总的横向长度与所述栅极绝缘层的横向长度相同，并且大于位于所述栅极绝缘层下方的沟道区的横向长度。

图10示出了根据本公开的实施例的具有第二阱区6的半导体器件结构。如图10所示，利用阱光罩板在外延层表面进行离子注入，以在第二导电类型(例如，P型)的第一阱区5内形成第一导电类型(例如，N 型)的第二阱区6。所述第二阱区6的掺杂浓度大于所述第一阱区5的掺杂浓度。

图11示出了根据本公开的实施例的具有接触孔和金属电极的半导体器件结构。如图11所示，沉积绝缘介质层11，利用孔光罩板刻蚀形成接触孔区域。沉积金属层并利用金属层光罩板刻蚀形成栅极和源极金属层9。栅极和源极金属层9用作分别电连接到栅极和源极的金属电极。由此形成了本申请所要保护的具有超结结构的半导体器件。

如图11所示，所述多晶硅栅极8中间断开，分割为两个部分，由此通过调整减小多晶栅极的覆盖区域减小了寄生的密勒电容。在相邻的两个P型的注入阱区5之间设置N型的第二注入区10，由此有效降低了器件的导通电阻。另外，在P型的第一柱体4的下方设置不同注入的P型的第一注入区3，通过调整第一注入区3的浓度可以有效提高器件的阻断电压。

根据本公开实施例的具有超结结构的半导体器件可以应用于各种电子设备。例如，通过集成多个这样的半导体器件以及其他器件(例如，其他形式的晶体管等)，可以形成集成电路(IC)，并由此构建电子设备。因此，本公开还提供了一种包括上述功率器件的电子设备。电子设备还可以包括与集成电路配合的显示屏幕以及与集成电路配合的无线收发器等部件。这种电子设备例如智能电话、计算机、平板电脑(PC)、人工智能、可穿戴设备、移动电源等。

在以上的描述中，对于各层的构图、刻蚀等技术细节并没有做出详细的说明。但是本领域技术人员应当理解，可以通过各种技术手段，来形成所需形状的层、区域等。另外，为了形成同一结构，本领域技术人员还可以设计出与以上描述的方法并不完全相同的方法。另外，尽管在以上分别描述了各实施例，但是这并不意味着各个实施例中的措施不能有利地结合使用。

以上对本公开的实施例进行了描述。但是，这些实施例仅仅是为了说明的目的，而并非为了限制本公开的范围。本公开的范围由所附权利要求及其等价物限定。在不脱离本公开的范围的情况下，本领域技术人员可以做出多种替代和修改，这些替代和修改都应落在本公开的范围之内。

Claims (2)

1.一种具有超结结构的半导体器件，其特征是：所述半导体器件形成在半导体基板上，所述半导体基板包括元胞区和终端区，所述元胞区位于半导体基板的中心区域，在所述元胞区内形成MOS结构，所述终端区位于半导体基板的外围区域并环绕所述元胞区；所述半导体基板包括：

衬底；

位于衬底上方的第一导电类型的外延层；

多个第二导电类型的第一柱体，所述第一柱体沿着电流流通的方向在第一导电类型外延层内延伸，且所述第一柱体延伸的深度小于所述外延层的厚度，在垂直于电流流通的方向上，在所述第一柱体两侧的所述外延层中形成具有第一导电类型的第二柱体，在所述具有第二导电类型的第一柱体与具有第一导电类型的第二柱体形成PN柱对，多组PN柱体对交替连接设置，在半导体基板内形成超结结构；

多个第二导电类型的第一注入区，设置在所述第二导电类型的第一柱体的正下方，所述注入区可以通过多次不同能量注入叠加而成；

多个第二导电类型的第一阱区，设置在所述第二导电类型的第一柱体的正上方设置，所述第一阱区的注入窗口大小不小于柱体区的窗口大小；

多个第一导电类型的第二阱区，分别形成在所述多个第二导电类型的第一阱区内；

多个第一导电类型的第二注入区，设置在相邻的两个所述第二导电类型的第一阱区之间，所述第二注入区的掺杂浓度高于所述外延层的掺杂浓度，并且所述第二注入区在横向方向上与相邻的第一阱区间隔开；

多个栅极结构，每个栅极结构包括多晶硅栅极和位于其下方的栅极绝缘层，所述栅极绝缘层位于沟道区上方，所述多晶硅栅极中间断开，分割为两个部分，并且所述多晶硅栅极总的横向长度大于所述沟道区的横向长度。

2.根据权利要求1所述的具有超结结构的半导体器件，其特征是：

在所述元胞区内的任意一组PN柱体对的宽度和深度均相同。

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