WO2014097760A1 - 炭化珪素半導体装置 - Google Patents

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silicon carbide
gate
semiconductor device
region
resistance
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PCT/JP2013/079992
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透 日吉
増田　健良
和田　圭司
築野　孝
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住友電気工業株式会社
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    • H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors

Definitions

  • the present invention relates to a silicon carbide semiconductor device, and more particularly to a silicon carbide semiconductor device provided with a gate electrode.
  • silicon carbide has been increasingly adopted as a material for semiconductor devices in order to enable the use of high-voltage, low-loss and high-temperature environments in semiconductor devices such as MOSFETs (Metal Oxide Semiconductor Field Effect Transistors). It is being Silicon carbide is a wide band gap semiconductor having a larger band gap than silicon that has been widely used as a material for forming semiconductor devices. Therefore, by adopting silicon carbide as a material constituting the semiconductor device, it is possible to achieve a high breakdown voltage and a low on-resistance of the semiconductor device. In addition, a semiconductor device that employs silicon carbide as a material has an advantage that a decrease in characteristics when used in a high temperature environment is small as compared with a semiconductor device that employs silicon as a material.
  • an object of the present invention is to provide a silicon carbide semiconductor device capable of improving switching characteristics.
  • the inventors obtained the following knowledge and found the present invention.
  • the characteristic on-resistance is measured with a gate drive voltage having a gate voltage of about 18V, for example.
  • the characteristic on-resistance at the gate drive voltage at which the gate voltage is maximum is small, if the characteristic on-resistance at a voltage at which the gate voltage is lower than the gate drive voltage is large, the current is reduced when the low voltage is applied. It becomes difficult to flow.
  • the characteristic on-resistance is small at a low gate voltage
  • the characteristic on-resistance is small even in a transient region where the gate voltage changes from the minimum value to the maximum value, and as a result, the switching loss is small.
  • the characteristic on-resistance at the transient region voltage that is, the voltage lower than the gate drive voltage
  • the characteristic on-resistance at the gate drive voltage with the maximum gate voltage is reduced. Is effective for improving the switching characteristics.
  • a silicon carbide semiconductor device includes a silicon carbide substrate, a gate insulating film, and a gate electrode.
  • the silicon carbide substrate includes a first impurity region having a first conductivity type, a well region in contact with the first impurity region and having a second conductivity type different from the first conductivity type, and a first impurity region formed by the well region. And a second impurity region having a first conductivity type.
  • the gate insulating film is in contact with the first impurity region and the well region.
  • the gate electrode is in contact with the gate insulating film and is disposed on the side opposite to the well region with respect to the gate insulating film.
  • the characteristic on-resistance at half the gate drive voltage applied to the gate electrode is less than twice the characteristic on-resistance at the gate drive voltage.
  • the gate drive voltage is a gate voltage required for driving the silicon carbide semiconductor device, which is defined in the specifications of the silicon carbide semiconductor device.
  • the characteristic on-resistance at half the gate drive voltage applied to the gate electrode is smaller than twice the characteristic on-resistance at the gate drive voltage. Therefore, the characteristic on-resistance in the transition region of the gate voltage can be reduced, so that the switching characteristics of the silicon carbide semiconductor device can be improved.
  • the threshold voltage of the gate voltage is 5% or more of the gate drive voltage. Thereby, a normally-off silicon carbide semiconductor device can be obtained.
  • the gate drive voltage is 10V or more and 20V or less.
  • the switching characteristic of the silicon carbide semiconductor device in which a gate drive voltage is 10 V or more and 20 V or less can be improved.
  • the characteristic on-resistance is a value measured at room temperature.
  • the switching characteristics of the silicon carbide semiconductor device can be improved at room temperature.
  • the surface of the well region in contact with the gate insulating film includes a first surface having a plane orientation ⁇ 0-33-8 ⁇ .
  • the channel resistance on the surface of the well region in contact with the gate insulating film can be reduced. Therefore, the characteristic on-resistance can be reduced.
  • the surface microscopically includes the first surface.
  • the surface further microscopically includes a second surface having a plane orientation ⁇ 0-11-1 ⁇ .
  • the first surface and the second surface of the surface include a composite surface having a plane orientation ⁇ 0-11-2 ⁇ .
  • the surface has an off angle of 62 ° ⁇ 10 ° macroscopically with respect to the ⁇ 000-1 ⁇ plane.
  • a silicon carbide semiconductor device capable of improving switching characteristics can be provided.
  • 1 is a schematic cross sectional view showing a configuration of a silicon carbide semiconductor device according to an embodiment of the present invention. It is a flowchart which shows schematically the manufacturing method of the silicon carbide semiconductor device which concerns on one embodiment of this invention. It is a schematic sectional drawing which shows the 1st process of the manufacturing method of the silicon carbide semiconductor device which concerns on one embodiment of this invention. It is a schematic sectional drawing which shows the 2nd process of the manufacturing method of the silicon carbide semiconductor device which concerns on one embodiment of this invention. It is a schematic sectional drawing which shows the 3rd process of the manufacturing method of the silicon carbide semiconductor device which concerns on one embodiment of this invention.
  • FIG. 3 is a diagram showing a crystal structure of a (000-1) plane in polytype 4H hexagonal crystal.
  • FIG. 9 is a diagram showing a crystal structure of a (11-20) plane along line segment IX-IX in FIG.
  • FIG. 9 is a view showing a crystal structure in the vicinity of the surface of the composite surface in FIG.
  • FIG. 10 is a view of the composite surface of FIG. FIG.
  • FIG. 5 is a graph showing an example of a relationship between a channel surface and a (000-1) plane viewed macroscopically and channel mobility when a thermal etching is performed and when it is not performed. It is. It is a graph which shows an example of the relationship between the angle between a channel direction and the ⁇ 0-11-2> direction, and channel mobility. It is a figure which shows the modification of FIG. It is a figure which shows the relationship between characteristic ON resistance and a gate voltage. It is a figure which shows the relationship between channel mobility and a gate voltage.
  • MOSFET 1 mainly has a silicon carbide substrate 10, a gate insulating film 15, a gate electrode 27, a source electrode 16, and a drain electrode 20.
  • Silicon carbide substrate 10 is made of, for example, polytype 4H hexagonal silicon carbide, and has first main surface 10a and second main surface 10b facing each other. Silicon carbide substrate 10 mainly includes base substrate 11, drift region 12, first impurity region 17, well region 13, second impurity region 14, and p + region 18.
  • Base substrate 11 is a substrate made of, for example, hexagonal silicon carbide and having an n-type conductivity (first conductivity type).
  • Base substrate 11 contains an impurity such as N (nitrogen) at a high concentration.
  • the concentration of impurities such as nitrogen contained in the base substrate 11 is, for example, about 1.0 ⁇ 10 18 cm ⁇ 3 .
  • Drift region 12 and first impurity region 17 are epitaxial layers made of hexagonal silicon carbide and having n-type.
  • the first impurity region 17 is a region sandwiched between a pair of well regions 13.
  • the impurity contained in drift region 12 and first impurity region 17 is, for example, nitrogen.
  • the impurity concentration in drift region 12 and first impurity region 17 is lower than the impurity concentration in base substrate 11.
  • the concentration of impurities such as nitrogen contained in drift region 12 and first impurity region 17 is, for example, about 7.5 ⁇ 10 15 cm ⁇ 3 .
  • the well region 13 is a region having a p-type (second conductivity type) different from the n-type.
  • impurities contained in the well region 13 are, for example, Al (aluminum), B (boron), or the like.
  • the concentration of impurities such as aluminum contained in the well region 13 is about 1 ⁇ 10 17 cm ⁇ 3 or more and about 1 ⁇ 10 18 cm ⁇ 3 or less.
  • the second impurity region 14 is a region having n-type (first conductivity type).
  • the second impurity region is separated from first impurity region 17 and drift region 12 by well region 13.
  • the second impurity region 14 is formed inside the well region 13 so as to include the first main surface 10 a and be surrounded by the well region 13.
  • Second impurity region 14 contains an impurity such as P (phosphorus) at a concentration of about 1 ⁇ 10 20 cm ⁇ 3 , for example.
  • the concentration of impurities contained in second impurity region 14 is higher than the concentration of impurities contained in drift region 12.
  • the well region 13 sandwiched between the first impurity region 17 and the second impurity region 14 and the region in contact with the first main surface 10a is the channel region CH.
  • the distance between the first impurity region 17 and the second impurity region 14, which is the length of the channel region CH in the direction parallel to the first major surface 10 a, is called a channel length L.
  • the channel length is about 0.8 ⁇ m or more and about 1.0 ⁇ m or less.
  • the p + region 18 is a region having p type (second conductivity type). P + region 18 is formed so as to be in contact with first main surface 10 a and well region 13 and to penetrate near the center of second impurity region 14.
  • the p + region 18 contains impurities such as aluminum and boron at a concentration of about 1 ⁇ 10 20 cm ⁇ 3 , for example. The concentration of impurities contained in p + region 18 is higher than the concentration of impurities contained in well region 13.
  • the gate insulating film 15 is formed in contact with the first impurity region 17 so as to extend from the upper surface of one second impurity region 14 to the upper surface of the other second impurity region 14.
  • Gate insulating film 15 is made of, for example, silicon dioxide.
  • the thickness of the gate insulating film 15 (the distance of the gate insulating film along the normal direction of the first main surface 10a) is about 45 nm or more and about 55 nm or less.
  • the gate electrode 27 is arranged in contact with the gate insulating film 15 so as to extend from one second impurity region 14 to the other second impurity region 14.
  • the gate electrode 27 is made of a conductor such as polysilicon or aluminum.
  • Source electrode 16 is arranged in contact with second impurity region 14 and p + region 18 on first main surface 10a.
  • the source electrode 16 is in contact with the gate insulating film 15 on the second impurity region 14.
  • Source electrode 16 includes, for example, titanium (Ti) atoms, aluminum (Al) atoms, and silicon (Si). Since source electrode 16 is an ohmic contact electrode containing Ti, Al, and Si, it is in contact with both the p-type silicon carbide region and the n-type silicon carbide region with a low contact resistance.
  • Drain electrode 20 is formed in contact with second main surface 10b of silicon carbide substrate 10.
  • the drain electrode 20 may have a configuration similar to that of the source electrode 16, for example, or may be made of another material that can make ohmic contact with the base substrate 11, such as Ni. Thereby, the drain electrode 20 is electrically connected to the base substrate 11.
  • a pad electrode 23 is disposed in contact with the drain electrode 20.
  • the interlayer insulating film 21 is formed so as to be in contact with the gate insulating film 15 and surround the gate electrode 27.
  • Interlayer insulating film 21 is made of, for example, silicon dioxide which is an insulator.
  • Source wiring 19 surrounds interlayer insulating film 21 and is in contact with source electrode 16 above first main surface 10a of silicon carbide substrate 10.
  • Source wiring 19 is made of a conductor such as Al, and is electrically connected to second impurity region 14 via source electrode 16.
  • the first main surface 10a of the silicon carbide substrate 10 includes a first surface 10c that is a surface of the first impurity region 17 and a second surface 10d that is a surface of the channel region CH.
  • the second surface 10 d is a surface in contact with the gate insulating film 15 in the well region 13.
  • First main surface 10a of silicon carbide substrate 10 preferably has a special surface described below. More preferably, the surface (second surface 10d) in contact with the gate insulating film 15 of the well region 13 has the special surface.
  • the second surface 10d having a special surface includes a surface S1 (first surface) having a surface orientation (0-33-8) as shown in FIG. More preferably, the second surface 10d includes the surface S1 microscopically, and the second surface 10d further microscopically illustrates the surface S2 (second surface) having the plane orientation (0-11-1). Included.
  • “microscopic” means that the dimensions are as detailed as at least a dimension of about twice the atomic spacing.
  • TEM Transmission Electron Microscope
  • the surface S1 and the surface S2 of the second surface 10d constitute a composite surface SR having a surface orientation (0-11-2). That is, the composite surface SR is configured by periodically repeating the surfaces S1 and S2. Such a periodic structure can be observed by, for example, TEM or AFM (Atomic Force Microscopy).
  • the composite surface SR has an off angle of 62 ° macroscopically with respect to the (000-1) plane.
  • “macroscopic” means ignoring a fine structure having a dimension on the order of atomic spacing. As such a macroscopic off-angle measurement, for example, a general method using X-ray diffraction can be used.
  • the channel direction CD which is the direction in which carriers flow on the second surface 10d (the direction parallel to the first major surface 10a), is along the direction in which the above-described periodic repetition is performed.
  • Si atoms are atoms of the A layer (solid line in the figure), B layer atoms (broken line in the figure) located below, C layer atoms (dotted line in the figure) located below, and B layer atoms (not shown) located below this It is provided repeatedly. That is, a periodic laminated structure such as ABCBABCBABCB... Is provided with four layers ABCB as one period.
  • the atoms in each of the four layers ABCB constituting one period described above are (0-11-2).
  • the (0-11-2) plane is shown so as to pass through the position of atoms in the B layer.
  • the atoms in the A layer and the C layer are separated from the (0-11-2) plane.
  • a surface S1 having a surface orientation (0-33-8) and a surface S2 connected to the surface S1 and having a surface orientation different from the surface orientation of the surface S1 are alternately provided. It is configured by being.
  • the length of each of the surface S1 and the surface S2 is twice the atomic spacing of Si atoms (or C atoms). Note that the surface obtained by averaging the surfaces S1 and S2 corresponds to the (0-11-2) surface (FIG. 9).
  • the single crystal structure periodically includes a structure (surface S1 portion) equivalent to a cubic crystal when viewed partially.
  • a surface S1 having a surface orientation (001) in a structure equivalent to the above-described cubic crystal and a surface S2 connected to the surface S1 and having a surface orientation different from the surface orientation of the surface S1 are alternated. It is comprised by being provided in.
  • polytypes other than 4H to constitute the surface according to S2).
  • the horizontal axis indicates the angle D1 between the macroscopic surface orientation of the second surface 10d having the channel surface and the (000-1) plane
  • the vertical axis indicates the mobility MB.
  • the plot group CM corresponds to the case where the second surface 10d is finished as a special surface by thermal etching, and the plot group MC is not subjected to such thermal etching and the second surface 10d is finished as a special surface. Corresponding to the case of not.
  • the mobility MB in the plot group MC was maximized when the macroscopic surface orientation of the channel surface was (0-33-8). This is because, when thermal etching is not performed, that is, when the microscopic structure of the channel surface is not particularly controlled, the macroscopic plane orientation is set to (0-33-8). This is probably because the ratio of the formation of the visual plane orientation (0-33-8), that is, the plane orientation (0-33-8) considering the atomic level, stochastically increased.
  • the mobility MB in the plot group CM was maximized when the macroscopic surface orientation of the channel surface was (0-11-2) (arrow EX).
  • the reason for this is that, as shown in FIGS. 10 and 11, a large number of surfaces S1 having a plane orientation (0-33-8) are regularly and densely arranged via the surface S2, so that the surface of the channel surface is minute. This is probably because the proportion of the visual plane orientation (0-33-8) has increased.
  • the mobility MB has an orientation dependency on the composite surface SR.
  • the horizontal axis indicates the angle D2 between the channel direction and the ⁇ 0-11-2> direction
  • the vertical axis indicates the mobility MB (arbitrary unit) of the channel surface.
  • a broken line is added to make the graph easier to see.
  • the angle D2 of the channel direction CD (FIG. 7) is preferably 0 ° or more and 60 ° or less, and more preferably approximately 0 °. all right.
  • the second surface 10d may further include a surface S3 (third surface) in addition to the composite surface SR. More specifically, the second surface 10d may include a composite surface SQ configured by periodically repeating the surface S3 and the composite surface SR.
  • the off angle of the second surface 10d with respect to the (000-1) plane deviates from 62 °, which is the ideal off angle of the composite surface SR. This deviation is preferably small and preferably within a range of ⁇ 10 °.
  • a surface included in such an angle range for example, there is a surface whose macroscopic plane orientation is a (0-33-8) plane.
  • Such a periodic structure can be observed, for example, by TEM or AFM.
  • MOSFET 1 In a state where a voltage equal to or lower than the threshold value is applied to the gate electrode 27, that is, in an off state, the well region 13 located immediately below the gate insulating film 15 and the drift region 12 are reversely biased and become non-conductive.
  • a positive voltage is applied to the gate electrode 27, an inversion layer is formed in the channel region CH in the vicinity of the well region 13 in contact with the gate insulating film 15.
  • the second impurity region 14 and the drift region 12 are electrically connected, and a current flows between the source electrode 16 and the drain electrode 20.
  • a gate voltage value at which current starts to flow between the source electrode 16 and the drain electrode 20 is referred to as a threshold voltage.
  • the characteristic on-resistance at half the gate drive voltage applied to the gate electrode 27 of the MOSFET 1 according to the present embodiment is smaller than twice the characteristic on-resistance at the gate drive voltage.
  • the gate drive voltage is 10V or more and 20V or less.
  • the thickness of the gate insulating film 15 is 25 nm or more and 35 nm or less, and when the gate drive voltage is 20 V, the thickness of the gate insulating film 15 is 50 nm or more and 55 nm or less.
  • the characteristic on-resistance is a value measured at room temperature.
  • the threshold voltage of the gate voltage is preferably larger than 0V, more preferably 4V or higher.
  • the threshold voltage of the gate voltage is 5% or more of the gate drive voltage.
  • the threshold value of the gate voltage is 0.9V or more.
  • silicon carbide substrate 10 is prepared by a substrate preparation step (S10: FIG. 2).
  • drift region 12 is formed by epitaxial growth on one main surface of base substrate 11 made of hexagonal silicon carbide. Epitaxial growth can be carried out, for example, using a mixed gas of SiH 4 (silane) and C 3 H 8 (propane) as a raw material gas. At this time, for example, N (nitrogen) is introduced as an impurity. Thereby, the drift region 12 containing impurities having a lower concentration than the impurities contained in the base substrate 11 is formed.
  • Silicon carbide substrate 10 has a first main surface 10a and a second main surface 10b facing each other.
  • First main surface 10a of silicon carbide substrate 10 is, for example, a ⁇ 0-33-8 ⁇ plane.
  • first main surface 10a includes a first surface S1 having a plane orientation ⁇ 0-33-8 ⁇ .
  • the first main surface 10a microscopically includes the first surface S1, and further microscopically includes the second surface S2 having the surface orientation ⁇ 0-11-1 ⁇ .
  • the first surface S1 and the second surface S2 of the first main surface 10a include a composite surface having a surface orientation ⁇ 0-11-2 ⁇ .
  • the first major surface 10a has an off angle of 62 ° ⁇ 10 ° macroscopically with respect to the ⁇ 000-1 ⁇ plane.
  • the silicon carbide substrate 10 having the first main surface 10a is formed, for example, by heating the silicon carbide substrate 10 while supplying a reactive gas to the first main surface 10a.
  • the reactive gas is capable of reacting with silicon carbide under heating, and preferably contains a halogen gas, such as chlorine gas.
  • the reactive gas may further contain oxygen gas.
  • the reactive gas may contain a carrier gas.
  • As the carrier gas for example, nitrogen gas, argon gas or helium gas can be used.
  • the silicon carbide substrate 10 is heated, for example, at about 700 ° C. or more and about 1000 ° C. or less. By this thermal etching, first main surface 10a of silicon carbide substrate 10 becomes a surface having the above-described plane orientation.
  • an oxide film made of silicon dioxide is formed on first main surface 10a of silicon carbide substrate 10 by, for example, CVD (Chemical Vapor Deposition). Then, after a resist is applied on the oxide film, exposure and development are performed, and a resist film having an opening in a region corresponding to the shape of the desired well region 13 is formed. Then, using the resist film as a mask, the oxide film is partially removed by, for example, RIE (Reactive Ion Etching), thereby forming a mask made of an oxide film having an opening pattern on the drift region 12. A layer is formed.
  • CVD Chemical Vapor Deposition
  • an ion implantation process is performed.
  • ions are implanted into first main surface 10a of silicon carbide substrate 10 to form well region 13, second impurity region 14, and p + region 18.
  • an impurity such as Al is ion-implanted into the drift region 12 using the mask layer as a mask, thereby forming the well region 13.
  • the second impurity region 14 is formed by introducing an n-type impurity such as P (phosphorus) into the drift region 12 by ion implantation.
  • impurities such as Al and B are introduced into the drift region 12 by ion implantation, whereby the p + region 18 is formed.
  • the first impurity region 17 sandwiched between the pair of well regions 13 is formed.
  • the first main surface 10 a is a main surface of the well region 13 sandwiched between the first impurity region 17 and the second impurity region 14 and the first surface 10 c which is the surface of the first impurity region 17.
  • an activation annealing step (S20: FIG. 2) is performed.
  • a heat treatment for activating the impurities introduced by the ion implantation is performed. Specifically, silicon carbide substrate 10 on which ion implantation has been performed is heated to, for example, about 1700 ° C. in an Ar (argon) atmosphere and held for about 30 minutes.
  • Ar argon
  • a gate insulating film forming step (S30: FIG. 2) is performed. Specifically, referring to FIG. 5, first, silicon carbide substrate 10 on which an ion implantation region is formed is thermally oxidized. Thermal oxidation can be carried out, for example, by heating to about 1300 ° C. in an oxygen atmosphere and holding for about 40 minutes. Thereby, gate insulating film 15 made of silicon dioxide is formed on first main surface 10a of silicon carbide substrate 10.
  • a gate electrode formation step (S40: FIG. 2) is performed.
  • a gate electrode 27 made of, for example, polysilicon or aluminum as a conductor extends from one second impurity region 14 to the other second impurity region 14, and the gate insulating film 15 is formed so as to contact 15.
  • the polysilicon may contain phosphorus at a high concentration exceeding 1 ⁇ 10 20 cm ⁇ 3 .
  • interlayer insulating film 21 made of, for example, silicon dioxide is formed so as to cover gate electrode 27.
  • an ohmic electrode formation step (S50: FIG. 2) is performed. Specifically, for example, a resist pattern is formed so that part of p + region 18 and second impurity region 14 is exposed, and for example, a metal film containing Si atoms, Ti atoms, and Al atoms is formed on the entire surface of the substrate. For example, it is formed by sputtering. Thereafter, the resist pattern is lifted off, for example, to form a metal film in contact with the gate insulating film 15 and in contact with the p + region 18 and the second impurity region 14. Thereafter, the metal film is heated to, for example, about 1000 ° C., so that source electrode 16 in ohmic contact with silicon carbide substrate 10 is formed. In addition, drain electrode 20 is formed in contact with base substrate 11 of silicon carbide substrate 10. The MOSFET 1 shown in FIG. 1 is completed.
  • a planar type MOSFET is described as an example of the silicon carbide semiconductor device, but the silicon carbide semiconductor device may be a trench type MOSFET. Further, the silicon carbide semiconductor device may be an IGBT (Insulated Gate Bipolar Transistor) or the like.
  • IGBT Insulated Gate Bipolar Transistor
  • the characteristic on-resistance at half the gate drive voltage applied to gate electrode 27 is less than twice the characteristic on-resistance at the gate drive voltage. Therefore, the characteristic on-resistance in the transition region of the gate voltage can be reduced, so that the switching characteristics of the MOSFET 1 can be improved.
  • the threshold voltage of the gate voltage is 5% or more of the gate drive voltage. As a result, a normally-off MOSFET 1 can be obtained.
  • the gate drive voltage is 10 V or more and 20 V or less. This can improve the switching characteristics of MOSFET 1 when the gate drive voltage is 10 V or more and 20 V or less.
  • the characteristic on-resistance is a value measured at room temperature. Therefore, the switching characteristics of MOSFET 1 can be improved at room temperature.
  • second surface 10d in contact with gate insulating film 15 in well region 13 includes first surface S1 having a plane orientation ⁇ 0-33-8 ⁇ .
  • second surface 10d microscopically includes first surface S1.
  • Second surface 10d further microscopically includes a second surface S2 having a plane orientation ⁇ 0-11-1 ⁇ .
  • first surface S1 and second surface S2 of second surface 10d include composite surface SQ having a plane orientation ⁇ 0-11-2 ⁇ .
  • second surface 10d has an off angle of 62 ° ⁇ 10 ° macroscopically with respect to the ⁇ 000-1 ⁇ plane.
  • the channel resistance at the second surface 10d in contact with the gate insulating film 15 in the well region 13 can be further reduced. Therefore, the characteristic on-resistance can be further reduced.
  • MOSFET 1 according to Invention Example 1 and Comparative Example 1 was manufactured by the same method as that described in Embodiment 1 except for the following points.
  • First main surface 10a of silicon carbide substrate 10 of MOSFET 1 of Invention Example 1 and Comparative Example 1 was a (0-33-8) plane and a (0001) plane, respectively.
  • the impurity concentrations in the well region 13 of the MOSFET 1 of the inventive example 1 and the comparative example 1 were 5 ⁇ 10 17 cm ⁇ 3 and 3 ⁇ 10 16 cm ⁇ 3 , respectively.
  • the channel length of each MOSFET 1 of the present invention example 1 and comparative example 1 was set to 1 ⁇ m.
  • the thickness of each of the gate insulating films 15 of the MOSFETs 1 of the inventive example 1 and the comparative example 1 was set to 45 nm.
  • the horizontal axis represents the gate voltage (V), and the vertical axis represents the characteristic on-resistance (m ⁇ ⁇ cm 2 ).
  • the characteristic on-resistance of Comparative Example 1 is about 11 m ⁇ ⁇ cm 2 when the gate voltage is 18V (gate drive voltage), and when the gate voltage is 9V (half the gate drive voltage). About 31 m ⁇ ⁇ cm 2 .
  • the characteristic on-resistance at half the gate drive voltage (9 V) applied to the gate electrode 27 was about 2.8 times the characteristic on-resistance at the gate drive voltage (18 V).
  • characteristic ON-resistance of the present invention Example 1 when the gate voltage is 18V is approximately 4m ⁇ ⁇ cm 2, the gate voltage was about 6m ⁇ ⁇ cm 2 when the 9V.
  • the characteristic on-resistance at half the gate drive voltage (9V) applied to the gate electrode 27 was about 1.5 times the characteristic on-resistance at the gate drive voltage (18V).
  • Comparative Example 1 compared with Example 1 of the present invention, the gate voltage dependency of the characteristic on-resistance was large. Therefore, in Comparative Example 1, the characteristic on-resistance is as high as about 31 m ⁇ ⁇ cm 2 when the gate voltage is as low as about 9V. The resistance could be kept as low as about 6 m ⁇ ⁇ cm 2 .
  • the characteristic on-resistance at a voltage (9V) that is half the gate drive voltage applied to the gate electrode 27 is not more than twice the characteristic on-resistance at the gate drive voltage (18V). It was confirmed.
  • the gate voltage dependency of the characteristic on-resistance is different between Comparative Example 1 and Invention Example 1 because of the influence of trapped charges at the interface between silicon carbide substrate 10 and gate insulating film 15. It is thought that.
  • MOSFET 1 a gate voltage is applied to form channel region CH at the interface between silicon carbide substrate 10 and gate insulating film 15, and current on / off is controlled. If the applied gate voltage is not efficiently used for forming the channel region CH, the characteristic on-resistance becomes high.
  • Invention Example 1 has a lower interface state density than Comparative Example 1. Therefore, in Example 1 of the present invention, the applied gate voltage is efficiently used for forming the channel region CH. As a result, the change in characteristic on-resistance with respect to the gate voltage is reduced. In other words, since the trapped charge is large in Comparative Example 1, the gate voltage is not efficiently used for forming the channel region CH.
  • MOSFETs 1 according to Invention Examples 2 and 3 and Comparative Example 2 were manufactured by the same method as that described in the first embodiment except for the following points.
  • the impurity concentrations of the well region 13 of MOSFETs 1 of the present invention examples 2 and 3 and comparative example 2 were 5 ⁇ 10 17 cm ⁇ 3 , 1 ⁇ 10 18 cm ⁇ 3 and 5 ⁇ 10 16 cm ⁇ 3 , respectively.
  • the horizontal axis is the gate voltage (V), and the vertical axis is the channel mobility (cm 2 / V s ).
  • the threshold voltage of the MOSFET of Comparative Example 2 was 0 V, and the channel mobility at a gate voltage of 15 V was 70 cm 2 / V s .
  • the threshold voltages of the MOSFETs of the inventive examples 2 and 3 were 4 V and 5 V, respectively.
  • the threshold voltages of the MOSFETs of Invention Examples 2 and 3 were 55 cm 2 / V s and 47 cm 2 / V s , respectively.
  • the gate drive voltage of Invention Examples 2 and 3 is 15 V
  • the threshold voltages of the gate voltages of Invention Examples 2 and 3 are about 27% and about 33% of the gate drive voltage, respectively.
  • the threshold voltage of the gate voltage of MOSFETs 1 of the present invention examples 2 and 3 is 5% or more of the gate drive voltage.
  • MOSFET 10 silicon carbide substrate, 10a first main surface, 10b second main surface, 10c first surface, 10d second surface, 11 base substrate, 12 drift region, 13 well region, 14 second Impurity region, 15 gate insulating film, 16 source electrode, 17 first impurity region, 18 p + region, 19 source wiring, 20 drain electrode, 21 interlayer insulating film, 23 pad electrode, 27 gate electrode, S1 first surface , S2 Second surface, SQ, SR Composite surface.

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Abstract

　炭化珪素半導体装置（１）は、炭化珪素基板（１０）と、ゲート絶縁膜（１５）と、ゲート電極（２７）とを有する。炭化珪素基板（１０）は、第１導電型を有する第１の不純物領域（１７）と、第１の不純物領域（１７）と接しかつ第１導電型と異なる第２導電型を有するウェル領域（１３）と、ウェル領域（１３）によって第１の不純物領域（１７）と隔てられかつ第１導電型を有する第２の不純物領域（１４）とを含む。ゲート絶縁膜（１５）は、第１の不純物領域（１７）およびウェル領域（１４）に接する。ゲート電極（２７）は、ゲート絶縁膜（１５）に接し、かつゲート絶縁膜（１５）に対してウェル領域（１４）と反対側に配置されている。ゲート電極（２７）に印加されるゲート駆動電圧の半分の電圧における特性オン抵抗は、ゲート駆動電圧における特性オン抵抗の２倍より小さい。これにより、スイッチング特性を向上可能な炭化珪素半導体装置（１）を提供することができる。

Description

炭化珪素半導体装置
　本発明は炭化珪素半導体装置に関し、より特定的には、ゲート電極を備えた炭化珪素半導体装置に関する。
　近年、ＭＯＳＦＥＴ（Ｍｅｔａｌ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　Ｆｉｅｌｄ　Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ）などの半導体装置の高耐圧化、低損失化、高温環境下での使用などを可能とするため、半導体装置を構成する材料として炭化珪素の採用が進められつつある。炭化珪素は、従来から半導体装置を構成する材料として広く使用されている珪素に比べてバンドギャップが大きいワイドバンドギャップ半導体である。そのため、半導体装置を構成する材料として炭化珪素を採用することにより、半導体装置の高耐圧化、オン抵抗の低減などを達成することができる。また、炭化珪素を材料として採用した半導体装置は、珪素を材料として採用した半導体装置に比べて、高温環境下で使用された場合の特性の低下が小さいという利点も有している。
　たとえば、　Brett　A.　Hull　et　al.,　"Performance　of　60A,　1200V　4H-SiC　DMOSFETs",　Materials　Science　Forum,　Vols.　615-617,　2009,　pp749-752（非特許文献１）において、炭化珪素基板上に形成されたｎ型ドリフト領域と、一対のウェル領域と、ゲート絶縁膜とを有するＭＯＳＦＥＴが開示されている。上記文献によれば、ＶGS＝２０ＶにおけるＭＯＳＦＥＴの特性オン抵抗の値が９ｍΩｃｍ２であることが開示されている。
Brett　A.　Hull　et　al.,　"Performance　of　60A,　1200V　4H-SiC　DMOSFETs",　Materials　Science　Forum,　Vols.　615-617,　2009,　pp749-752
　しかしながら、上記のＭＯＳＦＥＴの特性オン抵抗はＶGS＝２０Ｖにおいて９ｍΩｃｍ２と低いものの、スイッチング特性は十分ではなかった。
　そこで本発明の目的は、スイッチング特性を向上可能な炭化珪素半導体装置を提供することである。
　発明者らは、鋭意研究の結果、以下の知見を得て本発明を見出した。通常、特性オン抵抗は、たとえばゲート電圧が１８Ｖ程度のゲート駆動電圧で測定される。しかしながら、ゲート電圧が最大のゲート駆動電圧における特性オン抵抗が小さくても、ゲート電圧がゲート駆動電圧がよりも低い電圧における特性オン抵抗が大きいと、当該低い電圧が印加されている時点では電流が流れにくくなる。言い換えれば、低いゲート電圧において特性オン抵抗が小さい場合、ゲート電圧が最小値から最大値に変化する過渡領域においても特性オン抵抗が小さくなり、結果としてスイッチング損失が小さくなる。
　それゆえ、ゲート電圧が最大のゲート駆動電圧における特性オン抵抗とともに、ゲート電圧がゲート駆動電圧に達するまでの過渡領域の電圧（つまり、ゲート駆動電圧よりも低い電圧）における特性オン抵抗も低減することが、スイッチング特性を向上するために有効である。
　本発明に係る炭化珪素半導体装置は、炭化珪素基板と、ゲート絶縁膜と、ゲート電極とを有する。炭化珪素基板は、第１導電型を有する第１の不純物領域と、第１の不純物領域と接しかつ第１導電型と異なる第２導電型を有するウェル領域と、ウェル領域によって第１の不純物領域と隔てられかつ第１導電型を有する第２の不純物領域とを含む。ゲート絶縁膜は、第１の不純物領域およびウェル領域に接する。ゲート電極は、ゲート絶縁膜に接し、かつゲート絶縁膜に対してウェル領域と反対側に配置されている。ゲート電極に印加されるゲート駆動電圧の半分の電圧における特性オン抵抗は、ゲート駆動電圧における特性オン抵抗の２倍より小さい。なお、ゲート駆動電圧とは、炭化珪素半導体装置の仕様書などに定められた、当該炭化珪素半導体装置を駆動するために必要なゲート電圧のことである。
　本発明に係る炭化珪素半導体装置によれば、ゲート電極に印加されるゲート駆動電圧の半分の電圧における特性オン抵抗は、ゲート駆動電圧における特性オン抵抗の２倍より小さい。これにより、ゲート電圧の過渡領域における特性オン抵抗を低減することができるので、炭化珪素半導体装置のスイッチング特性を向上することができる。
　上記に係る炭化珪素半導体装置において好ましくは、ゲート電圧の閾値電圧は、ゲート駆動電圧の５％以上である。これにより、ノーマリオフの炭化珪素半導体装置を得ることができる。
　上記に係る炭化珪素半導体装置において好ましくは、ゲート駆動電圧は、１０Ｖ以上２０Ｖ以下である。これにより、ゲート駆動電圧が１０Ｖ以上２０Ｖ以下における炭化珪素半導体装置のスイッチング特性を向上することができる。
　上記に係る炭化珪素半導体装置において好ましくは、特性オン抵抗は室温で測定される値である。これにより、室温において炭化珪素半導体装置のスイッチング特性を向上することができる。
　上記に係る炭化珪素半導体装置において好ましくは、ゲート絶縁膜と接するウェル領域の表面は、面方位｛０－３３－８｝を有する第１の面を含む。これにより、ウェル領域のゲート絶縁膜と接する表面におけるチャネル抵抗を低減可能である。よって特性オン抵抗を低減することができる。
　上記に係る炭化珪素半導体装置において好ましくは、表面は、第１の面を微視的に含む。表面はさらに、面方位｛０－１１－１｝を有する第２の面を微視的に含む。これにより、ウェル領域のゲート絶縁膜と接する表面におけるチャネル抵抗をさらに低減可能である。よって特性オン抵抗をさらに低減することができる。
　上記に係る炭化珪素半導体装置において好ましくは、表面の第１の面および第２の面は、面方位｛０－１１－２｝を有する複合面を含む。これにより、ウェル領域のゲート絶縁膜と接する表面におけるチャネル抵抗をさらに低減可能である。よって特性オン抵抗をさらに低減することができる。
　上記に係る炭化珪素半導体装置において好ましくは、表面は、｛０００－１｝面に対して、巨視的に６２°±１０°のオフ角を有する。これにより、ウェル領域のゲート絶縁膜と接する表面におけるチャネル抵抗をさらに低減可能である。よって特性オン抵抗をさらに低減することができる。
　以上の説明から明らかなように、本発明によれば、スイッチング特性を向上可能な炭化珪素半導体装置を提供することができる。
本発明の一実施の形態に係る炭化珪素半導体装置の構成を示す概略断面図である。 本発明の一実施の形態に係る炭化珪素半導体装置の製造方法を概略的に示すフロー図である。 本発明の一実施の形態に係る炭化珪素半導体装置の製造方法の第１の工程を示す概略断面図である。 本発明の一実施の形態に係る炭化珪素半導体装置の製造方法の第２の工程を示す概略断面図である。 本発明の一実施の形態に係る炭化珪素半導体装置の製造方法の第３の工程を示す概略断面図である。 本発明の一実施の形態に係る炭化珪素半導体装置の製造方法の第４の工程を示す概略断面図である。 本発明の一実施の形態に係る炭化珪素半導体装置が有する炭化珪素基板の主面の微細構造を概略的に示す部分断面図である。 ポリタイプ４Ｈの六方晶における（０００－１）面の結晶構造を示す図である。 図８の線分ＩＸ－ＩＸに沿う（１１－２０）面の結晶構造を示す図である。 図７の複合面の表面近傍における結晶構造を（１１－２０）面内において示す図である。 図７の複合面を（０１－１０）面から見た図である。 巨視的に見たチャネル面および（０００－１）面の間の角度と、チャネル移動度との関係の一例を、熱エッチングが行われた場合と行われなかった場合との各々について示すグラフ図である。 チャネル方向および＜０－１１－２＞方向の間の角度と、チャネル移動度との関係の一例を示すグラフ図である。 図７の変形例を示す図である。 特性オン抵抗とゲート電圧との関係を示す図である。 チャネル移動度とゲート電圧との関係を示す図である。
　以下、図面に基づいて本発明の実施の形態を説明する。なお、以下の図面において同一または相当する部分には同一の参照番号を付し、その説明は繰返さない。また、本明細書中の結晶学的記載においては、個別方位を［］、集合方位を＜＞、個別面を（）、集合面を｛｝でそれぞれ示している。また、負の指数については、結晶学上、”－”（バー）を数字の上に付けることになっているが、本明細書中では、数字の前に負の符号を付けている。また角度の記載には、全方位角を３６０度とする系を用いている。
　まず本発明の一実施の形態に係る炭化珪素半導体装置としてのＭＯＳＦＥＴの構成について説明する。
　図１を参照して、本実施の形態に係るＭＯＳＦＥＴ１は、炭化珪素基板１０と、ゲート絶縁膜１５と、ゲート電極２７と、ソース電極１６と、ドレイン電極２０とを主に有している。
　炭化珪素基板１０は、たとえばポリタイプ４Ｈの六方晶炭化珪素からなり、互いに対向する第１の主面１０ａおよび第２の主面１０ｂを有している。炭化珪素基板１０は、ベース基板１１と、ドリフト領域１２と、第１の不純物領域１７と、ウェル領域１３と、第２の不純物領域１４と、ｐ+領域１８とを主に有する。
　ベース基板１１は、たとえば六方晶炭化珪素からなり導電型がｎ型（第１導電型）の基板である。ベース基板１１は、たとえばＮ（窒素）などの不純物を高濃度で含んでいる。ベース基板１１に含まれる窒素などの不純物濃度はたとえば１．０×１０18ｃｍ-3程度である。
　ドリフト領域１２および第１の不純物領域１７は、六方晶炭化珪素からなり、ｎ型を有するエピタキシャル層である。第１の不純物領域１７は、一対のウェル領域１３に挟まれた領域である。ドリフト領域１２および第１の不純物領域１７に含まれる不純物は、たとえば窒素である。ドリフト領域１２および第１の不純物領域１７における不純物濃度は、ベース基板１１における不純物濃度よりも低い。ドリフト領域１２および第１の不純物領域１７に含まれる窒素などの不純物濃度はたとえば７．５×１０15ｃｍ-3程度である。
　ウェル領域１３はｎ型とは異なるｐ型（第２の導電型）を有する領域である。ウェル領域１３は、ウェル領域１３に含まれる不純物は、たとえばＡｌ（アルミニウム）、Ｂ（ホウ素）などである。好ましくは、ウェル領域１３に含まれるアルミニウムなどの不純物濃度は１×１０17ｃｍ-3程度以上１×１０18ｃｍ-3程度以下である。
　第２の不純物領域１４はｎ型（第１の導電型）を有する領域である。第２の不純物領域は、ウェル領域１３によって第１の不純物領域１７およびドリフト領域１２と隔てられている。また第２の不純物領域１４は、第１の主面１０ａを含み、かつウェル領域１３に取り囲まれるように、ウェル領域１３の内部に形成されている。第２の不純物領域１４は、たとえばＰ（リン）などの不純物を、たとえば１×１０20ｃｍ-3程度の濃度で含んでいる。第２の不純物領域１４に含まれる不純物の濃度は、ドリフト領域１２に含まれる不純物の濃度よりも高い。
　第１の不純物領域１７と第２の不純物領域１４とに挟まれたウェル領域１３であって、第１の主面１０ａと接する領域はチャネル領域ＣＨである。第１の主面１０ａと平行な方向におけるチャネル領域ＣＨの長さであって、第１の不純物領域１７と第２の不純物領域１４との距離をチャネル長Ｌと呼ぶ。好ましくは、チャネル長は０．８μｍ程度以上１．０μｍ程度以下である。
　ｐ+領域１８はｐ型（第２導電型）を有する領域である。ｐ+領域１８は、第１の主面１０ａおよびウェル領域１３と接し、第２の不純物領域１４の中央付近を貫通するように形成されている。ｐ+領域１８は、たとえばアルミニウムやホウ素などの不純物を、たとえば１×１０20ｃｍ-3程度の濃度で含んでいる。ｐ+領域１８に含まれる不純物の濃度は、ウェル領域１３に含まれる不純物の濃度よりも高い。
　ゲート絶縁膜１５は、一方の第２の不純物領域１４の上部表面から他方の第２の不純物領域１４の上部表面にまで延在するように第１の不純物領域１７に接して形成されている。ゲート絶縁膜１５はたとえば二酸化珪素からなっている。好ましくは、ゲート絶縁膜１５の厚み（第１の主面１０ａの法線方向に沿ったゲート絶縁膜の距離）は、４５ｎｍ程度以上５５ｎｍ程度以下である。
　ゲート電極２７は、一方の第２の不純物領域１４上から他方の第２の不純物領域１４上にまで延在するように、ゲート絶縁膜１５上に接触して配置されている。ゲート電極２７は、たとえばポリシリコン、アルミニウムなどの導電体からなっている。
　ソース電極１６は、第１の主面１０ａにおいて第２の不純物領域１４およびｐ+領域１８と接触して配置されている。またソース電極１６は第２の不純物領域１４上においてゲート絶縁膜１５と接している。ソース電極１６は、たとえばチタン（Ｔｉ）原子、アルミニウム（Ａｌ）原子およびシリコン（Ｓｉ）を含んでいる。ソース電極１６は、Ｔｉ、Ａｌ、およびＳｉを含有するオーミックコンタクト電極であることにより、ｐ型炭化珪素領域およびｎ型炭化珪素領域のいずれに対しても低い接触抵抗で接している。
　ドレイン電極２０は、炭化珪素基板１０の第２の主面１０ｂに接触して形成されている。このドレイン電極２０は、たとえば上記ソース電極１６と同様の構成を有していてもよいし、Ｎｉなど、ベース基板１１とオーミックコンタクト可能な他の材料からなっていてもよい。これにより、ドレイン電極２０はベース基板１１と電気的に接続されている。ドレイン電極２０に接してパッド電極２３が配置されている。
　層間絶縁膜２１は、ゲート絶縁膜１５と接し、ゲート電極２７を取り囲むように形成されている。層間絶縁膜２１は、たとえば絶縁体である二酸化珪素からなっている。ソース配線１９は、炭化珪素基板１０の第１の主面１０ａの上方において、層間絶縁膜２１を取り囲み、かつソース電極１６と接触している。ソース配線１９は、たとえばＡｌなどの導電体からなり、ソース電極１６を介して第２の不純物領域１４と電気的に接続されている。
　炭化珪素基板１０の第１の主面１０ａは、第１の不純物領域１７の表面である第１の表面１０ｃと、チャネル領域ＣＨの表面である第２の表面１０ｄとを含む。第２の表面１０ｄは、ウェル領域１３のゲート絶縁膜１５と接する表面のことである。炭化珪素基板１０の第１の主面１０ａは、以下説明する特殊面を有することが好ましい。より好ましくは、ウェル領域１３のゲート絶縁膜１５と接する表面（第２の表面１０ｄ）が当該特殊面を有することがより好ましい。
　ここで特殊面について説明する。特殊面を有する第２の表面１０ｄは、図７に示すように、面方位（０－３３－８）を有する面Ｓ１（第１の面）を含む。より好ましくは、第２の表面１０ｄは面Ｓ１を微視的に含み、第２の表面１０ｄはさらに、面方位（０－１１－１）を有する面Ｓ２（第２の面）を微視的に含む。ここで「微視的」とは、原子間隔の２倍程度の寸法を少なくとも考慮する程度に詳細に、ということを意味する。このように微視的な構造の観察方法としては、たとえばＴＥＭ（Ｔｒａｎｓｍｉｓｓｉｏｎ　Ｅｌｅｃｔｒｏｎ　Ｍｉｃｒｏｓｃｏｐｅ）を用いることができる。
　好ましくは、第２の表面１０ｄの面Ｓ１および面Ｓ２は、面方位（０－１１－２）を有する複合面ＳＲを構成している。すなわち複合面ＳＲは、面Ｓ１およびＳ２が周期的に繰り返されることによって構成されている。このような周期的構造は、たとえば、ＴＥＭまたはＡＦＭ（Ａｔｏｍｉｃ　Ｆｏｒｃｅ　Ｍｉｃｒｏｓｃｏｐｙ）により観察し得る。この場合、複合面ＳＲは（０００－１）面に対して巨視的に６２°のオフ角を有する。ここで「巨視的」とは、原子間隔程度の寸法を有する微細構造を無視することを意味する。このように巨視的なオフ角の測定としては、たとえば、一般的なＸ線回折を用いた方法を用い得る。
　好ましくは、第２の表面１０ｄ上においてキャリアが流れる方向（第１の主面１０ａと平行な方向）であるチャネル方向ＣＤは、上述した周期的繰り返しが行われる方向に沿っている。
　次に複合面ＳＲの詳細な構造について説明する。
　一般に、ポリタイプ４Ｈの炭化珪素単結晶を（０００－１）面から見ると、図８に示すように、Ｓｉ原子（またはＣ原子）は、Ａ層の原子（図中の実線）と、この下に位置するＢ層の原子（図中の破線）と、この下に位置するＣ層の原子（図中の一点鎖線）と、この下に位置するＢ層の原子（図示せず）とが繰り返し設けられている。つまり４つの層ＡＢＣＢを１周期としてＡＢＣＢＡＢＣＢＡＢＣＢ・・・のような周期的な積層構造が設けられている。
　図９に示すように、（１１－２０）面（図８の線分ＩＸ－ＩＸの断面）において、上述した１周期を構成する４つの層ＡＢＣＢの各層の原子は、（０－１１－２）面に完全に沿うようには配列されていない。図９においてはＢ層の原子の位置を通るように（０－１１－２）面が示されており、この場合、Ａ層およびＣ層の各々の原子は（０－１１－２）面からずれていることがわかる。このため、炭化珪素単結晶の表面の巨視的な面方位、すなわち原子レベルの構造を無視した場合の面方位が（０－１１－２）に限定されたとしても、この表面は、微視的には様々な構造をとり得る。
　図１０に示すように、複合面ＳＲは、面方位（０－３３－８）を有する面Ｓ１と、面Ｓ１につながりかつ面Ｓ１の面方位と異なる面方位を有する面Ｓ２とが交互に設けられることによって構成されている。面Ｓ１および面Ｓ２の各々の長さは、Ｓｉ原子（またはＣ原子）の原子間隔の２倍である。なお面Ｓ１および面Ｓ２が平均化された面は、（０－１１－２）面（図９）に対応する。
　図１１に示すように、複合面ＳＲを（０１－１０）面から見て単結晶構造は、部分的に見て立方晶と等価な構造（面Ｓ１の部分）を周期的に含んでいる。具体的には複合面ＳＲは、上述した立方晶と等価な構造における面方位（００１）を有する面Ｓ１と、面Ｓ１につながりかつ面Ｓ１の面方位と異なる面方位を有する面Ｓ２とが交互に設けられることによって構成されている。このように、立方晶と等価な構造における面方位（００１）を有する面（図８においては面Ｓ１）と、この面につながりかつこの面方位と異なる面方位を有する面（図８においては面Ｓ２）とによって表面を構成することは４Ｈ以外のポリタイプにおいても可能である。
　次に図１２を参照して、第２の表面１０ｄの結晶面と、チャネル面の移動度ＭＢとの関係について説明する。図１２のグラフにおいて、横軸は、チャネル面を有する第２の表面１０ｄの巨視的な面方位と（０００－１）面とのなす角度Ｄ１を示し、縦軸は移動度ＭＢを示す。プロット群ＣＭは第２の表面１０ｄが熱エッチングによる特殊面として仕上げられた場合に対応し、プロット群ＭＣはそのような熱エッチングがなされておらず第２の表面１０ｄが特殊面として仕上げられていない場合に対応する。
　プロット群ＭＣにおける移動度ＭＢは、チャネル面の表面の巨視的な面方位が（０－３３－８）のときに最大となった。この理由は、熱エッチングが行われない場合、すなわち、チャネル表面の微視的な構造が特に制御されない場合においては、巨視的な面方位が（０－３３－８）とされることによって、微視的な面方位（０－３３－８）、つまり原子レベルまで考慮した場合の面方位（０－３３－８）が形成される割合が確率的に高くなったためと考えられる。
　一方、プロット群ＣＭにおける移動度ＭＢは、チャネル面の表面の巨視的な面方位が（０－１１－２）のとき（矢印ＥＸ）に最大となった。この理由は、図１０および図１１に示すように、面方位（０－３３－８）を有する多数の面Ｓ１が面Ｓ２を介して規則正しく稠密に配置されることで、チャネル面の表面において微視的な面方位（０－３３－８）が占める割合が高くなったためと考えられる。
　なお移動度ＭＢは複合面ＳＲ上において方位依存性を有する。図１３に示すグラフにおいて、横軸はチャネル方向と＜０－１１－２＞方向との間の角度Ｄ２を示し、縦軸はチャネル面の移動度ＭＢ（任意単位）を示す。破線はグラフを見やすくするために補助的に付してある。このグラフから、チャネル移動度ＭＢを大きくするには、チャネル方向ＣＤ（図７）が有する角度Ｄ２は、０°以上６０°以下であることが好ましく、ほぼ０°であることがより好ましいことがわかった。
　図１４に示すように、第２の表面１０ｄは複合面ＳＲに加えてさらに面Ｓ３（第３の面）を含んでもよい。より具体的には、面Ｓ３および複合面ＳＲが周期的に繰り返されることによって構成された複合面ＳＱを第２の表面１０ｄが含んでもよい。この場合、第２の表面１０ｄの（０００－１）面に対するオフ角は、理想的な複合面ＳＲのオフ角である６２°からずれる。このずれは小さいことが好ましく、±１０°の範囲内であることが好ましい。このような角度範囲に含まれる表面としては、たとえば、巨視的な面方位が（０－３３－８）面となる表面がある。このような周期的構造は、たとえば、ＴＥＭまたはＡＦＭにより観察し得る。
　次にＭＯＳＦＥＴ１の動作について説明する。ゲート電極２７に閾値以下の電圧を与えた状態、すなわちオフ状態では、ゲート絶縁膜１５の直下に位置するウェル領域１３とドリフト領域１２との間が逆バイアスとなり、非導通状態となる。一方、ゲート電極２７に正の電圧を印加していくと、ウェル領域１３のゲート絶縁膜１５と接触する付近であるチャネル領域ＣＨにおいて、反転層が形成される。その結果、第２の不純物領域１４とドリフト領域１２とが電気的に接続され、ソース電極１６とドレイン電極２０との間に電流が流れる。ソース電極１６とドレイン電極２０との間に電流が流れ始めるゲート電圧の値を閾値電圧と呼ぶ。
　本実施の形態に係るＭＯＳＦＥＴ１のゲート電極２７に印加されるゲート駆動電圧の半分の電圧における特性オン抵抗は、ゲート駆動電圧における特性オン抵抗の２倍より小さい。好ましくは、ゲート駆動電圧は、１０Ｖ以上２０Ｖ以下である。ゲート駆動電圧が１０Ｖの場合のゲート絶縁膜１５の厚みは２５ｎｍ以上３５ｎｍ以下であり、ゲート駆動電圧が２０Ｖの場合のゲート絶縁膜１５の厚みは５０ｎｍ以上５５ｎｍ以下である。好ましくは、特性オン抵抗は室温で測定される値である。
　ゲート電圧の閾値電圧は、０Ｖよりも大きいことが好ましく、４Ｖ以上であることがより好ましい。好ましくは、ゲート電圧の閾値電圧は、ゲート駆動電圧の５％以上である。たとえばゲート駆動電圧が１８Ｖである場合、ゲート電圧の閾値は０．９Ｖ以上である。
　次に、本発明の一実施の形態に係るＭＯＳＦＥＴ１の製造方法について説明する。
　図３を参照して、まず基板準備工程（Ｓ１０：図２）によって炭化珪素基板１０が準備される。具体的には、六方晶炭化珪素からなるベース基板１１の一方の主面上にエピタキシャル成長によりドリフト領域１２が形成される。エピタキシャル成長は、たとえば原料ガスとしてＳｉＨ4（シラン）とＣ3Ｈ8（プロパン）との混合ガスを採用して実施することができる。このとき、不純物として、たとえばＮ（窒素）が導入される。これにより、ベース基板１１に含まれる不純物よりも低い濃度の不純物を含むドリフト領域１２が形成される。
　炭化珪素基板１０は互いに対向する第１の主面１０ａおよび第２の主面１０ｂを有する。炭化珪素基板１０の第１の主面１０ａは、たとえば｛０－３３－８｝面である。好ましくは、第１の主面１０ａは、面方位｛０－３３－８｝を有する第１の面Ｓ１を含む。また好ましくは、第１の主面１０ａは、第１の面Ｓ１を微視的に含み、さらに、面方位｛０－１１－１｝を有する第２の面Ｓ２を微視的に含む。さらに好ましくは、第１の主面１０ａの第１の面Ｓ１および第２の面Ｓ２は、面方位｛０－１１－２｝を有する複合面を含む。さらに好ましくは、第１の主面１０ａは、｛０００－１｝面に対して、巨視的に６２°±１０°のオフ角を有する。
　上記第１の主面１０ａを有する炭化珪素基板１０は、たとえば第１の主面１０ａに対して反応性ガスを供給しながら、炭化珪素基板１０を加熱することによって形成される。反応性ガスは、加熱下において炭化珪素と反応し得るものであり、好ましくはハロゲンガスを含み、たとえば塩素ガスを含む。反応性ガスはさらに酸素ガスを含んでもよい。また反応性ガスはキャリアガスを含んでいてもよい。キャリアガスとしては、たとえば窒素ガス、アルゴンガスまたはヘリウムガスを用いることができる。炭化珪素基板１０の加熱は、たとえば７００℃程度以上１０００℃程度以下程度で行われる。この熱エッチングにより炭化珪素基板１０の第１の主面１０ａが、上述した面方位を有する面となる。
　次に、たとえばＣＶＤ（Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）により、炭化珪素基板１０の第１の主面１０ａ上に二酸化珪素からなる酸化膜が形成される。そして、酸化膜の上にレジストが塗布された後、露光および現像が行なわれ、所望のウェル領域１３の形状に応じた領域に開口を有するレジスト膜が形成される。そして、当該レジスト膜をマスクとして用いて、たとえばＲＩＥ（Ｒｅａｃｔｉｖｅ　Ｉｏｎ　Ｅｔｃｈｉｎｇ；反応性イオンエッチング）により酸化膜が部分的に除去されることによって、ドリフト領域１２上に開口パターンを有する酸化膜からなるマスク層が形成される。
　図４を参照して、イオン注入工程が実施される。イオン注入工程では、炭化珪素基板１０の第１の主面１０ａ対してイオンが注入されることにより、ウェル領域１３、第２の不純物領域１４およびｐ+領域１８が形成される。具体的には、上記レジスト膜を除去した上で、当該マスク層をマスクとして用いて、Ａｌなどの不純物をドリフト領域１２に対してイオン注入することにより、ウェル領域１３が形成される。また、Ｐ（リン）などのｎ型不純物がドリフト領域１２にイオン注入により導入されることにより第２の不純物領域１４が形成される。次に、Ａｌ、Ｂなどの不純物がドリフト領域１２にイオン注入により導入されることによりｐ+領域１８が形成される。
　一対のウェル領域１３が形成されることにより、一対のウェル領域１３に挟まれた第１の不純物領域１７が形成される。第１の主面１０ａは、第１の不純物領域１７の表面である第１の表面１０ｃと、第１の不純物領域１７と第２の不純物領域１４とに挟まれたウェル領域１３の主面である第２の表面１０ｄとを含んでいる。
　次に、活性化アニール工程（Ｓ２０：図２）が実施される。上記イオン注入によって導入された不純物を活性化させる熱処理が実施される。具体的には、イオン注入が実施された炭化珪素基板１０が、たとえばＡｒ（アルゴン）雰囲気中において１７００℃程度に加熱され、３０分間程度保持される。
　次に、ゲート絶縁膜形成工程（Ｓ３０：図２）が実施される。具体的には、図５を参照して、まず、イオン注入領域が形成された炭化珪素基板１０が熱酸化される。熱酸化は、たとえば酸素雰囲気中で１３００℃程度に加熱し、４０分間程度保持することにより実施することができる。これにより、炭化珪素基板１０の第１の主面１０ａ上に二酸化珪素からなるゲート絶縁膜１５が形成される。
　次に、ゲート電極形成工程（Ｓ４０：図２）が実施される。この工程では、たとえば導電体であるポリシリコン、アルミニウムなどからなるゲート電極２７が、一方の第２の不純物領域１４上から他方の第２の不純物領域１４上にまで延在するとともに、ゲート絶縁膜１５に接触するように形成される。ゲート電極２７の材料としてポリシリコンを採用する場合、当該ポリシリコンは、リンが１×１０20ｃｍ-3を超える高い濃度で含まれていてもよい。その後、ゲート電極２７を覆うように、たとえば二酸化珪素からなる層間絶縁膜２１が形成される。
　次に、オーミック電極形成工程（Ｓ５０：図２）が実施される。具体的には、たとえばｐ+領域１８および第２の不純物領域１４の一部が露出するようなレジストパターンを形成し、たとえばＳｉ原子、Ｔｉ原子、およびＡｌ原子とを含有する金属膜が基板全面にたとえばスパッタリングにより形成される。その後、当該レジストパターンをたとえばリフトオフすることにより、ゲート絶縁膜１５に接し、かつｐ+領域１８および第２の不純物領域１４に接する金属膜が形成される。その後、当該金属膜をたとえば１０００℃程度に加熱することにより、炭化珪素基板１０とオーミック接触するソース電極１６が形成される。また炭化珪素基板１０のベース基板１１と接してドレイン電極２０が形成される。図１に示すＭＯＳＦＥＴ１が完成する。
　なお上記実施の形態におけるｎ型とｐ型とが入れ替えられた構成が用いられてもよい。また本実施の形態では、炭化珪素半導体装置としてプレナー型ＭＯＳＦＥＴを例に挙げて説明したが、炭化珪素半導体装置はトレンチ型ＭＯＳＦＥＴであってもよい。さらに炭化珪素半導体装置は、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ　Ｇａｔｅ　Ｂｉｐｏｌａｒ　Ｔｒａｎｓｉｓｔｏｒ）などであってもよい。
　次に、本実施の形態に係るＭＯＳＦＥＴ１の製造方法の作用効果について説明する。
　本実施の形態に係るＭＯＳＦＥＴ１によれば、ゲート電極２７に印加されるゲート駆動電圧の半分の電圧における特性オン抵抗は、ゲート駆動電圧における特性オン抵抗の２倍より小さい。これにより、ゲート電圧の過渡領域における特性オン抵抗を低減することができるので、ＭＯＳＦＥＴ１のスイッチング特性を向上することができる。
　また本実施の形態に係るＭＯＳＦＥＴ１によれば、ゲート電圧の閾値電圧は、ゲート駆動電圧の５％以上である。これにより、ノーマリオフのＭＯＳＦＥＴ１を得ることができる。
　さらに本実施の形態に係るＭＯＳＦＥＴ１によれば、ゲート駆動電圧は、１０Ｖ以上２０Ｖ以下である。これにより、ゲート駆動電圧が１０Ｖ以上２０Ｖ以下におけるＭＯＳＦＥＴ１のスイッチング特性を向上することができる。
　さらに本実施の形態に係るＭＯＳＦＥＴ１によれば、特性オン抵抗は室温で測定される値である。これにより、室温においてＭＯＳＦＥＴ１のスイッチング特性を向上することができる。
　さらに本実施の形態に係るＭＯＳＦＥＴ１によれば、ウェル領域１３のゲート絶縁膜１５と接する第２の表面１０ｄは、面方位｛０－３３－８｝を有する第１の面Ｓ１を含む。これにより、ウェル領域１３のゲート絶縁膜１５と接する第２の表面１０ｄにおけるチャネル抵抗を低減可能である。よって特性オン抵抗を低減することができる。
　さらに本実施の形態に係るＭＯＳＦＥＴ１によれば、第２の表面１０ｄは、第１の面Ｓ１を微視的に含む。第２の表面１０ｄはさらに、面方位｛０－１１－１｝を有する第２の面Ｓ２を微視的に含む。これにより、ゲート絶縁膜１５と接するウェル領域１３の第２の表面１０ｄにおけるチャネル抵抗をさらに低減可能である。よって特性オン抵抗をさらに低減することができる。
　さらに本実施の形態に係るＭＯＳＦＥＴ１によれば、第２の表面１０ｄの第１の面Ｓ１および第２の面Ｓ２は、面方位｛０－１１－２｝を有する複合面ＳＱを含む。これにより、ウェル領域１３のゲート絶縁膜１５と接する第２の表面１０ｄにおけるチャネル抵抗をさらに低減可能である。よって特性オン抵抗をさらに低減することができる。
　さらに本実施の形態に係るＭＯＳＦＥＴ１によれば、第２の表面１０ｄは、｛０００－１｝面に対して、巨視的に６２°±１０°のオフ角を有する。これにより、ウェル領域１３のゲート絶縁膜１５と接する第２の表面１０ｄにおけるチャネル抵抗をさらに低減可能である。よって特性オン抵抗をさらに低減することができる。
　本発明例１および比較例１に係るＭＯＳＦＥＴ１の各々の特性オン抵抗とゲート電圧との関係を調査した。
　まず、本発明例１および比較例１に係るＭＯＳＦＥＴ１を以下の点を除き実施の形態１で説明した方法と同様の方法で製造した。本発明例１および比較例１のＭＯＳＦＥＴ１の炭化珪素基板１０の第１の主面１０ａをそれぞれ（０－３３－８）面および（０００１）面とした。本発明例１および比較例１のＭＯＳＦＥＴ１のウェル領域１３の不純物濃度をそれぞれ５×１０17ｃｍ-3および３×１０16ｃｍ-3とした。また本発明例１および比較例１のＭＯＳＦＥＴ１の各々のチャネル長を１μｍとした。さらに本発明例１および比較例１のＭＯＳＦＥＴ１のゲート絶縁膜１５の各々の厚みを４５ｎｍとした。
　次に、上記方法で製造した本発明例１および比較例１のＭＯＳＦＥＴ１の各々の特性オン抵抗をゲート電圧を変化させて測定した。その結果を図１５に示す。
　図１５において、横軸がゲート電圧（Ｖ）であり、縦軸が特性オン抵抗（ｍΩ・ｃｍ2）である。図１５に示すように、比較例１の特性オン抵抗は、ゲート電圧が１８Ｖ（ゲート駆動電圧）のとき約１１ｍΩ・ｃｍ2であり、ゲート電圧が９Ｖ（ゲート駆動電圧の半分の電圧）のとき約３１ｍΩ・ｃｍ2であった。比較例において、ゲート電極２７に印加されるゲート駆動電圧の半分の電圧（９Ｖ）における特性オン抵抗は、ゲート駆動電圧（１８Ｖ）における特性オン抵抗の約２．８倍であった。一方、本発明例１の特性オン抵抗は、ゲート電圧が１８Ｖのとき約４ｍΩ・ｃｍ2であり、ゲート電圧が９Ｖのとき約６ｍΩ・ｃｍ2であった。ゲート電極２７に印加されるゲート駆動電圧の半分の電圧（９Ｖ）における特性オン抵抗は、ゲート駆動電圧（１８Ｖ）における特性オン抵抗の約１．５倍であった。
　比較例１は本発明例１と比較すると、特性オン抵抗のゲート電圧依存性が大きかった。それゆえ、比較例１はゲート電圧が９Ｖ程度と低い値において、特性オン抵抗は約３１ｍΩ・ｃｍ2程度と高くなるが、本発明例１はゲート電圧が９Ｖ程度と低い値においても、特性オン抵抗は約６ｍΩ・ｃｍ2程度と低く維持することができた。
　以上より、本発明例１のＭＯＳＦＥＴ１において、ゲート電極２７に印加されるゲート駆動電圧の半分の電圧（９Ｖ）における特性オン抵抗は、ゲート駆動電圧（１８Ｖ）における特性オン抵抗の２倍以下であることが確認された。
　なお、上述のように比較例１と本発明例１とにおいて特性オン抵抗のゲート電圧依存性に違いがあるのは、炭化珪素基板１０とゲート絶縁膜１５との界面におけるトラップされた電荷の影響であると考えられる。ＭＯＳＦＥＴ１では、ゲート電圧を印加して、炭化珪素基板１０とゲート絶縁膜１５との界面にチャネル領域ＣＨを形成して、電流のオン・オフを制御する。印加されたゲート電圧が効率良くチャネル領域ＣＨの形成に使用されなければ、特性オン抵抗は高くなる。本発明例１は比較例１よりも界面準位密度が低い。そのため、本発明例１では、印加されたゲート電圧が効率良くチャネル領域ＣＨの形成に使用される。結果として、ゲート電圧に対して特性オン抵抗の変化が小さくなる。言い換えれば、比較例１ではトラップされた電荷が多いため、効率良くゲート電圧がチャネル領域ＣＨの形成に使用されていない。
　本発明例２、３および比較例２に係るＭＯＳＦＥＴ１の各々のチャネル移動度とゲート電圧との関係を調査した。
　まず、本発明例２、３および比較例２に係るＭＯＳＦＥＴ１を以下の点を除き実施の形態１で説明した方法と同様の方法で製造した。本発明例２、３および比較例２のＭＯＳＦＥＴ１のウェル領域１３の不純物濃度をそれぞれ５×１０17ｃｍ-3、１×１０18ｃｍ-3および５×１０16ｃｍ-3とした。
　次に、上記方法で製造した本発明例２、３および比較例１のＭＯＳＦＥＴ１の各々のチャネル移動度をゲート電圧を変化させて測定した。その結果を図１６に示す。
　図１６において、横軸がゲート電圧（Ｖ）であり、縦軸がチャネル移動度（ｃｍ2／Ｖs）である。図１６に示すように、比較例２のＭＯＳＦＥＴの閾値電圧は０Ｖであり、ゲート電圧が１５Ｖにおけるチャネル移動度は７０ｃｍ2／Ｖsであった。本発明例２および３のＭＯＳＦＥＴの閾値電圧はそれぞれ４Ｖおよび５Ｖであった。また本発明例２および３のＭＯＳＦＥＴの閾値電圧はそれぞれ５５ｃｍ2／Ｖsでおよび４７ｃｍ2／Ｖsであった。本発明例２および３のゲート駆動電圧を１５Ｖとすると、本発明例２および３のゲート電圧の閾値電圧は、それぞれゲート駆動電圧の約２７％および約３３％である。
　以上より、本発明例２および３のＭＯＳＦＥＴ１のゲート電圧の閾値電圧は、ゲート駆動電圧の５％以上であることが確認された。
　今回開示された実施の形態および実施例はすべての点で例示であって、制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて請求の範囲によって示され、請求の範囲と均等の意味、および範囲内でのすべての変更が含まれることが意図される。
　１　ＭＯＳＦＥＴ、１０　炭化珪素基板、１０ａ　第１の主面、１０ｂ　第２の主面、１０ｃ　第１の表面、１０ｄ　第２の表面、１１　ベース基板、１２　ドリフト領域、１３　ウェル領域、１４　第２の不純物領域、１５　ゲート絶縁膜、１６　ソース電極、１７　第１の不純物領域、１８　ｐ+領域、１９　ソース配線、２０　ドレイン電極、２１　層間絶縁膜、２３　パッド電極、２７　ゲート電極、Ｓ１　第１の面、Ｓ２　第２の面、ＳＱ，ＳＲ　複合面。

Claims (8)

  1. 　第１導電型を有する第１の不純物領域と、前記第１の不純物領域と接しかつ前記第１導電型と異なる第２導電型を有するウェル領域と、前記ウェル領域によって前記第１の不純物領域と隔てられかつ前記第１導電型を有する第２の不純物領域とを含む炭化珪素基板と、
    　前記第１の不純物領域および前記ウェル領域に接するゲート絶縁膜と、
    　前記ゲート絶縁膜に接し、かつ前記ゲート絶縁膜に対して前記ウェル領域と反対側に配置されたゲート電極とを備え、
    　前記ゲート電極に印加されるゲート駆動電圧の半分の電圧における特性オン抵抗は、前記ゲート駆動電圧における前記特性オン抵抗の２倍より小さい、炭化珪素半導体装置。
  2. 　ゲート電圧の閾値電圧は、前記ゲート駆動電圧の５％以上である、請求項１に記載の炭化珪素半導体装置。
  3. 　前記ゲート駆動電圧は、１０Ｖ以上２０Ｖ以下である、請求項１または２に記載の炭化珪素半導体装置。
  4. 　前記特性オン抵抗は室温で測定される値である、請求項１～３のいずれか１項に記載の炭化珪素半導体装置。
  5. 　前記ゲート絶縁膜と接する前記ウェル領域の表面は、面方位｛０－３３－８｝を有する第１の面を含む、請求項１～４のいずれか１項に記載の炭化珪素半導体装置。
  6. 　前記表面は、前記第１の面を微視的に含み、前記表面はさらに、面方位｛０－１１－１｝を有する第２の面を微視的に含む、請求項５に記載の炭化珪素半導体装置。
  7. 　前記表面の前記第１の面および前記第２の面は、面方位｛０－１１－２｝を有する複合面を含む、請求項６に記載の炭化珪素半導体装置。
  8. 　前記表面は、｛０００－１｝面に対して、巨視的に６２°±１０°のオフ角を有する、請求項７に記載の炭化珪素半導体装置。
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