CN104756256A - 碳化硅半导体器件 - Google Patents

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sic semiconductor
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Abstract

一种碳化硅半导体器件(1)，具有碳化硅衬底(10)、栅绝缘膜(15)和栅电极(27)。碳化硅衬底(10)包括第一杂质区(17)、阱区(13)和第二杂质区(14)，第一杂质区(17)具有第一导电类型，阱区(13)接触第一杂质区(17)并且具有与第一导电类型不同的第二导电类型，第二杂质区(14)通过阱区(13)与第一杂质区(17)分开并且具有第一导电类型。栅绝缘膜(15)接触第一杂质区(17)和阱区(14)。栅电极(27)接触栅绝缘膜(15)并且相对于栅绝缘膜(15)与阱区(14)相对布置。向栅电极(27)施加的栅驱动电压的一半电压下的特征导通电阻小于所述栅驱动电压下的特征导通电阻的两倍。因此，可提供能够改进开关特性的碳化硅半导体器件(1)。

Description

碳化硅半导体器件
技术领域
本发明涉及碳化硅半导体器件，更特别地，涉及包括栅电极的碳化硅半导体器件。
背景技术
近年来，为了使诸如MOSFET(金属氧化物半导体场效应晶体管)的半导体器件能够具有较高击穿电压、较低损耗并且能够在高温环境下使用，现在正在发展采用碳化硅作为构成半导体器件的材料。碳化硅是与传统上被广泛用作构成半导体器件的材料的硅相比具有较宽带隙的宽带隙半导体。因此，采用碳化硅作为构成半导体器件的材料可实现半导体器件的较高击穿电压和减小的导通电阻。此外，采用碳化硅作为材料的半导体器件的优点在于，与采用硅作为材料的半导体器件相比，在高温环境下的使用性能降低的程度较小。
例如，Brett A.Hull等人的“Performance of 60A,1200V 4H-SiCDMOSFETs(60A、1200V 4H-SiC DMOSFET的性能)”材料科学论坛(Materials Science Forum)，第615-617卷，2009年，第749-752页)(NPD1)公开了一种MOSFET，所述MOSFET具有形成在碳化硅衬底上的n型漂移区、一对阱区和栅绝缘膜。以上描述的文档公开了MOSFET的特征导通电阻(specific on-resistance)在VGS＝20V下的值是9mΩcm2。
引用列表
非专利文献
NPD1：Brett A.Hull等人的“Performance of 60A,1200V 4H-SiCDMOSFETs(60A、1200V 4H-SiC DMOSFET的性能)”材料科学论坛(Materials Science Forum)，第615-617卷，2009年，第749-752页。
发明内容
技术问题
然而，尽管以上描述的MOSFET的特征导通电阻低，为在VGS＝20V下的9mΩcm2，但开关特性不充分。
因此，本发明的目的是提供能够改进开关特性的碳化硅半导体器件。
问题的解决方案
通过悉心研究，发明人得到下面的认识并且实现了本发明。通常，在栅电压大致是18V的情况下例如测量栅驱动电压下的特征导通电阻。然而，即使当在最大栅电压的情况下栅驱动电压下的特征导通电阻小时，如果在小于栅驱动电压的栅电压下的特征导通电阻大，则当施加低电压时电流也变得难以流动。换句话讲，当在低栅电压下的特征导通电阻小时，在栅电压从最小值变成最大值的瞬变区域中，特征导通电阻也变小，使得开关损耗因此变小。
因此，在栅电压最大的情况下栅驱动电压下的特征导通电阻以及瞬变区域中的电压下的特征导通电阻减小直到栅电极达到栅驱动电压(换句话讲，低于栅驱动电压的电压)有效地改进开关特性。
根据本发明的一种碳化硅半导体器件具有碳化硅衬底、栅绝缘膜和栅电极。碳化硅衬底包括第一杂质区、阱区和第二杂质区，所述第一杂质区具有第一导电类型，所述阱区接触所述第一杂质区并且具有与所述第一导电类型不同的第二导电类型，所述第二杂质区通过所述阱区与所述第一杂质区分开并且具有所述第一导电类型。所述栅绝缘膜接触所述第一杂质区和所述阱区。所述栅电极接触所述栅绝缘膜并且相对于所述栅绝缘膜与所述阱区相对地布置。向所述栅电极施加的栅驱动电压的一半电压下的特征导通电阻小于所述栅驱动电压下的所述特征导通电阻的两倍。应所述注意，栅驱动电压是碳化硅半导体器件的规范等中定义的并且驱动碳化硅半导体器件所需的栅电压。
根据本发明的碳化硅半导体器件，向所述栅电极施加的栅驱动电压的一半电压下的特征导通电阻小于所述栅驱动电压下的所述特征导通电阻的两倍。由于这样可减小栅电压的瞬变区中的特征导通电阻，因此可改进碳化硅半导体器件的开关特性。
优选地，在上述的碳化硅半导体器件中，栅电压的阈值电压大于或等于所述栅驱动电压的5％。因此，可得到常闭碳化硅半导体器件。
优选地，在上述的碳化硅半导体器件中，所述栅驱动电压大于或等于10V且小于或等于20V。因此，可改进在大于或等于10V且小于或等于20V的栅驱动电压下碳化硅半导体器件的开关特性。
优选地，在上述的碳化硅半导体器件中，所述特征导通电阻是在室温下测得的值。因此，可改进室温下的碳化硅半导体器件的开关特性。
优选地，在上述的碳化硅半导体器件中，所述阱区与所述栅绝缘膜接触的表面包括具有{0-33-8}的面取向的第一面。因此，可减小阱区与栅绝缘膜接触的表面处的沟道电阻。因此，可减小特征导通电阻。
优选地，在上述的碳化硅半导体器件中，所述表面微观地包括所述第一面。所述表面还微观地包括具有{0-11-1}的面取向的第二面。因此，可进一步减小阱区与栅绝缘膜接触的表面处的沟道电阻。因此，可进一步减小特征导通电阻。
优选地，在上述的碳化硅半导体器件中，所述表面的所述第一面和所述第二面包括具有{0-11-2}的面取向的复合面。因此，可进一步减小阱区与栅绝缘膜接触的表面处的沟道电阻。因此，可进一步减小特征导通电阻。
优选地，在上述的碳化硅半导体器件中，所述表面宏观地具有相对于{000-1}面的62°±10°的偏离角。因此，可进一步减小阱区与栅绝缘膜接触的表面处的沟道电阻。因此，可进一步减小特征导通电阻。
本发明的有利效果
如从以上描述中清楚的，根据本发明，可提供能够改进开关特性的碳化硅半导体器件。
附图说明
图1是示意性表示根据本发明的一个实施例的碳化硅半导体器件的构造的剖视图。
图2是示意性表示根据本发明的一个实施例的制造碳化硅半导体器件的方法的流程图。
图3是示意性表示根据本发明的一个实施例的制造碳化硅半导体器件的方法的第一步骤的剖视图。
图4是示意性表示根据本发明的一个实施例的制造碳化硅半导体器件的方法的第二步骤的剖视图。
图5是示意性表示根据本发明的一个实施例的制造碳化硅半导体器件的方法的第三步骤的剖视图。
图6是示意性表示根据本发明的一个实施例的制造碳化硅半导体器件的方法的第四步骤的剖视图。
图7是示意性表示根据本发明的一个实施例的碳化硅半导体器件的碳化硅衬底的主表面的精细结构的局部剖视图。
图8表示多晶型4H的六方晶体中的(000-1)面的晶体结构。
图9表示沿着图8的线段IX-IX截取的(11-20)面的晶体结构。
图10表示(11-20)面上的图7的复合面的表面附近的晶体结构。
图11表示从(01-10)面观察的图7的复合面。
图12是表示针对执行热蚀刻的情况和不执行热蚀刻的情况中的每种、宏观观察的沟道表面相对于(000-1)面的角度和沟道迁移率之间的关系的一个示例的曲线图。
图13是表示沟道方向相对于<0-11-2>方向的角度和沟道迁移率之间的关系的一个示例的曲线图。
图14表示图7的修改例。
图15表示特征导通电阻和栅电压之间的关系。
图16表示沟道迁移率和栅电压之间的关系。
具体实施方式
下文中，将参照附图描述本发明的实施例。在以下的附图中，相同或对应的元件被分配相同的参考符号，将不再重复对其的描述。关于本说明书的结晶学表示方法，单个取向用[]指示，群取向用<>指示，单个面用()指示，群面用{}指示。此外，虽然应所述通过依据结晶学在数字上方添加“-”(横条)来指示负指数，但在本说明书中在数字之前分配负号。为了描述角度，使用具有360度的总取向角的系统。
首先，将描述根据本发明的一个实施例的作为碳化硅半导体器件的MOSFET的构造。
参照图1，根据本实施例的MOSFET 1主要包括碳化硅衬底10、栅绝缘膜15、栅电极27、源电极16和漏电极20。
碳化硅衬底10由例如多晶型4H的六方晶体碳化硅制成并且具有彼此相反的第一主表面10a和第二主表面10b。碳化硅衬底10主要包括基础衬底11、漂移区12、第一杂质区17、阱区13、第二杂质区14和p+区18。
基础衬底11是例如由六方晶体碳化硅制成并且具有n型导电类型(第一导电类型)的衬底。基础衬底11包括高浓度的诸如N(氮)的杂质。包含在基础衬底11中的氮等的杂质浓度是例如大致1.0×1018cm-3。
漂移区12和第一杂质区17是由六方晶体碳化硅制成并且具有n型的外延层。第一杂质区17是夹在一对阱区13之间的区域。包含在漂移区12和第一杂质区17中的杂质是例如氮。漂移区12和第一杂质区17中的杂质浓度低于基础衬底11中的杂质浓度。包含在漂移区12和第一杂质区17中的氮的杂质浓度是例如大致7.5×1015cm-3。
阱区13是具有不同于n型的p型(第二导电类型)的区域。包含在阱区13中的杂质是例如Al(铝)、B(硼)等。优选地，包含在阱区13中的铝的杂质浓度大于或等于大致1×1017cm-3且小于或等于大致1×1018cm-3。
第二杂质区14是具有n型(第一导电类型)的区域。第二杂质区通过阱区13与第一杂质区17和漂移区分开。此外，第二杂质区14包括第一主表面10a并且形成在阱区13内部，从而被阱区13环绕。第二杂质区14包含诸如浓度为例如大致1×1020cm-3的P(磷)的杂质。包含在第二杂质区14中的杂质的浓度高于包含在漂移区12中的杂质。
在夹在第一杂质区17和第二杂质区14之间的阱区13中，接触第一主表面10a的区域是沟道区CH。沿着沟道区CH的长度在平行于第一主表面10a的方向中，第一杂质区17和第二杂质区14之间的距离被称为沟道长度L。优选地，沟道长度大于或等于大致0.8μm且小于或等于1.0μm。
p+区18是具有p型(第二导电类型)的区域。p+区18接触第一主表面10a和阱区13并且被形成为在第二杂质区14的中心附近穿透。p+区18包含诸如浓度为例如大致1×1020cm-3的铝或硼的杂质。包含在p+区18中的杂质的浓度高于包含在阱区13中的杂质的浓度。
栅绝缘膜15形成为接触第一杂质区17，以从一个第二杂质区14的上表面延伸到另一个第二杂质区14的上表面。栅绝缘膜由例如二氧化硅制成。优选地，栅绝缘膜15的厚度(栅绝缘膜沿着第一主表面10a的法向方向的距离)大于或等于大致45nm且小于或等于大致55nm。
栅电极27布置成接触栅绝缘膜15，以从一个第二杂质区14上方延伸到另一个第二杂质区14上方。栅电极27由诸如多晶硅或铝的导电材料制成。
源电极16布置成接触第一主表面10a上的第二杂质区14和p+区18。此外，源电极16接触第二杂质区14上的栅绝缘膜15。源电极16包括例如钛(Ti)原子、铝(Al)原子和硅(Si)。源电极16是包含Ti、Al和Si的欧姆接触电极，使得它们以低接触电阻接触p型碳化硅区和n型碳化硅区二者。
漏电极20形成为接触碳化硅衬底10的第二主表面10b。这个漏电极20可具有与例如上述源电极16相同的构造，或者可以由能够与基础衬底11欧姆接触的诸如Ni的其它材料制成。因此，漏电极20电连接到基础衬底11。焊盘电极23布置成接触漏电极20。
层间绝缘膜21形成为接触栅绝缘膜15并且环绕栅电极27。层间绝缘膜21由例如作为绝缘体的二氧化硅制成。源互连19环绕层间绝缘膜21并且接触碳化硅衬底10的第一主表面10a上方的源电极16。源互连19由诸如Al的导电材料制成并且通过源电极16电连接到第二杂质区14。
碳化硅衬底10的第一主表面10a包括第一表面10c和第二表面10d，第一表面10c是第一杂质区17的表面，第二表面10d是沟道区CH的表面。第二表面10d是阱区13接触栅绝缘膜15的表面。碳化硅衬底10的第一主表面10a优选地具有以下将描述的特殊表面。更优选地，阱区13的接触栅绝缘膜15(第二表面10d)的表面具有特殊表面。
将描述特殊表面。如图7中所示，具有特殊表面的第二表面10d包括具有(0-33-8)的面取向的面S1(第一面)。更优选地，第二表面10d微观地包括面S1。另外，第二表面10d微观地包括具有(0-11-1)的面取向的面S2(第二面)。本文中，“微观地”意指达到考虑至少尺寸是大致原子间隙的两倍大的程度。例如，可使用TEM(透射电子显微镜)作为观察此微观结构的方法。
优选地，第二表面10d的面S1和面S2构成具有(0-11-2)的面取向的复合面SR。换句话讲，复合面SR由面S1和S2的周期性重复构成。可用例如TEM或AFM(原子力显微镜)观察此周期性结构。在这种情况下，复合面SR宏观上相对于{000-1}面具有62°的角度。这里，“宏观地”意指忽视具有大致等于原子间隙的尺寸的精细结构。为了测量此宏观偏离角度，可使用采用一般X射线衍射的方法。
优选地，沟道方向CD即载流子在第二表面10d上流动的方向(平行于第一主表面10a的方向)是沿着上述周期性重复的方向。
接下来，将描述复合面SR的详细结构。
总体上，当从(000-1)面观察多晶型4H的碳化硅单晶时，如图8中所示，Si原子(或C原子)以A层(图中的实线)中的原子、位于下方的B层(图中的虚线)中的原子、位于下方的C层(图中的点划线)中的原子、位于下方的B层(未示出)中的原子的次序重复地设置。换句话讲，一个周期中包括四个层ABCB，设置ABCBABCBABCB等的周期性层合结构。
如图9中所示，在(11-20)面(沿着图8的IX-IX线截取的剖面)上，构成一个周期的四个层ABCB中的每个中的原子没有沿着(0-11-2)面完全对准。在图9中，(0-11-2)面被示出为经过B层中的原子的位置。在这种情况下，可明白，A层和C层中的各原子偏离(0-11-2)面。因此，即使当碳化硅单晶的表面的宏观面取向(换句话讲，其原子级结构被忽略的情况下的面取向)被限于(0-11-2)时，这个表面也可微观上采用各种结构。
如图10中所示，通过交替提供面S1和面S2，构造复合面SR，面S1具有(0-33-8)的面取向，面S2连接到面S1并且具有与面S1的面取向不同的面取向。面S1和面S2中的每个的长度是Si原子(或C原子)的原子间隙的两倍。将面S1和面S2求平均得到的面对应于(0-11-2)面(图9)。
如图11中所示，当从(01-10)面观看复合面SR时，单晶结构周期性包括部分与立方晶体等同的结构(面S1的部分)。具体地，通过交替提供面S1和面S2，构造复合面SR，面S1具有等同于上述立方晶体的结构中的(001)的面取向并且面S2连接到面S1并且具有与面S1的面取向不同的面取向。在除了4H外的多晶型中，可以此方式由具有等同于立方晶体的结构中的(001)的面取向的面(图8中的面S1)和连接到这个面并且具有与这个面取向不同的面取向的面(图8中的面S2)构成表面。
接下来，参照图12，将描述第二表面10d的晶体表面和沟道表面的迁移率MB之间的关系。在图12的曲线图中，横轴表示具有沟道表面的第二表面10d的宏观面取向和(000-1)面之间的角度D1，竖轴表示迁移率MB。图线组CM对应于通过热蚀刻将第二表面10d精修成具有特殊表面的情况，图线组MC对应于不执行这种热蚀刻并且第二表面10d未精修为特殊表面的情况。
当沟道表面的表面的宏观面取向是(0-33-8)时，图线组MC中的迁移率MB最大。如此的原因看上去是因为，当不执行热蚀刻时，换句话讲，当不特定控制沟道表面的微观结构时，宏观面取向被设置为(0-33-8)，使得形成微观面取向(0-33-8)(换句话讲，考虑原子级的面取向(0-33-8)的概率变高。
另一方面，当沟道表面的表面的宏观面取向是(0-11-2)(箭头EX)时，图线组CM中的迁移率MB变成最大。为此的原因看上去是因为，如图10和图11中所示，具有(0-33-8)的面取向的大量面S1以通过面S2的规则性密集布置，使得沟道表面的表面中的微观面取向(0-33-8)的比率变高。
应所述注意，迁移率MB具有取决于复合面SR的取向。在图13中示出的曲线图中，横轴表示沟道方向和<0-11-2>方向之间的角度D2，竖轴表示沟道表面的迁移率MB(任意单位)。补充性地添加虚线是为了易于观察曲线图。在这个曲线图中可发现，沟道方向CD(图7)的角度D2优选地大于或等于0°且小于或等于60°，更优选地，为0°，以增大沟道迁移率MB。
如图14中所示，除了复合面SR之外，第二表面10d还可包括面S3(第三面)。更具体地，第二表面10d可包括由周期性重复的面S3构成的复合面SQ和复合面SR。在这种情况下，第二表面10d相对于(000-1)面的偏离角偏离62°，即复合面SR的理想偏离角。这个偏离优选地小，优选地在±10°的范围内。此角度范围内包括的表面包括例如具有(0-33-8)的宏观面取向的表面。通过例如TEM或AFM观察此周期性结构。
接下来，将描述MOSFET 1的操作。在向栅电极27施加低于或等于阈值的电压的状态下，换句话讲，在截止状态下，位于栅绝缘膜15正下方的漂移区12和阱区13之间的区域实现反向偏置，因此实现非导电状态。另一方面，当向栅电极27施加正电压时，在阱区13接触栅绝缘膜15的位置附近，在沟道区CH中形成反型层。因此，第二杂质区14和漂移区12电连接，电流在源电极16和漏电极20之间流动。在源电极16和漏电极20之间开始电流流动时提供的栅电压的值被称为阈值电压。
向根据本实施例的MOSFET 1的栅电极27施加的栅驱动电压的一半电压下的特征导通电阻小于栅驱动电压下的特征导通电阻的两倍。优选地，栅驱动电压大于或等于10V且小于或等于20V。在栅驱动电压是10V的情况下栅绝缘膜15的厚度大于或等于25nm且小于或等于35nm，在栅驱动电压是20V的情况下栅绝缘膜15的厚度大于或等于50nm且小于或等于55nm。优选地，特征导通电阻是在室温下测得的值。
栅电压的阈值电压优选地大于0V，更优选地，大于或等于4V。优选地，栅电压的阈值电压大于或等于栅驱动电压的5％。例如，当栅驱动电压是18V时，栅电压的阈值大于或等于0.9V。
接下来，将描述根据本发明的一个实施例的制造MOSFET 1的方法。
参照图3，首先，通过制备衬底的步骤制备碳化硅衬底10(图2中的S10)。具体地，通过在由六方晶体碳化硅制成的基础衬底11的一个主表面上进行外延生长，形成漂移区12。可通过采用例如SiH4(硅烷)和C3H8(丙烷)的混合气体作为源气体进行外延生长。此时，例如，引入氮(N)作为杂质。因此，形成包含浓度比包含在基础衬底11中的杂质低的杂质的漂移区12。
碳化硅衬底10具有彼此相对的第一主表面10a和第二主表面10b。碳化硅衬底10的第一主表面10a是例如{0-33-8}面。优选地，第一主表面10a包括具有{0-33-8}的面取向的第一面S1。此外，优选地，第一主表面10a微观地包括第一面S1。另外，第一主表面10a包括微观地具有{0-11-1}的面取向的第二面S2。另外，优选地，第一主表面10a的第一面S1和第二面S2包括具有{0-11-2}的面取向的复合面。另外，优选地，第一主表面10a宏观地具有相对于{000-1}面的62°±10°的偏离角。
例如，通过在向第一主表面10a供应反应气体的同时加热碳化硅衬底10，形成具有上述第一主表面10a的碳化硅衬底10。反应气体可在加热的情况下与碳化硅反应，并且优选地包括卤素气体，例如包括氯气。反应气体还可包括氧气。此外，反应气体可包括载气。例如，可使用氮气、氩气或氦气作为载气。例如，在高于或等于大致700℃且低于或等于大致1000℃的温度下，对碳化硅衬底10执行加热。这个热蚀刻致使碳化硅衬底10的第一主表面10a是具有上述面取向的面。
接下来，例如，CVD(化学气相沉积)在碳化硅衬底10的第一主表面10a上形成由二氧化硅制成的氧化物膜。然后，在氧化物膜上应用抗蚀剂之后，执行曝光和显影，使得形成在与阱区13的所需形状对应的区域中具有开口的抗蚀剂层。然后，通过使用抗蚀剂层作为掩膜，例如，通过RIE(反应离子蚀刻)局部去除氧化物膜，使得在漂移区12上形成具有开口的由氧化物膜制成的掩膜层。
参照图4，执行离子注入过程。在离子注入过程中，向碳化硅衬底10的第一主表面10a注入离子，使得形成阱区13、第二杂质区14和p+区18。具体地，在去除抗蚀剂层时，使用掩膜层作为掩膜以相对于漂移区12执行诸如Al的杂质的离子注入，使得形成阱区13。此外，通过离子注入向漂移区12引入诸如P(磷)的n型杂质，使得形成第二杂质区14。接下来，通过离子注入向漂移区12引入诸如Al和B的杂质，使得形成p+区18。
形成一对阱区13，使得形成夹在这对阱区13之间的第一杂质区17。第一主表面10a包括第一表面10c和第二表面10d，第一表面10c是第一杂质区17的表面，第二表面10d是夹在第一杂质区17和第二杂质区14之间的阱区13的主表面。
接下来，执行活化退火步骤(S20：图2)。执行用于活化通过离子注入而引入的杂质的热处理。具体地，被执行离子注入的碳化硅衬底10例如在Ar(氩)气氛下被加热至大致1700℃并且保持大致30分钟。
接下来，执行栅绝缘膜形成步骤(S30：图2)。具体地，参照图5，首先，对上面形成有离子注入区的碳化硅衬底10进行热氧化。可通过例如在氧气气氛中加热至大致1300℃并且保持大致40分钟，执行热氧化。因此，在碳化硅衬底10的第一主表面10a上形成由二氧化硅制成的栅绝缘膜15。
接下来，执行栅电极形成步骤(S40：图2)。在这个步骤中，形成由诸如多晶硅、铝等导电材料制成的栅电极27，使其从一个第二杂质区14延伸到另一个第二杂质区14并且接触栅绝缘膜15。当采用多晶硅作为栅电极27的材料时，多晶硅可包括超过1×1020cm-3的高浓度的磷。此后，形成由例如二氧化硅制成的层间绝缘膜21，以便覆盖栅电极27。
接下来，执行欧姆电极形成步骤(S50：图2)。具体地，形成抗蚀剂图案，从抗蚀剂图案暴露例如第二杂质区14和p+区18的部分，通过例如溅射在整个衬底上形成包含例如Si原子、Ti原子和Al原子的金属膜。此后，剥离例如抗蚀剂图案，使得形成接触栅绝缘膜15并且接触p+区18和第二杂质区14的金属膜。此后，将金属膜加热至例如大致1000℃，使得形成与碳化硅衬底10欧姆接触的源电极16。此外，形成与碳化硅衬底10的基础衬底11接触的漏电极20。然后，完成图1中示出的MOSFET 1。
可使用上述实施例中在n型和p型之间彼此切换的构造。此外，在本实施例中，平面型MOSFET被描述为碳化硅半导体器件的示例。然而，碳化硅半导体器件可以是沟槽型MOSFET。另外，碳化硅半导体器件可以是IGBT(绝缘栅双极性晶体管)等。
接下来，将描述根据本实施例的制造MOSFET 1的方法的效果。
利用根据本实施例的MOSFET 1，施加到栅电极27的栅驱动电压的一半电压下的特征导通电阻小于栅驱动电压下的特征导通电阻的两倍。因此，由于可减小栅电压的瞬变区中的特征导通电阻，因此可改进MOSFET 1的开关特性。
此外，根据本实施例的MOSFET 1，栅电压的阈值电压大于或等于栅驱动电压的5％。因此，可得到常闭MOSFET 1。
另外，根据本实施例的MOSFET 1，栅驱动电压大于或等于10V且小于或等于20V。因此，可改进栅驱动电压大于或等于10V且小于或等于20V下MOSFET 1的开关特性。
另外，根据本实施例的MOSFET 1，特征导通电阻是室温下测量的值。因此，可改进室温下MOSFET 1的开关特性。
另外，根据本实施例的MOSFET 1，与阱区13的栅绝缘膜15接触的第二表面10d包括具有{0-33-8}的面取向的第一面S1。因此，可减小与栅绝缘膜15接触的阱区13的第二表面10d中的沟道电阻。因此，可减小特征导通电阻。
另外，根据本实施例的MOSFET 1，第二表面10d微观地包括第一面S1。第二表面10d还微观地包括具有{0-11-1}的面取向的第二面S2。因此，可进一步减小与栅绝缘膜15接触的阱区13的第二表面10d中的沟道电阻。因此，可进一步减小特征导通电阻。
另外，根据本实施例的MOSFET 1，第二表面10d的第一面S1和第二面S2包括具有{0-11-2}的面取向的复合面SQ。因此，可进一步减小与栅绝缘膜15接触的阱区13的第二表面10d中的沟道电阻。因此，可进一步减小特征导通电阻。
另外，根据本实施例的MOSFET 1，第二表面10d具有相对于{000-1}面的62°±10°的偏离角。因此，可进一步减小与栅绝缘膜15接触的阱区13的第二表面10d中的沟道电阻。因此，可进一步减小特征导通电阻。
示例1
研究根据本发明的示例1和比较示例1的MOSFET 1中的每个的特征导通电阻和栅电压之间的关系。
首先，以与除了下面几点之外与第一实施例中描述的方法相同的方式，制造根据本发明的示例1和比较示例1的MOSFET 1。本发明的示例1和比较示例1的MOSFET 1的碳化硅衬底10的第一主表面10a被设置成分别具有(0-33-8)面和(0001)面。本发明的示例1和比较示例1的MOSFET 1的阱区13的杂质浓度被分别设置成5×1017cm-3和3×1016cm-3。此外，本发明的示例1和比较示例1的各MOSFET 1的沟道长度被设置成1μm。另外，本发明的示例1和比较示例1的MOSFET 1的各栅绝缘膜15的厚度被设置成45nm。
接下来，在变化栅电压的同时，测量在上述方法中制造的本发明的示例1和比较示例1的各MOSFET 1的特征导通电阻。在图15中示出结果。
在图15中，横轴表示栅电压(V)，竖轴表示特征导通电阻(mΩcm2)。如图15中所示，当栅电压是18V(栅驱动电压)时，比较示例1的特征导通电阻是大约11mΩcm2，当栅电压是9V(栅驱动电压的一半电压)时，比较示例1的特征导通电阻是大约31mΩcm2。在比较示例中，针对向栅电极27施加的栅驱动电压的一半电压(9V)的特定电阻比针对栅驱动电压(18V)的特征导通电阻大大约2.8倍。另一方面，当栅电压是18V时，本发明的示例1的特征导通电阻是大约4mΩcm2，当栅电压是9V时，本发明的示例1的特征导通电阻是大约6mΩcm2。针对向栅电极27施加的栅驱动电压的一半电压(9V)的特定电阻比针对栅驱动电压(18V)的特征导通电阻大大约1.5倍。
相比于本发明的示例1，比较示例1具有取决于特征导通电阻的较大栅电压。因此，当栅电压具有大约9V的低值时，比较示例1具有大约31mΩcm2的高特征导通电阻，另一方面，另外，当栅电压具有大约9V的低值时，本发明的示例1可保持大约6mΩcm2的低特征导通电阻。
根据以上描述，经确认，在本发明的示例1的MOSFET 1中，电压(9V)即向栅电极27施加的栅电压的一半下的特征导通电阻小于栅驱动电压(18V)下的特征导通电阻的两倍。
考虑到，如上所述的比较示例1和本发明的示例1中的取决于特征导通电阻的栅电压的差异是因碳化硅衬底10和栅绝缘膜15之间的界面处捕获的电荷造成的。在MOSFET 1中，通过施加栅电压并且在碳化硅衬底10和栅绝缘膜15之间的界面处形成沟道区CH，控制电流的通/断。如果施加的栅电压没有有效用于形成沟道区CH，则特征导通电阻变高。本发明的示例1具有比比较示例1的界面态密度低的界面态密度。因此，在本发明的示例1中，施加的栅电压有效用于形成沟道区CH。结果，特征导通电阻的变化相对于栅电压变小。换句话讲，由于在比较示例1中捕获了许多电荷，因此栅电压没有有效用于形成沟道区CH。
示例2
研究根据本发明的示例2、3和比较示例2的各MOSFET 1的沟道迁移率和栅电压之间的关系。
首先，以与除了下面几点之外与第一实施例中描述的方法相同的方法，制造根据本发明的示例2、3和比较示例2的MOSFET 1。根据本发明的示例2、3和比较示例2的MOSFET 1的阱区13的杂质浓度被分别设置成5×1017cm-3、1×1018cm-3、5×1016cm-3。
接下来，在变化栅电压的同时，测量在上述方法中制造的本发明的示例2、3和比较示例1的各MOSFET 1的沟道迁移率。在图16中示出结果。
在图16中，横轴表示栅电压(V)，竖轴表示沟道迁移率(cm2/Vs)。如图16中所示，比较示例2的MOSFET的阈值电压是0V，15V的栅电压下的沟道迁移率是70cm2/Vs。本发明的示例2和3的MOSFET的阈值电压分别是4V和5V。此外，本发明的示例2和3的MOSFET的阈值电压分别是55cm2/Vs和47cm2/Vs。当本发明的示例2和3的栅驱动电压是15V时，本发明的示例2和3的栅电压的阈值电压分别是大约27％和大约33％。
根据上文，经确认，本发明的示例2和3的MOSFET 1的栅电压的阈值电压大于或等于5％。
要理解，本文中公开的实施例和示例仅仅是例子，将不被当作限制。本发明的范围不受以上描述限制，而是受所附权利要求书的条款限制，并且旨在包括在等同于权利要求书条款的范围和含义内的任何修改形式。
参考符号列表
1 MOSFET；10 碳化硅衬底；10a 第一主表面；10b 第二主表面；10c 第一表面；10d 第二表面；11 基础衬底；12 漂移区；13 阱区；14 第二杂质区；15 栅绝缘膜；16 源电极；17 第一杂质区；18 p+区；19 源互连；20 漏电极；21 层间绝缘膜；23 焊盘电极；27 栅电极；S1 第一面；S2 第二面；SQ、SR 复合面。

Claims (8)

1.一种碳化硅半导体器件，包括：
碳化硅衬底，所述碳化硅衬底包括第一杂质区、阱区和第二杂质区，所述第一杂质区具有第一导电类型，所述阱区接触所述第一杂质区并且具有与所述第一导电类型不同的第二导电类型，所述第二杂质区通过所述阱区与所述第一杂质区分开并且具有所述第一导电类型；
栅绝缘膜，所述栅绝缘膜接触所述第一杂质区和所述阱区；以及
栅电极，所述栅电极接触所述栅绝缘膜并且相对于所述栅绝缘膜布置在所述阱区的相反侧，
向所述栅电极施加的栅驱动电压的一半的电压下的特征导通电阻小于所述栅驱动电压下的所述特征导通电阻的两倍。
2.根据权利要求1所述的碳化硅半导体器件，其中栅电压的阈值电压大于或等于所述栅驱动电压的5％。
3.根据权利要求1或2所述的碳化硅半导体器件，其中所述栅驱动电压大于或等于10V且小于或等于20V。
4.根据权利要求1至3中的任一项所述的碳化硅半导体器件，其中所述特征导通电阻是在室温下测得的值。
5.根据权利要求1至4中的任一项所述的碳化硅半导体器件，与所述栅绝缘膜接触的所述阱区的表面包括具有{0-33-8}的面取向的第一面。
6.根据权利要求5所述的碳化硅半导体器件，其中所述表面微观地包括所述第一面，并且所述表面还微观地包括具有{0-11-1}的面取向的第二面。
7.根据权利要求6所述的碳化硅半导体器件，其中所述表面的所述第一面和所述第二面包括具有{0-11-2}的面取向的复合面。
8.根据权利要求7所述的碳化硅半导体器件，其中所述表面宏观地具有相对于{000-1}面的62°±10°的偏离角。
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