JP7340726B1 - 半導体装置 - Google Patents

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Abstract

半導体装置は、低濃度不純物層（３３）と、ボディ領域（１８）と、低濃度不純物層（３３）の上面と平行な第１の方向に延在するゲートトレンチ（１７）と、ゲートトレンチ（１７）の内部に形成されたゲート絶縁膜（１６）と、ゲート絶縁膜（１６）上に形成されたゲート導体（１５）と、を有する縦型電界効果トランジスタを備え、ボディ領域（１８）は、活性領域を内包し、深さが一定である第１ボディ部分（１８１）と、第１ボディ部分（１８１）に隣接し、第１の方向と低濃度不純物層（３３）の上面において直交する第２の方向に有限の長さで、第１ボディ部分（１８１）の深さよりも浅い位置で一定である区間を有する第２ボディ部分（１８２）とからなり、第２ボディ部分（１８２）は、第２の方向に垂直な平面の断面視で、第１の方向に沿って、不純物が相対的に高濃度である領域と相対的に低濃度である領域とが交互にかつ周期的に表れる部分を有する。

Description

本開示は、半導体装置に関し、特には、チップサイズパッケージ型の半導体装置に関する。
縦型電界効果トランジスタにおいて、耐圧を安定化することが求められている。
特開２００８－１０７２３号公報
縦型電界効果トランジスタの安全な駆動が保証される、ドレイン－ソース間に印加できる最大の電圧は製品仕様書に記載されており、これを仕様最大電圧（定格電圧）という。
仕様最大電圧を上回る電圧を印加していくと、縦型電界効果トランジスタの構造のどこかでインパクトイオン化が発生する。このときの印加電圧が縦型電界効果トランジスタの耐圧である。縦型電界効果トランジスタは、耐圧が仕様最大電圧よりも高くなるように設計されねばならない。
ゲートトレンチを有する縦型電界効果トランジスタの場合、ゲートトレンチの先端は電圧印加に対してインパクトイオン化が起こりやすい箇所であり、ゲートトレンチの製造上の出来栄えに起因して縦型電界効果トランジスタの耐圧にもばらつきが生じる。
特許文献１には、縦型電界効果トランジスタの構造が開示されており、ボディ領域の端部の構造の例が示されている。
上記の課題を解決するために、本開示に係る半導体装置は、フェイスダウン実装が可能なチップサイズパッケージ型の半導体装置であって、第１導電型の不純物を含む第１導電型の半導体基板と、前記半導体基板上に接して形成され、前記半導体基板の前記第１導電型の不純物の濃度より低い濃度の前記第１導電型の不純物を含む第１導電型の低濃度不純物層と、前記低濃度不純物層に形成された前記第１導電型と異なる第２導電型のボディ領域と、前記ボディ領域に形成された前記第１導電型のソース領域と、前記低濃度不純物層の上面から前記ボディ領域を貫通して前記低濃度不純物層の一部までの深さに形成され、前記低濃度不純物層の上面と平行な第１の方向に延在するゲートトレンチと、前記ゲートトレンチの内部に形成されたゲート絶縁膜と、前記ゲートトレンチの内部で、前記ゲート絶縁膜上に形成されたゲート導体と、を有する縦型電界効果トランジスタを備え、前記第１の方向と、前記低濃度不純物層の上面において直交する方向を第２の方向とし、前記第１の方向と前記第２の方向とに共に直交する方向を第３の方向とすると、前記ボディ領域は、前記低濃度不純物層の平面視で、導通チャネルが形成される活性領域を内包し、前記低濃度不純物層の上面からの深さが一定である第１ボディ部分と、前記平面視において、前記活性領域を取り囲む外周領域側で前記第１ボディ部分に隣接し、前記第２の方向に有限の長さで、前記低濃度不純物層の上面からの深さが前記第１ボディ部分の深さよりも浅い位置で一定である区間を有する第２ボディ部分と、から成り、前記第２ボディ部分は、前記第１の方向と前記第３の方向とを含む平面での断面視で、前記第１の方向に沿って、前記第２導電型の不純物が相対的に高濃度である領域と前記第２導電型の不純物が相対的に低濃度である領域とが交互かつ周期的に現れる部分を有する半導体装置であることを特徴とする。
本開示に係る半導体装置は、前記第１の方向と前記第３の方向とを含む平面での断面視において、前記第２ボディ部分は、前記第１の方向に沿って、浅いところと深いところとが交互かつ周期的に現れる部分を有してもよい。
本開示に係る半導体装置は、前記第２の方向と前記第３の方向とを含む平面での断面視において、前記第１ボディ部分の深さをＤ１［μｍ］とし、前記第２ボディ部分の深さが一定となる区間のうち、前記第１ボディ部分に最近接する区間の前記第２ボディ部分の深さをＤ２［μｍ］とし、前記ボディ領域の下面で、前記第１ボディ部分の深さＤ１が終端し、前記第２ボディ部分の下面に接続する点を第１接続点とし、前記第２ボディ部分の下面にあって、前記第１ボディ部分から最も離れて、深さＤ２が終端する点を第２接続点とすると、前記第２の方向と前記第３の方向とを含む平面での断面視で、前記第２ボディ部分の深さは前記第２の方向に単調に減少し、前記第２ボディ部分は、前記第２ボディ部分の下面が、前記第１接続点から、前記第２ボディ部分の深さがＤ２へ変化するまでの第１区間と、前記第２ボディ部分の下面が、前記第２接続点から、前記ボディ領域が前記低濃度不純物層の上面で終端する点へ変化するまでの第２区間と、を有し、前記第２の方向において、前記第１接続点から、前記ボディ領域が前記低濃度不純物層の上面で終端する点までの長さをＬ１［μｍ］とし、前記第２の方向において、前記第２接続点から、前記ボディ領域が前記低濃度不純物層の上面で終端する点までの長さをＬ２［μｍ］とすると、Ｄ２＞Ｄ１×Ｌ２／Ｌ１の関係にあってもよい。
本開示に係る半導体装置は、前記第１の方向と前記第３の方向とを含む平面での断面視で、前記第１の方向に交互かつ周期的に現れる前記第２ボディ部分の浅いところの深さをｄ２１［μｍ］とし、深いところの深さをｄ２２［μｍ］とし、周期をａ［μｍ］とすると、前記第１の方向において、前記第２ボディ部分の深さがｄ２２－（ｄ２２－ｄ２１）／４となる最近接区間は、ａ×Ｄ２／Ｄ１と略等しくてもよい。
上記のような構成によれば、縦型電界効果トランジスタのドレイン－ソース間に仕様最大電圧以上の電圧を印加したときに、ゲートトレンチの出来栄えに起因した耐圧のばらつきを回避できると共に、仕様最大電圧に対して十分なマージンを確保することができる。またボディ領域の終端構造を１回の不純物注入で比較的容易かつ自由に制御することができるので、半導体装置の製造コストを低減する効果を得ることができる。
本開示に係る半導体装置は、フェイスダウン実装が可能なチップサイズパッケージ型の半導体装置であって、第１導電型の不純物を含む第１導電型の半導体基板と、前記半導体基板上に接して形成され、前記半導体基板の前記第１導電型の不純物の濃度より低い濃度の前記第１導電型の不純物を含む第１導電型の低濃度不純物層と、前記低濃度不純物層に形成された前記第１導電型と異なる第２導電型のボディ領域と、前記ボディ領域に形成された前記第１導電型のソース領域と、前記ボディ領域および前記ソース領域と電気的に接続されたソース電極と、前記低濃度不純物層の上面から前記ボディ領域を貫通して前記低濃度不純物層の一部までの深さに形成され、前記低濃度不純物層の上面と平行な第１の方向に延在するゲートトレンチと、前記ゲートトレンチの内部に形成されたゲート絶縁膜と、前記ゲートトレンチの内部で、前記ゲート絶縁膜上に形成されたゲート導体と、を有する縦型電界効果トランジスタを備え、前記第１の方向と、前記低濃度不純物層の上面において直交する方向を第２の方向とし、前記第１の方向と前記第２の方向とに共に直交する方向を第３の方向とすると、前記ボディ領域は、前記低濃度不純物層の平面視で、導通チャネルが形成される活性領域を内包し、前記低濃度不純物層の上面からの深さがＤ１［μｍ］で一定である第１ボディ部分と、前記平面視において、前記活性領域を取り囲む外周領域側で前記第１ボディ部分に隣接し、前記第２の方向に有限の長さで、前記低濃度不純物層の上面からの深さが前記第１ボディ部分の深さよりも浅いＤ２［μｍ］で一定である区間を有する第２ボディ部分と、から成り、前記低濃度不純物層の上面から前記ソース領域の下面までの深さをＤｓ［μｍ］とすると、Ｄ２＜Ｄｓ＜Ｄ１であり、前記第１ボディ部分の前記第３の方向における前記第２導電型の不純物濃度プロファイルと、前記第２ボディ部分の前記第３の方向における前記第２導電型の不純物濃度プロファイルとは、前記低濃度不純物層の上面から深さＤ２までの区間において、前記第２導電型の不純物濃度が１Ｅ１９ｃｍ－３以上となる範囲で一致してもよい。
本開示に係る半導体装置は、前記第２の方向と前記第３の方向とを含む平面での断面視で、前記低濃度不純物層に直接に接触する酸化膜は、前記第２の方向において、前記第１ボディ部分と前記第２ボディ部分との境界よりも、前記半導体装置の外周領域側に設置されてもよい。
本開示に係る半導体装置は、前記第２の方向と前記第３の方向とを含む平面での断面視において、前記第２ボディ部分の深さがＤ２で一定となる区間は、前記第２ボディ部分の深さが一定となる区間のうち、前記第１ボディ部分に最近接する区間であり、前記ボディ領域の下面で、前記第１ボディ部分の深さＤ１が終端し、前記第２ボディ部分の下面に接続する点を第１接続点とし、前記第２ボディ部分の下面にあって、前記第１ボディ部分から最も離れて、深さＤ２が終端する点を第２接続点とすると、前記第２の方向と前記第３の方向とを含む平面での断面視で、前記第２ボディ部分の深さは前記第２の方向に単調に減少し、前記第２ボディ部分は、前記第２ボディ部分の下面が、前記第１接続点から、前記第２ボディ部分の深さがＤ２へ変化するまでの第１区間と、前記第２ボディ部分の下面が、前記第２接続点から、前記ボディ領域が前記低濃度不純物層の上面で終端する点へ変化するまでの第２区間と、を有し、前記第２の方向と前記第３の方向とを含む平面での断面視で、前記第２ボディ部分の前記第２区間は前記酸化膜の直下にあってもよい。
本開示に係る半導体装置は、前記第２の方向において、前記第１接続点から、前記ボディ領域が前記低濃度不純物層の上面で終端する点までの長さをＬ１［μｍ］とすると、前記半導体装置のドレイン－ソース間仕様最大電圧ＢＶＤＳＳ［Ｖ］が、ＢＶＤＳＳ≦２６．４×（Ｌ１）２－３６．４×Ｌ１＋３１．５の関係にあってもよい。
上記のような構成によれば、ボディ領域とソース電極の接触抵抗を低減しつつ、縦型電界効果トランジスタのドレイン‐ソース間に仕様最大電圧以上の電圧を印加したときに、ゲートトレンチの出来栄えに起因した耐圧のばらつきを回避できると共に、仕様最大電圧に対して十分なマージンを確保することができる。
本開示に係る半導体装置は、前記第２の方向と前記第３の方向とを含む平面での断面視で、前記ゲート導体と同電位となるゲート配線構造は、前記第２の方向において、前記第２ボディ部分よりも、前記半導体装置の外周領域側にだけ設置されてもよい。
上記のような構成によれば、ボディ領域の終端部で、ゲート配線からの電界の影響を受けにくくすることができるので、縦型電界効果トランジスタの耐圧をねらいの範囲で安定化する効果を得ることができる。
本開示に係る半導体装置は、前記第３の方向において、前記ゲートトレンチの内部における前記ゲート導体の上面は、前記ソース領域と前記ボディ領域との界面よりも上部にあり、前記ゲート導体の上面から、前記ソース領域と前記ボディ領域との界面までの長さと、前記ボディ領域と前記低濃度不純物層との界面から、前記ゲートトレンチの先端までの長さとの和は、前記半導体装置の面内で一定であってもよい。
上記のような構成によれば、縦型電界効果トランジスタのしきい値電圧Ｖｔｈ［Ｖ］の製造ばらつきを抑えられるため、Ｖｔｈばらつきに起因した製造歩留を高めることができる。
本開示は、縦型電界効果トランジスタの耐圧を安定化できると共に、仕様最大電圧に対して十分なマージンを確保した耐圧を示す半導体装置を提供することを目的とする。
図１は、実施形態１に係る半導体装置の構造の一例を示す断面模式図である。 図２Ａは、実施形態１に係る半導体装置の構造の一例を示す平面模式図である。 図２Ｂは、実施形態１に係る半導体装置に流れる主電流を示す断面模式図である。 図３Ａは、実施形態１に係る第１のトランジスタの略単位構成の平面模式図である。 図３Ｂは、実施形態１に係る第１のトランジスタの略単位構成の斜視模式図である。 図４は、実施形態１に係る半導体装置の構造の一例を示す平面模式図である。 図５Ａは、実施形態１に係る半導体装置で、半導体装置の外周における構造の一例を示す断面模式図である。 図５Ｂは、図５Ａの一部を拡大した断面模式図である。 図５Ｃは、図５Ａに示す半導体装置の外周における構造に、インパクトイオン像のシミュレーションをおこなった結果を重ね合わせた断面模式図である。 図６は、実施形態１に係る半導体装置の第１ボディ部分と第２ボディ部分との深さの差を変化させたときの、それぞれの構造における耐圧と第１ボディ部分と第２ボディ部分との深さの差との関係を示すグラフである。 図７は、実施形態１に係る半導体装置の、製造過程の一工程における状態を示した断面模式図である。 図８は、実施形態１に係る半導体装置の、製造過程の一工程における状態を示した断面模式図である。 図９は、実施形態１に係る半導体装置の、製造過程の一工程における状態を示した断面模式図である。 図１０Ａは、実施形態１に係る半導体装置の構造をシミュレーションした結果を示す断面模式図である。 図１０Ｂは、実施形態１に係る半導体装置のドーピング濃度をシミュレーションした結果をプロットしたグラフである。 図１０Ｃは、実施形態１に係る半導体装置のドーピング濃度をシミュレーションした結果をプロットしたグラフであり、図１０Ｂの一部を拡大して示したものである。 図１０Ｄは、図１０Ａの一部を強調して表した断面模式図である。 図１１Ａは、実施形態２に係る半導体装置で、半導体装置の外周における構造の一例を示す断面模式図である。 図１１Ｂは、図１１Ａの一部を拡大した断面模式図である。 図１１Ｃは、図１１Ａに示す半導体装置の外周における構造に、インパクトイオン像のシミュレーションをおこなった結果を重ね合わせた断面模式図である。 図１１Ｄは、実施形態２に係る半導体装置の、半導体装置の外周における構造の一例を示す断面模式図である。 図１２は、実施形態２に係る半導体装置の第１ボディ部分と第２ボディ部分における第２導電型の不純物プロファイルをシミュレーションした結果である。 図１３Ａは、実施形態２に係る半導体装置の第２ボディ部分の長さを変化させたときの、それぞれの構造におけるインパクトイオン像のシミュレーション結果である。 図１３Ｂは、実施形態２に係る半導体装置の第２ボディ部分の長さを変化させたときの、それぞれの構造におけるＶＤＳ－ＩＤＳの関係を示すグラフである。 図１３Ｃは、実施形態２に係る半導体装置の第２ボディ部分の長さを変化させたときの、それぞれの構造における耐圧と第２ボディ部分の長さとの関係を示すグラフである。 図１４は、比較例に係る半導体装置で、半導体装置の外周における構造の一例を示す断面模式図である。 図１５Ａ１は、比較例に係る半導体装置の製造過程を示す断面模式図である。 図１５Ａ２は、比較例に係る半導体装置の製造過程を示す断面模式図である。 図１５Ａ３は、比較例に係る半導体装置の製造過程を示す断面模式図である。 図１５Ａ４は、比較例に係る半導体装置の製造過程を示す断面模式図である。 図１５Ａ５は、比較例に係る半導体装置の製造過程を示す断面模式図である。 図１５Ａ６は、比較例に係る半導体装置の製造過程を示す断面模式図である。 図１５Ｂ１は、実施形態２に係る半導体装置の製造過程を示す断面模式図である。 図１５Ｂ２は、実施形態２に係る半導体装置の製造過程を示す断面模式図である。 図１５Ｂ３は、実施形態２に係る半導体装置の製造過程を示す断面模式図である。 図１５Ｂ４は、実施形態２に係る半導体装置の製造過程を示す断面模式図である。 図１５Ｂ５は、実施形態２に係る半導体装置の製造過程を示す断面模式図である。 図１６Ａは、比較例に係る半導体装置の構造の一例を示す断面模式図である。 図１６Ｂは、実施形態２に係る半導体装置の構造の一例を示す断面模式図である。
［１．半導体装置の構造］
以下では、後述する本開示の実施形態に先立ち、それぞれの実施形態に共通する事項を説明する。
本開示における縦型電界効果トランジスタについては、デュアル構成を例にとって説明する。デュアル構成であることは必須ではなく、シングル構成の縦型電界効果トランジスタであってもよく、トリプル以上の構成の縦型電界効果トランジスタであってもよい。
図１は半導体装置の構造の一例を示す断面図である。図２Ａはその平面図であり、半導体装置の大きさや形状、電極パッドの配置は一例である。図２Ｂは、半導体装置に流れる主電流を模式的に示す断面図である。図１および図２Ｂは、図２ＡのＩ－Ｉにおける切断面である。
図１および図２Ａに示すように、半導体装置１は、半導体層４０と、金属層３０と、半導体層４０内の第１の領域Ａ１に形成された第１の縦型電界効果トランジスタ１０（以下、「トランジスタ１０」とも称する。）と、半導体層４０内の第２の領域Ａ２に形成された第２の縦型電界効果トランジスタ２０（以下、「トランジスタ２０」とも称する。）と、を有する。ここで、図２Ａに示すように、第１の領域Ａ１と第２の領域Ａ２とは、半導体層４０の平面視において互いに隣接し、半導体装置１を面積で二等分する。図２Ａでは第１の領域Ａ１と第２の領域Ａ２の仮想的な境界線を破線９０で示している。
半導体層４０は、半導体基板３２と低濃度不純物層３３とが積層されて構成される。半導体基板３２は、半導体層４０の裏面側に配置され、第１導電型の不純物を含む、第１導電型のシリコンからなる。低濃度不純物層３３は、半導体層４０の表面側に配置され、半導体基板３２に接触して形成され、半導体基板３２の第１導電型の不純物の濃度より低い濃度の第１導電型の不純物を含んで、第１導電型である。低濃度不純物層３３は、例えば、エピタキシャル成長により半導体基板３２上に形成されてもよい。なお、低濃度不純物層３３はトランジスタ１０およびトランジスタ２０のドリフト層でもあり、本明細書中ではドリフト層とよぶこともある。
金属層３０は、半導体層４０の裏面側に接触して形成され、銀（Ａｇ）もしくは銅（Ｃｕ）からなる。なお、金属層３０には、金属材料の製造工程において不純物として混入する金属以外の元素が微量に含まれていてもよい。また、金属層３０は半導体層４０の裏面側の全面に形成されていても、全面に形成されていなくてもどちらでもよい。
図１および図２Ａに示すように、低濃度不純物層３３の第１の領域Ａ１には、第１導電型と異なる第２導電型の不純物を含む第１のボディ領域１８が形成されている。第１のボディ領域１８には、第１導電型の不純物を含む第１のソース領域１４、第１のゲート導体１５、および第１のゲート絶縁膜１６が形成されている。
第１のゲート絶縁膜１６は、半導体層４０の上面から第１のボディ領域１８を貫通して低濃度不純物層３３の一部までの深さに形成された複数の第１のゲートトレンチ１７の内部に形成され、第１のゲート導体１５は第１のゲート絶縁膜１６上に形成されている。
第１のソース電極１１は部分１２と部分１３とからなり、部分１２は、部分１３を介して第１のソース領域１４および第１のボディ領域１８に接続されている。第１のゲート導体１５は半導体層４０の内部に埋め込まれた、埋め込みゲート電極であり、第１のゲート電極パッド１１９に電気的に接続される。
第１のソース電極１１の部分１２は、フェイスダウン実装におけるリフロー時にはんだと接合される層であり、限定されない一例として、ニッケル、チタン、タングステン、パラジウムのうちのいずれか１つ以上を含む金属材料で構成されてもよい。部分１２の表面には、金などのめっきが施されてもよい。
第１のソース電極１１の部分１３は、部分１２と半導体層４０とを接続する層であり、限定されない一例として、アルミニウム、銅、金、銀のうちのいずれか１つ以上を含む金属材料で構成されてもよい。
低濃度不純物層３３の第２の領域Ａ２には、第２導電型の不純物を含む第２のボディ領域２８が形成されている。第２のボディ領域２８には、第１導電型の不純物を含む第２のソース領域２４、第２のゲート導体２５、および第２のゲート絶縁膜２６が形成されている。
第２のゲート絶縁膜２６は、半導体層４０の上面から第２のボディ領域２８を貫通して低濃度不純物層３３の一部までの深さに形成された複数の第２のゲートトレンチ２７の内部に形成されており、第２のゲート導体２５は第２のゲート絶縁膜２６上に形成されている。
第２のソース電極２１は部分２２と部分２３とからなり、部分２２は、部分２３を介して第２のソース領域２４および第２のボディ領域２８に接続されている。第２のゲート導体２５は半導体層４０の内部に埋め込まれた、埋め込みゲート電極であり、第２のゲート電極パッド１２９に電気的に接続される。
第２のソース電極２１の部分２２は、フェイスダウン実装におけるリフロー時にはんだと接合される層であり、限定されない一例として、ニッケル、チタン、タングステン、パラジウムのうちのいずれか１つ以上を含む金属材料で構成されてもよい。部分２２の表面には、金などのめっきが施されてもよい。
第２のソース電極２１の部分２３は、部分２２と半導体層４０とを接続する層であり、限定されない一例として、アルミニウム、銅、金、銀のうちのいずれか１つ以上を含む金属材料で構成されてもよい。
トランジスタ１０およびトランジスタ２０の上記構成により、半導体基板３２は、トランジスタ１０の第１のドレイン領域およびトランジスタ２０の第２のドレイン領域が共通化された、共通ドレイン領域として機能する。低濃度不純物層３３の、半導体基板３２に接する側の一部も、共通ドレイン領域として機能する場合がある。また金属層３０はトランジスタ１０のドレイン電極およびトランジスタ２０のドレイン電極が共通化された、共通ドレイン電極として機能する。
図１に示すように、第１のボディ領域１８は、開口を有する層間絶縁層３４で覆われ、層間絶縁層３４の開口を通して、第１のソース領域１４に接続される第１のソース電極１１の部分１３が設けられている。層間絶縁層３４および第１のソース電極の部分１３は、開口を有するパッシベーション層３５で覆われ、パッシベーション層３５の開口を通して第１のソース電極の部分１３に接続される部分１２が設けられている。
第２のボディ領域２８は、開口を有する層間絶縁層３４で覆われ、層間絶縁層３４の開口を通して、第２のソース領域２４に接続される第２のソース電極２１の部分２３が設けられている。層間絶縁層３４および第２のソース電極の部分２３は、開口を有するパッシベーション層３５で覆われ、パッシベーション層３５の開口を通して第２のソース電極の部分２３に接続される部分２２が設けられている。
したがって複数の第１のソース電極パッド１１６および複数の第２のソース電極パッド１２６は、それぞれ第１のソース電極１１および第２のソース電極２１が半導体装置１の表面に部分的に露出した領域、いわゆる端子の部分を指す。同様に、１以上の第１のゲート電極パッド１１９および１以上の第２のゲート電極パッド１２９は、それぞれ第１のゲート電極１９（図１、図２Ａ、図２Ｂには図示せず。）および第２のゲート電極２９（図１、図２Ａ、図２Ｂには図示せず。）が半導体装置１の表面に部分的に露出した領域、いわゆる端子の部分を指す。
半導体装置１において、例えば、第１導電型をＮ型、第２導電型をＰ型として、第１のソース領域１４、第２のソース領域２４、半導体基板３２、および、低濃度不純物層３３はＮ型半導体であり、かつ、第１のボディ領域１８および第２のボディ領域２８はＰ型半導体であってもよい。
また、半導体装置１において、例えば、第１導電型をＰ型、第２導電型をＮ型として、第１のソース領域１４、第２のソース領域２４、半導体基板３２、および、低濃度不純物層３３はＰ型半導体であり、かつ、第１のボディ領域１８および第２のボディ領域２８はＮ型半導体であってもよい。
以下の説明では、トランジスタ１０とトランジスタ２０とが、第１導電型をＮ型、第２導電型をＰ型とした、いわゆるＮチャネル型トランジスタの場合として、半導体装置１の導通動作について説明する。
尚、ここではトランジスタ１０とトランジスタ２０については、機能、特性、構造等に何ら差異のない、対称性が備わることを前提に説明した。図１、図２Ａ、図２Ｂも対称性を前提に描画しているが、本発明におけるチップサイズパッケージ型の、デュアル構成の縦型電界効果トランジスタにおいては、対称性は必ずしも必要な条件ではない。
シングル構成の縦型電界効果トランジスタについては、概ねデュアル構成の縦型電界効果トランジスタの片側（トランジスタ１０）のみで形成されるものと認識してよい。ただしチップサイズパッケージ型では、ソース電極パッド１１６、ゲート電極パッド１１９を備える半導体層４０の表面側に、さらにドレイン電極パッドを設ける必要がある。この場合、半導体層４０の裏面側に備わるドレイン層と電気的に接続するドレイン引き出し構造を、半導体層４０の表面側から形成しておく必要がある。
［２．縦型電界効果トランジスタの動作］
図３Ａおよび図３Ｂは、それぞれ、半導体装置１のＸ方向およびＹ方向に繰り返し形成される、トランジスタ１０（またはトランジスタ２０）の略単位構成の、平面図および斜視図である。図３Ａおよび図３Ｂでは、分かりやすくするために半導体基板３２、第１のソース電極１１（または第２のソース電極２１）、パッシベーション層３５および層間絶縁層３４は図示していない。
Ｙ方向とは、半導体層４０（低濃度不純物層３３）の上面と平行し、第１のゲートトレンチ１７および第２のゲートトレンチ２７が延在する方向である。またＸ方向とは、半導体層４０（低濃度不純物層３３）の上面と平行し、Ｙ方向に直交する方向のことをいい、Ｚ方向とはＸ方向にもＹ方向にも直交し、半導体装置の高さ方向を示す方向のことをいう。本開示ではＹ方向のことを第１の方向、Ｘ方向のことを第２の方向、Ｚ方向のことを第３の方向と表すこともある。
図３Ａおよび図３Ｂに示すように、トランジスタ１０には、第１のボディ領域１８と第１のソース電極１１とを電気的に接続する第１の接続部１８Ａが備わる。第１の接続部１８Ａは、第１のボディ領域１８のうち、第１のソース領域１４が形成されていない領域であり、第１のボディ領域１８と同じ第２導電型の不純物を含む。第１のソース領域１４と第１の接続部１８Ａとは、Ｙ方向に沿って交互に、かつ周期的に繰り返し配置される。トランジスタ２０についても同様である。
半導体装置１において、第１のソース電極１１に高電圧および第２のソース電極２１に低電圧を印加し、第２のソース電極２１を基準として第２のゲート電極２９（第２のゲート導体２５）にしきい値以上の電圧を印加すると、第２のボディ領域２８中の第２のゲート絶縁膜２６の近傍に導通チャネルが形成される。その結果、第１のソース電極１１－第１の接続部１８Ａ－第１のボディ領域１８－低濃度不純物層３３－半導体基板３２－金属層３０－半導体基板３２－低濃度不純物層３３－第２のボディ領域２８に形成された導通チャネル－第２のソース領域２４－第２のソース電極２１という経路で主電流が流れて半導体装置１が導通状態となる。なお、この導通経路における、第２のボディ領域２８と低濃度不純物層３３との界面にはＰＮジャンクション（主接合ともいう）があり、ボディダイオードとして機能している。また、この主電流は金属層３０を流れるため、金属層３０を厚くすることで、主電流経路の断面積が拡大し、半導体装置１のオン抵抗は低減できる。
同様に、半導体装置１において、第２のソース電極２１に高電圧および第１のソース電極１１に低電圧を印加し、第１のソース電極１１を基準として第１のゲート電極１９（第１のゲート導体１５）にしきい値以上の電圧を印加すると、第１のボディ領域１８中の第１のゲート絶縁膜１６の近傍に導通チャネルが形成される。その結果、第２のソース電極２１－第２の接続部２８Ａ－第２のボディ領域２８－低濃度不純物層３３－半導体基板３２－金属層３０－半導体基板３２－低濃度不純物層３３－第１のボディ領域１８に形成された導通チャネル－第１のソース領域１４－第１のソース電極１１という経路で主電流が流れて半導体装置１が導通状態となる。なお、この導通経路における、第１のボディ領域１８と低濃度不純物層３３との界面にはＰＮジャンクション（主接合ともいう）があり、ボディダイオードとして機能している。
［３．活性領域と外周領域（端部）］
図４は、半導体装置１の構成要素のうち、第１のボディ領域１８と第２のボディ領域２８と、第１の活性領域１１２と第２の活性領域１２２との、半導体層４０（低濃度不純物層３３）の平面視における形状の一例を示す平面図である。図４では図示していないが、第１のゲートトレンチ１７も第２のゲートトレンチ２７も、Ｙ方向に延在している。
第１の活性領域１１２とは、トランジスタ１０の第１のゲート電極１９（第１のゲート導体１５）にしきい値以上の電圧を印加したときに導通チャネルが形成される部分すべてを内包する最小範囲を指す。導通チャネルが形成される部分とは、複数の第１のゲートトレンチ１７の各々が、第１のソース領域１４と隣接する部分である。半導体層４０の平面視で、第１の活性領域１１２は第１のボディ領域１８に内包される。
第２の活性領域１２２とはトランジスタ２０の第２のゲート電極２９（第２のゲート導体２５）にしきい値以上の電圧を印加したときに導通チャネルが形成される部分すべてを内包する最小範囲を指す。導通チャネルが形成される部分とは、複数の第２のゲートトレンチ２７の各々が、第２のソース領域２４と隣接する部分である。半導体層４０の平面視で、第２の活性領域１２２は第２のボディ領域２８に内包される。
第１の領域Ａ１のうち第１の活性領域１１２を取り囲む領域を第１の外周領域とよび、第２の領域Ａ２のうち第２の活性領域１２２を取り囲む領域を第２の外周領域とよぶ。
本開示では第１のボディ領域１８は、半導体装置１の第１の外周領域において、Ｘ方向にもＹ方向にも、段階的に浅くなって終端する。また第２のボディ領域２８は、半導体装置１の第２の外周領域において、Ｘ方向にもＹ方向にも、段階的に浅くなって終端する。
以下では実施形態ごとに、ボディ領域が終端する形状の特徴と効果を説明するが、まず第１のボディ領域１８または第２のボディ領域２８の下面、すなわち主接合１８ｂの同定の仕方について説明しておく。尚、本開示ではボディ領域の下面、と、主接合、は同意である。
主接合１８ｂの同定の仕方の一例として、半導体装置１を、ＸＺ面またはＹＺ面が露呈するように切断し、第１の外周領域または第２の外周領域を含む断面における一定の範囲を、ステイニング処理したうえでＳＥＭ（Ｓｃａｎｎｉｎｇ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）観察する方法がある。ステイニング処理は硝酸、弗酸、酢酸を一定の割合で混在させた薬液でエッチングをおこなう方法のことであり、これによって、Ｐ型の不純物を含む半導体領域の色合いを黒色化し、ボディ領域とドリフト層との界面を明瞭にすることができる。
主接合１８ｂの同定の仕方の別の例として、半導体装置１を、ＸＺ面またはＹＺ面が露呈するように切断し、第１の外周領域または第２の外周領域を含む断面における一定の範囲を、走査型静電容量顕微鏡法（ＳＣＭ＝Ｓｃａｎｎｉｎｇ Ｃａｐａｃｉｔａｎｃｅ Ｍｉｃｒｏｓｃｏｐｙ）で測定する方法がある。
ＳＣＭは観察表面における半導体の不純物濃度を測定することは難しいが、導電型については高精度で測定することができるので断面における半導体の導電型をマッピングできる。ＳＣＭでは通常、Ｎ型Ｐ型の違いをキャリア濃度に依存した容量変動で表わし、絶対値がその極性の信号強度を表す数値データが、測定した単位箇所ごとに得られる。
主接合１８ｂの位置は原理的にはＮ型でもＰ型でもないため、数値データが０あるいは０近傍になる位置を追跡すればよい。したがって横軸にＸ方向の位置、縦軸に極性の信号強度をプロットすれば、縦軸が０となるところを主接合１８ｂの位置であると考えて差し支えない。
本開示では、主接合１８ｂが平坦であると表記することがあるが、必ずしも厳密な平坦さが規定されることを指すものではなく、ＳＣＭによって得られるプロファイルや、ＳＥＭによって得られる画像を通して、位置平均でおよそ平坦であると認められることを含んでいる。
尚、以降の各実施形態の説明では、半導体装置１がデュアル構成であることは重視せず、特に断らない限り、それぞれの構成要素を第１の、第２の、と区別せずに記載することとする。付与番号は第１の構成要素に付与されたものを代表して使用する。
（実施形態１）
［１－１．ボディ領域の端部構造の形状］
図５Ａは本実施形態１における、半導体装置１のＸ方向における外周領域の構造（以降では端部の構造、または終端構造ということがある）の一部を模式的に示したものである。また図５Ｂは図５Ａの一部であって、ボディ領域１８の端部構造の一部を拡大したものである。
尚、図５Ａと図５Ｂおよび後述する図５Ｃでは、パッシベーション層３５と金属層３０とについては図示を省略している。
デュアル型の半導体装置１の場合、平面視で、第１の外周領域は第１の活性領域１１２を取り囲み、第２の外周領域は第２の活性領域１２２を取り囲むため、半導体装置１の中央側（トランジスタ１０とトランジスタ２０の境界線９０の付近）にも類似の構造が備わることになる。図５Ａに示す断面模式図は、図４に示した各破線枠で、矢印側から断面を見たものとして共通すると捉えて差し支えない。
図５Ａに示すように、ボディ領域１８は、導通チャネルが形成される活性領域１１２を内包し、前記低濃度不純物層３３の上面からの深さが一定である第１ボディ部分１８１と、活性領域１１２を含まず、低濃度不純物層３３の平面視において、活性領域１１２を取り囲む外周領域側で第１ボディ部分１８１に隣接し、Ｘ方向に有限の長さで、低濃度不純物層３３の上面からの深さが第１ボディ部分１８１の深さよりも浅い位置で一定である区間を有する第２ボディ部分１８２と、から成っている。
Ｘ方向とＺ方向とを含む平面（ＸＺ面）での断面視において、第１ボディ部分１８１の深さ（第１ボディ部分１８１の上面から下面、すなわち主接合１８ｂまでのＺ方向の長さ）をＤ１［μｍ］とし、第２ボディ部分１８２で、深さ（第２ボディ部分１８２の上面から下面、すなわち主接合１８ｂまでのＺ方向の長さ）が一定となる区間のうち、第１ボディ部分１８１に最近接する区間の深さをＤ２［μｍ］とすると、Ｄ１＞Ｄ２である。尚、図５Ａまたは図５Ｂでは第２ボディ部分１８２で深さが一定となる区間は１個所しかないので、この区間の深さがＤ２である。
同じ断面視で、第１ボディ部分１８１は、ボディ領域１８のうち、ボディ領域１８の下面１８ｂが活性領域１１２を含む側で、深さＤ１で平坦な形状を示す部分である。ボディ領域１８の下面１８ｂが外周領域側において＋Ｚ方向に上昇し始める点から、外周領域側において、低濃度不純物層３３の上面で終端する点までが第２ボディ部分１８２である。
同じ断面視において、ボディ領域１８の下面１８ｂで、第１ボディ部分１８１の深さＤ１が終端し、第２ボディ部分１８２の下面に接続する点を第１接続点１８ａ１とすると、第１ボディ部分１８１と第２ボディ部分１８２との境界１８ａは、第１接続点１８ａ１を通るＺ方向の直線になる。
さらに同じ断面視で、第２ボディ部分１８２は、ボディ領域１８の下面１８ｂが、第１接続点１８ａ１から深さＤ２へ変化するまでの、Ｘ方向に向かう有限の長さの第１区間を含む。第１接続点１８ａ１は第１ボディ部分１８１に含まれると捉えることもできるし、第２ボディ部分１８２の第１区間に含まれると捉えることもできる。また、第２ボディ部分１８２で、深さがＤ２で平坦に維持される区間を、第１区間に含めて捉えてもよい。
同じ断面視で、第２ボディ部分１８２の下面にあって、Ｘ方向において、第１ボディ部分から最も離れて、深さＤ２が終端する位置を第２接続点１８ａ２とすると、第２ボディ部分１８２は、第２接続点１８ａ２から、ボディ領域１８が低濃度不純物層３３の上面で終端する点までの、Ｘ方向に向かう有限の長さの第２区間を含む。第２区間は第２接続点１８ａ２を含む。
同じ断面視で、第２ボディ部分１８２で深さがＤ２で平坦に維持される区間を、第１区間に含めて捉えると、第２接続点１８ａ２はボディ領域１８の下面１８ｂにあって、第２ボディ領域１８２の第１区間と第２区間を接続する点である。
同じ断面視で、第２のボディ部分１８２の下面を幾何学的に捉えると、第２接続点１８ａ２は、第１接続点１８ａ１と変局の方向を同一にする変局点であって、第１接続点１８ａ１に最近接した変局点であるといえる。
同じ断面視で、第１区間におけるボディ領域１８の下面１８ｂは、深さがＤ１からＤ２へ変化するまで、深さがＤ１よりも深くなるところを有さない。また同じ断面視で、第２区間におけるボディ領域１８の下面１８ｂは、深さがＤ２からゼロ（低濃度不純物層３３の上面）へ変化するまで、深さがＤ２よりも深くなるところを有さない。すなわち、同じ断面視で第２ボディ部分１８２の深さはＸ方向に単調に減少する。
同じ断面視で、第２ボディ部分１８２のＸ方向に沿った長さをＬ１［μｍ］とする。Ｌ１は第１接続点１８ａ１から、第２ボディ部分１８２が低濃度不純物層３３の上面で終端する点までの、Ｘ方向における長さである。
同じ断面視で、第２ボディ部分１８２において、第２区間のＸ方向に沿った長さをＬ２［μｍ］とする。Ｌ２は第２接続点１８ａ２から、第２ボディ部分１８２が低濃度不純物層３３の上面で終端する点までの、Ｘ方向における長さである。
また同じ断面視で、第２ボディ部分１８２よりも半導体装置１の外周領域側には、第２導電型を示す半導体領域は存在しない。
後述するが、Ｄ１とＤ２の大小関係およびＬ１とＬ２の大きさは、半導体装置１の外周領域における主接合（これを主接合端ともいう）の曲率を決める要素である。主接合端の曲率に応じて、空乏層の拡がりが影響を受け、インパクトイオン化の起こりやすさが決まる。
［１－２．ボディ領域に端部構造を設ける効果］
図５Ａに示した構造を用いて、ドレイン－ソース間に製品仕様における定格電圧（ここでは２２Ｖ）を印加したときのシミュレーションにおけるインパクトイオン像を図５Ｃに示す。図５Ｃでは、色の濃淡でインパクトイオン化率の差を表しており、それを部分的に図５Ａに重ね合わせて示している。これによれば主接合１８ｂ（ボディ領域１８の下面１８ｂ）に沿って、最も電界強度が強くなり、インパクトイオン化が起こりやすい箇所は、第２ボディ部分１８２の第２区間にあることが分かる。
第２ボディ部分１８２のうち、浅い部分がある（Ｄ１＞Ｄ２）ことで、図５Ｃ内の白線で示したように、主接合１８ｂを挟む空乏層の拡がりが制限を受けることになる。
さらに第２接続点１８ａ２およびこれより外周領域側にある第２区間は、主接合１８ｂの形状の影響を受けて等電位線の密度が高まり、電界強度が増大してインパクトイオン化が起こりやすくなる。したがって第２ボディ部分１８２の第２区間が最もドレイン－ソース間の電圧印加に対して最も耐圧が低い構造になる。
耐圧が第２区間で低くなるようにするのに有利な条件について、図５Ｂを用いて述べる。
図５Ｂに示すようにＸＺ平面の断面視において、第１接続点１８ａ１と、低濃度不純物層３３の上面においてボディ領域１８が終端する点（便宜的にこれを上面終端点とよぶ）とを結ぶ直線を直線１とする。直線１と低濃度不純物層３３の上面とが成す角度をθ１とすると、ｔａｎθ１＝Ｄ１／Ｌ１である。
ドレイン－ソース間に電圧を印加していくと、空乏層は主接合１８ｂを挟んで上下に広がる。空乏層の下端に注目すると、第１接続点１８ａ１における空乏層下端は、主接合１８ｂから‐Ｚ方向に、一定の距離をおいて存在する。ここを通って直線１に平行な直線を直線３とする。
尚、上記一定の距離とは、第１ボディ部分１８１の主接合１８ｂ付近の第２導電型の不純物濃度や、低濃度不純物層３３の第１導電型の不純物濃度などに応じて決まる。
仮に第２ボディ部分１８２の主接合１８ｂが直線１と一致する形状であったとしたら、空乏層下端は直線３で近似することができ、この場合、第２ボディ部分１８２における空乏層下端は均一で、特に電界強度が増大する箇所が存在しない。
しかし第２ボディ部分１８２の主接合１８ｂが図５Ｂに示すような形状であれば、特に第２接続点１８ａ２が直線１よりも下方（－Ｚ方向）に突出していることで、第２接続点１８ａ２を含む第２区間の空乏層の拡がりが圧迫される。この結果、電界強度が増大するので、第２区間で耐圧の低い箇所を設けることができる。
第２接続点１８ａ２と上面終端点とを結ぶ直線２と、低濃度不純物層３３の上面とが成す角度をθ２（ｔａｎθ２＝Ｄ２／Ｌ２）とすると、第２接続点１８ａ２が直線１よりも下方に突出するには、θ２＞θ１が成立することが望ましい。言い換えると、第２ボディ部分１８２における深さＤ２について、Ｄ１×Ｌ２／Ｌ１＜Ｄ２＜Ｄ１の関係が成立することが望ましい。
活性領域１１２を含む第１ボディ部分１８１において耐圧が低くなるのは、構造上、ゲートトレンチ１７の先端近傍になる。ゲートトレンチ１７の先端近傍でインパクトイオン化が起こる場合、ゲートトレンチ１７の製造上の出来栄えに起因して耐圧にばらつきが生じる。このためゲートトレンチ１７の先端よりも、敢えてインパクトイオン化が起こりやすい構造を、半導体装置の外周領域に設けておくと耐圧のばらつきを抑制できる。
したがってトランジスタ１０としては、第１ボディ部分１８１における耐圧より、第２ボディ部分１８２における耐圧の方が低くなるように敢えて設計しておくと、トランジスタ１０の耐圧を安定化する意味で望ましい。
すなわちトランジスタ１０の製品仕様に示されるドレイン－ソース間の仕様最大電圧（定格電圧）＜第２ボディ部分１８２における耐圧＜第１ボディ部分１８１における耐圧、という関係が成立することが望ましい。
第１ボディ部分１８１の深さＤ１と第２ボディ部分１８２の深さＤ２との差異（Ｄ１－Ｄ２［μｍ］）と、耐圧ＢＶＤＳＳ［Ｖ］との関係の一例を図６にプロットした。ＢＶＤＳＳ［Ｖ］とは、ドレイン－ソース間電流をＩＤＳ［Ａ］、ドレイン－ソース間電圧をＶＤＳ［Ｖ］としたとき、ＩＤＳ＝１．０μＡとなるときのＶＤＳで、これをその構造における耐圧と定義する（ＢＶＤＳＳ＝ＶＤＳ＠ＩＤＳ＝１．０μＡ）。図６ではＬ１、Ｌ２はじめ他のパラメータと共にＤ１の値を固定したうえで、Ｄ２の値だけを変化させている。
図６によればＤ１－Ｄ２が大きくなるほど、つまり第２接続点１８ａ２が浅くなると耐圧が低くなり、やがて収束する。第２区間の耐圧が低いことはトランジスタ１０の耐圧を安定させる観点で望ましい。すなわち、トランジスタ１０の製品仕様に示されるドレイン－ソース間の仕様最大電圧＜第２ボディ部分１８２における耐圧＜第１ボディ部分１８１における耐圧、という関係を成立させられる。
図６の結果より、ｄ＝Ｄ１－Ｄ２［μｍ］とすると、ドレイン－ソース間の仕様最大電圧ＢＶＤＳＳが、ＢＶＤＳＳ≦９５３４×ｄ４＋７０８７×ｄ３＋１９７０×ｄ２＋２４９×ｄ＋３１の関係にあることが望ましい。
しかしＤ２が浅くなりすぎる場合には、第２区間の耐圧が過度に低くなるため、トランジスタ１０の仕様最大電圧に対して十分なマージンを確保することが難しくなる可能性がある。上述したようにＤ１×Ｌ２／Ｌ１＜Ｄ２の関係を成立させたうえでｄ＝Ｄ１－Ｄ２を調整すると、第２区間の耐圧を低くすると共に、所望の仕様最大電圧に対する耐圧のマージンを十分に確保することができる。
また、本開示では半導体装置１の平面視で、第２ボディ部分１８２よりも半導体装置１の外周領域側に、第２導電型を示す半導体領域が存在しないことが望ましい。第２ボディ部分１８２よりも半導体装置１の外周領域側に、第２導電型を示す半導体領域が備わると、その影響を受けて主接合１８ｂがさらに半導体装置１の外周領域側に伸びる。この結果、第２ボディ部分１８２における耐圧は増大し、本開示で意図する効果を相殺してしまうことがある。
［１－３．ボディ領域の端部構造を形成する方法］
以下では本実施形態１における、トランジスタ１０を製造する方法について、特にボディ領域１８の端部構造の形成の仕方を説明する。
図７は、本実施形態１の構造を製造する過程において、ボディ領域１８を形成するために第２導電型の不純物を注入する直前の状態を表した模式図である。
図７の（Ａ）は半導体装置１を平面（ＸＹ平面）視したときの模式図であり、図７の（Ａ）に示すＩ－Ｉ線、ＩＩ－ＩＩ線に沿ってＸＺ面を断面視したときの模式図をそれぞれ下段側に示している。図７の（Ｂ）と図７の（Ｃ）はそれぞれ、図７の（Ａ）におけるＩＩＩ－ＩＩＩ線、ＩＶ－ＩＶ線に沿ってＹＺ面を断面視したときの模式図である。
図７の（Ａ）、（Ｂ）、（Ｃ）において、ボディ領域１８の端部構造を成す領域では、レジストをパターニングして、Ｙ方向に交互かつ周期的に開口部を設けておく。Ｙ方向に沿って、周期をａ１［μｍ］とし、レジストの開口部の幅をａ２［μｍ］とする。この状態で第２導電型の不純物を注入した直後の状態を模式的に表したものが、図８の（Ａ）、（Ｂ）、（Ｃ）である。
原理的には第２導電型の不純物はレジスト開口部にのみ注入されるが、注入を有限の角度でおこなうと、半導体層４０がレジストで被覆されている領域にも一定程度の注入がなされることがある。図８の（Ａ）における下段のＸＺ断面図や、図８の（Ｃ）ではこれを加味して示している。
図８の（Ａ）、（Ｂ）、（Ｃ）の状態から、レジストを除去した後、熱処理をおこなった後の状態を模式的に示したものが図９の（Ａ）、（Ｂ）、（Ｃ）である。注入された第２導電型の不純物が熱で拡散し、注入直後よりも深い位置まで到達している。
図７の（Ａ）にて、Ｙ方向の全長がレジストで被覆されない領域（ＩＩＩ－ＩＩＩ線）と、Ｙ方向に周期的にレジストが開口されている領域（ＩＶ－ＩＶ線）と、では注入直後の不純物の到達深さに顕著な差異はない（図８の（Ｂ）と（Ｃ））。
しかし熱処理をおこなうと、Ｙ方向の全長がレジストで被覆されない領域（ＩＩＩ－ＩＩＩ線）では不純物が深い位置まで到達するのに対して、Ｙ方向に周期的にレジストが開口されている領域（ＩＶ－ＩＶ線）では、Ｚ方向に対してだけでなく、注入された領域から注入されていない領域へ、Ｙ方向にも不純物が拡散することになる。この結果、ＩＶ－ＩＶ線ではＩＩＩ－ＩＩＩ線に比べて相対的に浅い位置で第２導電型の不純物の拡散が収束する。
したがって、ボディ領域１８の端部には、図９の（Ａ）の下段側に示すように、第２ボディ部分１８２に相当する、第２導電型の不純物の到達深さの浅い部分が形成されるに至る。レジストの開口部の幅ａ２や周期ａ１などの寸法制御および注入条件や熱処理条件を操作することで、第２ボディ部分１８２の形状、特に主接合１８ｂの形状を制御することが可能である。
以上のように、本実施形態１の製造方法では、レジストをパターニングしておくことにより、第２導電型の不純物を１回注入するだけで、第１ボディ部分１８１と第２ボディ部分１８２を同時に形成することができるので、製造コストを軽減することができる。
本実施形態１の製造方法によれば、注入条件や熱処理条件によって差異はあるものの、半導体装置１の平面（ＸＹ面）視において、第２ボディ部分１８２には、第２導電型の不純物濃度が、相対的に高濃度である領域と相対的に低濃度である領域とが交互かつ周期的に現れる部分が含まれることになる。
またＹＺ平面の断面視において、第２ボディ部分１８２には、第２導電型の不純物濃度が、相対的に高濃度である領域と相対的に低濃度である領域とが交互かつ周期的に現れる部分が含まれることになる。
またＹＺ平面の断面視において、第２ボディ部分１８２には、Ｙ方向に沿って、浅いところと深いところとが交互かつ周期的に現れる部分が含まれることになる。このとき同じ断面視で第２ボディ部分１８２の下面は、Ｙ方向に沿って凹凸形状を示すことになる。
半導体装置１の平面視で、第２導電型の不純物が相対的に高濃度である領域とは、図８の（Ａ）、（Ｂ）、（Ｃ）においてレジストが開口されている領域に対応しており、これはＹＺ平面の断面視において、第２導電型の不純物が相対的に高濃度である領域に対応しており、さらにＹＺ平面の断面視において、第２ボディ部分１８２が、Ｙ方向に沿って、周期的に生じさせる深いところに対応している。
同様に、半導体装置１の平面視で、第２導電型の不純物が相対的に低濃度である領域とは、図８の（Ａ）、（Ｂ）、（Ｃ）においてレジストで被覆されている領域に対応しており、これはＹＺ平面の断面視において、第２導電型の不純物が相対的に低濃度である領域に対応しており、さらにＹＺ平面の断面視において、第２ボディ部分１８２が、Ｙ方向に沿って、周期的に生じさせる浅いところに対応している。
図１０Ａに本製造方法で製造したトランジスタ１０のＹＺ平面での断面をシミュレーションした結果を一例として示す。図１０Ａに示したシミュレーションは、レジストのパターニングの周期を０．８μｍ、レジストの開口部の幅を０．２μｍとしている。製造条件にも依存するが、主接合１８ｂがＹ方向に沿って周期的な凹凸形状を示しており、第２ボディ部分１８２にはＹ方向に沿って、交互かつ周期的に浅いところと深いところが現れる部分が含まれることが分かる。
図１０Ｂは同じ製造方法で製造したトランジスタ１０のドーピング濃度をシミュレーションした結果をプロットしたものであり、図１０Ｃは、図１０Ｂで部分的に囲った範囲を拡大したものである。横軸は半導体層４０（低濃度不純物層３３）の上面からの深さであり、縦軸はドーピング濃度である。ドーピング濃度とは、不純物の導電型も加味した濃度で、第１導電型の不純物濃度と第２導電型の不純物濃度とが等しい箇所では相殺されて値はゼロとなる。すなわち値がゼロとなるところが主接合１８ｂである。
図１０Ｂ、図１０Ｃでは、図１０Ａに示す第２ボディ部分１８２の浅いところ（Ｐｏｓ１）と第２ボディ部分１８２の深いところ（Ｐｏｓ２）の、Ｚ方向におけるドーピング濃度をそれぞれプロットしている。ここで例示する製造条件においては、およそ０．０４～０．０５μｍの幅でＺ方向の深さの違いが現れていることが分かる。
図１０Ｄを用いて、第２ボディ部分１８２の製造時における不純物注入に関する開口寸法と主接合１８ｂの出来栄え形状との関係について説明する。
図１０Ｄは図１０Ａの白枠で示した範囲を、理解を促すために強調して表した模式図である。図１０Ｄにおいて主接合１８ｂの形状は正弦関数に類似したものに変更しており、図１０Ｄ内の寸法も実寸とは異なる関係で表している。
図８の（Ａ）、（Ｃ）で示すように、ボディ領域１８の端部構造を成す領域では、レジストがパターニングされ、Ｙ方向に交互かつ周期的に開口部が設けられる。Ｙ方向に沿った周期をａ１［μｍ］とし、レジストの開口部の幅をａ２［μｍ］とすると、図１０Ｄでは、主接合１８ｂの隣り合う極大点を繋ぐ距離が周期ａ１に対応する。
図８の（Ａ）、（Ｃ）において不純物注入はレジストの開口部になされるため、図１０Ｄでは、主接合１８ｂの各々の極小点が、それぞれＹ方向におけるレジストの開口部の中央位置に相当する。同様に図１０Ｄでは、主接合１８ｂの各々の極大点が、それぞれＹ方向におけるレジストの非開口部の中央位置に相当する。
ＹＺ平面の断面視において、レジストの開口部に注入された不純物は熱処理によってＹ方向の両側にある非注入領域に拡散するので、レジストの開口部の中央からＹ方向の両側へ向かって、不純物濃度の低下と共に第２ボディ部分１８２は浅くなる。不純物の拡散に起因するので、主接合１８ｂが、各々の極小点からＹ方向の両側へ、振幅の半分まで変化する幅が、実際に不純物が注入された幅、すなわちレジストの開口部の幅と、およそ同等と捉えられる。
したがって図１０Ｄと対応させると、第２ボディ部分１８２が浅くなるところの深さをｄ２１［μｍ］とし、深くなるところの深さをｄ２２［μｍ］とすると（ｄ２１＜Ｄ２＜ｄ２２の関係があるとみてよい）、Ｙ方向において第２ボディ部分の深さがｄ２２－（ｄ２２－ｄ２１）／４となる最近接区間が、レジストの開口部の幅ａ２と略一致する。
ここでｎを、レジストに開口部を設ける繰り返し数であるとすると、第２ボディ部分１８２を浅くするために不純物が注入されてはいけない体積Ｌ１×（ａ１×ｎ）×（Ｄ１－Ｄ２）と、第２ボディ部分１８２において、レジストで被覆されるために不純物が注入されない領域の体積Ｌ１×（（ａ１－ａ２）×ｎ）×Ｄ１は同程度でなければならない。したがってａ２＝ａ１×Ｄ２／Ｄ１の関係が成立する。
図１０Ｄとの対応関係でいうと、Ｙ方向において、第２ボディ部分１８２の深さがｄ２２－（ｄ２２－ｄ２１）／４となる最近接区間はａ１×Ｄ２／Ｄ１と略等しい、ということになる。ここで略等しいとは、ａ１×Ｄ２／Ｄ１の値の１／２倍から２倍の範囲をいうものとする。不純物注入時の注入角度または熱処理条件による揺らぎを加味したものである。
ところで、本実施形態１の製造方法で製造したトランジスタ１０のボディ領域１８における第２導電型の不純物濃度は、低濃度不純物層３３の上面から主接合１８ｂへかけて、典型的には１．０Ｅ１８ｃｍ－３代から１．０Ｅ１６ｃｍ―３代まで、少なくとも１桁以上の濃度を緩やかに低減する。第２導電型の不純物濃度プロファイルは、第１ボディ部分１８１ではＺ方向にＤ１の幅に収まるのに対して、第２ボディ部分１８２ではＺ方向にＤ２の幅に圧縮される。このため第２ボディ部分１８２における第２導電型の不純物のＺ方向の濃度勾配は、第１ボディ部分１８１における第２導電型の不純物のＺ方向の濃度勾配よりも大きくなる。
（実施形態２）
［２－１．ボディ領域の端部構造の形状］
図１１Ａは本実施形態２における、半導体装置１のＸ方向における外周領域の構造（以降では端部の構造、または終端構造ということがある）の一部を模式的に示したものである。また図１１Ｂは図１１Ａの一部であって、ボディ領域１８の端部構造の一部を拡大したものである。
尚、図１１Ａと図１１Ｂおよび後述する図１１Ｃでは、パッシベーション層３５と金属層３０については図示を省略している。
図面では、実施形態１で説明した構造物に相当するものには同じ番号を付与し、実施形態１と同様の内容については説明を省略する。
本実施形態２における実施形態１との違いは、第２ボディ部分１８２における深さＤ２が、第１ボディ部分１８１における深さＤ１に比べて大幅に小さいことである。図１１Ａの例では、低濃度不純物層３３の上面から第１のソース領域１４の下面までの深さをＤｓ［μｍ］とすると、Ｄ２＜Ｄｓ＜Ｄ１である。
また第１ボディ部分１８１および第２ボディ部分１８２において共通して、低濃度不純物層３３の上面から深さＤ２までの領域における第２導電型の不純物濃度ｐ２［ｃｍ－３］と、第１ボディ部分１８１で深さＤ２から深さＤ１までの領域における第２導電型の不純物濃度ｐ１［ｃｍ－３］とが大きく異なることも本実施形態２の特徴である。
図１２の（Ａ）に、本実施形態２における第１ボディ部分１８１（実線）と第２ボディ部分１８２（破線）の、深さ方向における第２導電型の不純物濃度プロファイルを示す。また図１２の（Ｂ）に第１ボディ部分１８１（実線）と第２ボディ部分１８２（破線）の、深さ方向における第１導電型の不純物濃度プロファイルを示す。図１２の（Ａ）、（Ｂ）ともにプロセスシミュレーションを用いて得たデータである。
図１２の（Ａ）より、第１ボディ部分１８１における第２導電型の不純物濃度プロファイル（実線）と、第２ボディ部分１８２の第２導電型の不純物濃度プロファイル（破線）とは、低濃度不純物層３３の上面から深さＤ２までの区間において、第２導電型の不純物濃度が１Ｅ１９ｃｍ－３以上となる範囲で一致する。
さらに図１２の（Ｂ）によれば、Ｄ２より深い位置での第１導電型の不純物濃度プロファイルは、第１ボディ部分１８１（実線）においても第２ボディ部分１８２の直下のドリフト層３３（破線）においても同等である。
第１導電型の不純物が存在していても、それよりも高濃度で第２導電型の不純物が存在する範囲は、ボディ領域１８として機能する。このため第１ボディ部分１８１における主接合１８ｂは、深さＤ１の位置まで、Ｄ２より下部側に位置する。これに対して第２ボディ部分１８２は、深さＤ２で主接合１８ｂに至る。
尚、本実施形態２においても、第２ボディ部分１８２よりも半導体装置１の外周領域側には、第２導電型を示す半導体領域が存在しない。
ところで図１２の（Ａ）におけるｚ１、ｚ２はそれぞれ、第１ボディ部分１８１と第２ボディ部分１８２における第２導電型の不純物濃度と、低濃度不純物層３３における第１導電型の不純物濃度とが一致するところである。すなわちそれぞれの部分の主接合１８ｂの位置を示している。第１導電型と第２導電型の不純物濃度プロファイルがそれぞれ得られれば、第１ボディ部分１８１の深さＤ１と、第２ボディ部分１８２の深さＤ２を、図１２の（Ａ）に示すようにそれぞれｚ１、ｚ２とから同定することができる。
［２－２．ボディ領域に端部構造を設ける効果］
図１１Ａに示した構造を用いて、ドレイン－ソース間に製品仕様における定格電圧（ここでは２２Ｖ）を印加したときのシミュレーションにおけるインパクトイオン像を図１１Ｃに示す。図１１Ｃでは、色の濃淡でインパクトイオン化率の差を表しており、それを部分的に図１１Ａに重ね合わせて示している。これによれば主接合１８ｂにおいて、最も電界強度が強くなり、インパクトイオン化が起こりやすい箇所は、第２ボディ部分１８２の第２区間にあることが分かる。
第２ボディ部分１８２のうち、第１ボディ部分１８１の深さＤ１よりも浅い部分が一定の長さを有する（Ｌ１＞０、Ｄ２＜Ｄｓ）ことで、図１１Ｃ内の白線で示したように、主接合１８ｂを挟む空乏層の拡がりが制限を受けることになる。特に第２ボディ部分１８２が１Ｅ１９ｃｍ－３以上の高濃度不純物濃度を有することで、特に空乏層上端が拡がりの制限を受けやすい。
また第２接続点１８ａ２およびこれより外周領域側の第２区間は、主接合１８ｂの形状の影響を受けて等電位線の密度が高まり、電界強度が増大してインパクトイオン化が起こりやすくなる。したがって第２ボディ部分１８２の第２区間が最もドレイン－ソース間の電圧印加に対して耐圧が低い構造になる。
図１１Ａに示した構造（Ｄ２＜Ｄｓ）と図１２の（Ａ）および（Ｂ）に示した不純物濃度プロファイルを有する構造を基準として、第２ボディ部分１８２の長さＬ１だけを６水準で変えたときのインパクトイオン化の起こりやすさをシミュレーションした結果を図１３Ａに示す。
図１３Ａでは、図１１Ｃと同様にして、ドレイン－ソース間に製品仕様における定格電圧（ここでは２２Ｖ）を印加したときのシミュレーションにおけるインパクトイオン像を示す。また図１３Ｂは、それぞれの水準におけるＶＤＳ－ＩＤＳの関係をシミュレーションした結果である。ＶＤＳ［Ｖ］はドレイン－ソース間電圧であり、ＩＤＳ［Ａ］はドレイン－ソース間電流である。
図１３Ａは左から順に、第２ボディ部分１８２の長さが０．７μｍ、０．６μｍ、０．５μｍ、０．４μｍ、０．３μｍ、０．２μｍであり、いずれも第２ボディ部分１８２における第２区間で最もインパクトイオン化が起こりやすくなっていることが共通している。しかし耐圧はこの順に応じて大きくなっている。
図１３Ｂに示すＶＤＳ－ＩＤＳのプロットは、左からこの順に対応している。ＩＤＳ＝１．０μＡとなるときのＶＤＳをその構造における耐圧（ここではＢＶＤＳＳ［Ｖ］とする）と定めると、耐圧は６水準で左から順に、ＢＶＤＳＳ＝１８．９Ｖ、１９．３Ｖ、１９．９Ｖ、２１．１Ｖ、２２．９Ｖ、２５．３Ｖとなる。それぞれＶＤＳとしてこれを上回る電圧を印加するとインパクトイオン化が生じてボディダイオードがアバランシェ降伏すると考えて差し支えない。すなわち主接合端における、不純物濃度プロファイルや、Ｄ１、Ｄ２が同じであっても、第２ボディ部分１８２の長さＬ１を長くすることで、第２ボディ部分１８２の耐圧を低い方向へ制御することができる。
Ｌ１＝０．２μｍという水準は、実質的に第２ボディ部分１８２のうち深さＤ２で一定となる箇所が存在しない場合に相当する。主接合端が垂直に近いかたちで上昇するために終端位置でインパクトイオン化が起こりやすくなる様子が見えているものの、このときの耐圧２５．３Ｖというのは、第１ボディ部分１８１の耐圧と大差ない。
したがって、実効的に第２ボディ部分１８２が本開示で意図する機能を果たせない場合の耐圧は２５．３Ｖになる。トランジスタ１０は２５．３Ｖを下回る電圧印加までは問題なく機能するが、２５．３Ｖを上回る電圧が印加されるとアバランシェ降伏する。トランジスタ１０の製品の仕様最大電圧は２５．３Ｖを下回るものでなければならない。
しかし図１３Ａに示すように、Ｌ１＞０．２μｍとして第２ボディ部分１８２を設けると、この部分における耐圧が低下するため、第２ボディ部分１８２における耐圧を、第１ボディ部分１８１における耐圧より低く制御できる。よって第１ボディ部分１８１よりも先に第２ボディ部分１８２でアバランシェ降伏が起こることになるため、トランジスタ１０の耐圧を安定化することができる。
図１３Ｂの結果を、横軸にＬ１、縦軸にＢＶＤＳＳとしてプロットしたものが図１３Ｃである。結果を近似式で表すと、ＢＶＤＳＳ＝２６．４×（Ｌ１）２－３６．４×Ｌ１＋３１．５（Ｌ１＞０．２）であることが分かる。したがって、第１ボディ部分１８１と第２ボディ部分１８２の深さがＤ２＜Ｄｓであって、第２ボディ部分の長さが０．２μｍを上回る場合、トランジスタ１０の耐圧を２６．４×（Ｌ１）２－３６．４×Ｌ１＋３１．５を下回る関係にしておけば、トランジスタ１０のドレイン－ソース間の仕様最大電圧＜第２ボディ部分１８２における耐圧＜第１ボディ部分１８１における耐圧、という望ましい関係を成立させられる。
尚、上記関係式はＤ２＜Ｄｓ＜Ｄ１であって、さらに低濃度不純物層３３の上面から深さＤ２までの範囲における第２導電型の不純物濃度プロファイルが図１２の（Ａ）に示されるようなものである場合の結果であるが、図１１Ｃで示したように、第２ボディ部分１８２のインパクトイオン化がさらに促進される方向への調整であれば、同様に成立することになる。したがって、Ｄ２＜Ｄｓであることが好ましく、深さＤ２までの範囲における第２導電型の不純物濃度は図１２の（Ａ）に示すものよりも高い箇所が含まれることが望ましい。
上述したように本実施形態２では、ボディ領域１８において、低濃度不純物層３３の上面から深さＤ２までの領域には、第２導電型の不純物濃度が１Ｅ１９ｃｍ－３以上の高濃度となる範囲が備わる。この高濃度層は、ボディ領域１８がソース電極１１と接触する位置を占めるため、ソース電極１１とボディ領域１８との間の接触抵抗を低める役割も果たす。
本実施形態２で統一してきたＤ２＜Ｄｓという条件は、このソース電極１１とボディ領域１８との間の接触抵抗を低めるという効果を得るためにも必要な条件であることは、本実施形態２の製造方法において述べる。
本実施形態２は、ソース電極１１と接触してボディ領域１８との接触抵抗を低める機能を有する高濃度第２導電型不純物層を、ボディ領域１８の終端部で突出させるものであるといって差し支えない。高濃度第２導電型不純物層の、ボディ領域１８の終端部での突出については、例えば図１１Ｄに示すように、深さＤ２が一定となる区間が僅少である場合であってもよい。
ここまで述べたように、ボディ領域１８の終端部分において、長さ、深さ、濃度を変更した第２ボディ部分１８２を設け、空乏層の拡がりの制限を制御することでトランジスタ１０の耐圧を最も低くする箇所を用意することができる。第２ボディ部分１８２は、平面視で第１ボディ部分１８１の外周を一周するように取り囲んで設置されていてもよいし、第１ボディ部分１８１の略矩形状の外周のうち任意の辺だけに、あるいは局所的な箇所だけに設置されていてもよい。
図１４に、ボディ領域の端部構造を、本実施形態２と類似した構造で形成した比較例の模式図を示す。ここで示す比較例においても、本開示の構成要素と対応関係にあるものには同じ付与番号を用いている。
比較例では、ボディ領域１８の端部において、ボディ領域１８が段階的に浅くなる。浅い部分は本実施形態２の第２ボディ部分１８２に相当する構造である。比較例での第２ボディ部分１８２に相当する構造は、その直下にのみ、低濃度不純物層３３の濃度よりも高濃度となる第１導電型の不純物を含む箇所があることで、主接合１８ｂが浅い位置に設置されるように制御されたものである。
比較例の構造では、第２ボディ部分１８２に相当する箇所において、主接合１８ｂを挟んで上部のボディ領域１８も下部のドリフト層３３も、共に高濃度の不純物が分布する。このため本実施形態２の構造と比べて、空乏層は上端だけでなく下端も拡がりにくく、インパクトイオン化がさらに起こりやすい。第２ボディ部分１８２に相当する箇所の耐圧は顕著に低くなるため、半導体装置１の仕様最大電圧と比べてのマージンを確保しにくい特徴がある。
これに対して本実施形態２の構造では第２ボディ部分１８２における耐圧が極端に低くなることがないため、半導体装置１の仕様最大電圧に対して十分なマージンを確保しやすいという利点がある。
［２－３．ボディ領域の端部構造を形成する方法］
以下では実施形態２における、トランジスタ１０を製造する方法について、特にボディ領域１８の端部構造の形成の仕方を重視して説明する。
図１５Ａ１から図１５Ａ６は、図１４に示した比較例の構造を製造する過程を表した模式図であり、図１５Ｂ１から図１５Ｂ５は本実施形態２の構造を製造する過程を表した模式図である。
図１５Ａ１および図１５Ｂ１に示すように低濃度不純物層３３に加工を施すところは比較例も本実施形態２も共通している。
はじめに比較例の構造の製造方法を説明する。まず第２ボディ部分１８２に相当する端部構造を設ける目的で、あらかじめその設置箇所となる低濃度不純物層３３内に、第１導電型の不純物を、低濃度不純物層３３の濃度よりも高い濃度で注入する工程をおこなう（図１５Ａ２）。この工程のためには、半導体ウェハにレジストを塗布し、レチクルを用いて当該設置箇所だけを開口する露光処理をおこなう。第１導電型の不純物注入は開口部分だけに施される。
図１５Ａ２に示す工程より後では、低濃度不純物層３３内において、図１５Ａ２に示す工程によって第１導電型の不純物を注入された箇所だけが、第１導電型の不純物濃度が異なる箇所として存在する。
次に図１５Ａ３に示すように、ボディ領域１８（第１ボディ部分１８１と第２ボディ部分１８２に相当する部分）を成すのに、半導体ウェハにレジストを塗布し、ボディ領域１８の設置箇所を開口するレチクルを用いて露光処理をおこない、開口部分において第２導電型の不純物を注入する。
このときボディ領域１８を成す範囲には、並行して一様に同じ条件で、第２導電型の不純物を注入する。後の別工程でおこなう第２導電型の不純物注入の条件と区別するために、これを便宜的に第２の条件とよぶ。第２の条件では、第２導電型の不純物濃度が１Ｅ１９ｃｍ－３を下回る部分が含まれるように調整する。
図１５Ａ３に示す工程においては、低濃度不純物層３３には、既に図１５Ａ２に示す工程で部分的に第１導電型の不純物を高濃度で注入しているので、この部分だけ、第２導電型の不純物濃度と第１導電型の不純物濃度とが相対的に浅い位置で等しくなる。したがって主接合１８ｂをこの部分だけ浅く設けることが可能となる。これが本実施形態２でいう第２ボディ部分１８２に相当する箇所となる。
比較例に示す製造方法では、その後、ゲートトレンチ１７、ゲート絶縁膜１６、ゲート導体１５、ゲート導体１５と後の工程で形成するゲート電極１９とを接続するゲート導体配線１５ａおよび層間絶縁層等を形成する。次に図１５Ａ４に示すように、ボディ領域１８の上面から、選択的に第１導電型の不純物を注入してソース領域１４を形成する。選択的ということについては、図３Ａ、図３Ｂに示すソース領域１４の配置を参照されたい。
次に半導体層４０の上面に、図１５Ａ３に示す工程で形成したボディ領域１８における第２導電型の不純物濃度よりも高濃度で、１Ｅ１９ｃｍ―３以上となる第２導電型の不純物を注入し、ボディコンタクト層を形成する（図１５Ａ５）。このときの注入条件は図１５Ａ３に示す工程でおこなった注入の条件（第２の条件）と区別する目的で、第１の条件とよぶ。図１５Ａ５に示す工程ではレジスト塗布をおこなわず、半導体層４０の上面に備わる酸化膜３６をマスクとして注入をおこなうため、酸化膜３６を透過しないよう、第１の条件を調整することが望ましい。
比較例における製造方法では、図１５Ａ５に示す工程以降、諸工程を経て、ソース電極１１およびゲート電極１９を形成し（図１５Ａ６）、さらに不図示のパッシベーション層等を形成して、最終的にトランジスタ１０を完成させる。
一方で本実施形態２の製造方法では、図１５Ｂ１から図１５Ｂ５に示すように、比較例の製造方法とは部分的に工程の有無や工程順が異なる。まず本実施形態２の製造方法では、比較例の製造方法における図１５Ａ２に示す工程に対応する過程が存在しない。また本実施形態２の製造方法では、比較例の製造方法の図１５Ａ３に示す工程に対応する工程が、図１５Ｂ４へ先送りされている。
本実施形態２の製造方法では、図１５Ｂ１に示す状態から、まずゲートトレンチ１７、ゲート絶縁膜１６、ゲート導体１５、ゲート導体１５と後の工程で形成するゲート電極１９とを接続するゲート導体配線１５ａおよび層間絶縁層等を形成する。
次に、低濃度不純物層３３の上面から、選択的に第１導電型の不純物を注入してソース領域１４を形成する（図１５Ｂ２）。この工程だけを切り取れば、比較例の製造方法における図１５Ａ４に示す工程と変わるところはない。
次に本実施形態２の製造方法では、比較例の製造方法の図１５Ａ５に相当する、ボディコンタクト層の形成をおこなう（図１５Ｂ３）。ボディコンタクト層は、ボディ領域１８の上部を成すもので、後述する次の工程と合わせてボディ領域１８を２段階で構成するため、図１５Ｂ３に示す工程は、いわばボディ領域形成第１工程である。
ボディ領域形成第１工程（図１５Ｂ３）において、第２導電型の不純物を１Ｅ１９ｃｍ―３以上となる高濃度で注入する条件を、第１の条件とする。第１の条件は、比較例の製造方法において図１５Ａ５に示す工程での注入条件と同等と捉えて差し支えない。ボディ領域形成第１工程（図１５Ｂ３）では、既に半導体層４０上に形成されている酸化膜３６を注入のマスクとして利用する。このためレジスト塗布やレチクルを用いた露光処理は不要である。ボディ領域形成第１工程（図１５Ｂ３）は、不純物の注入領域が、平面視で異なること以外は、比較例の製造方法の図１５Ａ５で示す工程と変わるところはない。
ところでボディ領域形成第１工程（図１５Ｂ３）では、後に施される熱処理での拡散を加味して、不純物が注入される深さがＤ２となるように条件を選択せねばならない。重要なのはＤ２＜Ｄｓとすることである。この段階で既にソース領域１４は形成されているため、Ｄ２＞Ｄｓとしてしまうと、トランジスタ１０の主機能である導通チャネルの形成が損なわれる可能性があるためである。
次に本実施形態２では、図１５Ｂ４に示すように、ボディ領域１８のうち、第１ボディ部分１８１の形成をおこなう。これはボディ領域形成第２工程である。この際には半導体ウェハにレジストを塗布し、第１ボディ部分１８１を形成する領域だけを開口する露光処理をおこなう。レジストの開口部分には、第２の条件で、第２導電型の不純物を１Ｅ１９ｃｍ―３を下回る濃度となるように注入する。第２の条件は、比較例の製造方法において図１５Ａ３に示す工程での注入条件と同等と捉えて差し支えない。
ボディ領域形成第２工程（図１５Ｂ４）で使用するレチクルは、比較例の製造方法における図１５Ａ３に示す工程で用いるレチクルに相当するものである。
ボディ領域形成第２工程（図１５Ｂ４）では、ボディ領域形成第１工程（図１５Ｂ３）で既に形成しているボディコンタクト層と比べて、平面視で一回り狭い領域に第２導電型の不純物を注入して第１ボディ部分１８１を形成する。ボディ領域形成第２工程（図１５Ｂ４）で第２導電型の不純物が注入されない終端部分におけるボディコンタクト層が、第２ボディ部分１８２となる。
尚、ここではボディコンタクト層と高濃度第２導電型不純物層とは同義である。
第２ボディ部分１８２の長さＬ１はボディ領域形成第２工程（図１５Ｂ４）で用いるレチクルの設計を制御することで調節する。またボディ領域形成第１工程（図１５Ｂ３）でおこなう第２導電型の不純物の注入条件によって、第２ボディ部分１８２の深さＤ２を調節する。
本実施形態２の製造方法では、図１５Ｂ４に示す工程以降、諸工程を経て、ソース電極１１およびゲート電極１９を形成し（図１５Ｂ５）、さらに不図示のパッシベーション層等を形成して、最終的にトランジスタ１０を完成させる。
本実施形態２の製造方法を言い換えると、平面視でボディ領域１８を成す領域に、低濃度不純物層３３の上面から第２導電型の不純物を第１の条件で注入し、低濃度不純物層３３の上面から深さＤ２までの区間に、第２導電型の不純物濃度が１Ｅ１９ｃｍ－３以上となる部分を形成するボディ領域形成第１工程をおこない、次に、平面視で第１ボディ部分１８１となる領域を選択して、低濃度不純物層３３の表面から第２導電型の不純物を第２の条件で注入し、深さＤ２からＤ１までの区間に、第２導電型の不純物濃度が１Ｅ１９ｃｍ－３を下回る部分を形成する、ボディ領域形成第２工程をおこなう、半導体装置の製造方法である。
また、第２ボディ部分１８２が形成される箇所は、低濃度不純物層３３が形成されて以降で、ボディ領域形成第１工程よりも前には、第１導電型の不純物、および第２導電型の不純物が注入されることがない製造方法である。このことによって、上述のとおり、従来比較例よりも最大仕様電圧に対して大きいマージンで耐圧を確保した半導体装置１を得ることができる。
本実施形態２の製造方法の利点は主に３点ある。
１点目は、第２ボディ部分１８２を形成するのに、比較例においては必要であった図１５Ａ２に示す工程を、１工程分、省略できることである。使用するレチクルを１枚減らすことができるため製造方法は容易であり、製造コストを軽減できる。
２点目は、図１５Ｂ５に示すように、第２ボディ部分１８２がゲート導体配線１５ａの直下には配置されないことである。
トランジスタ１０の駆動時においてはゲート導体配線１５ａにしきい値Ｖｔｈ［Ｖ］以上の電圧が印加される。このため、ゲート導体配線１５ａから電界が生じ、第２ボディ部分１８２の耐圧をねらいの設計値から変化させるおそれがある。
しかし本実施形態２の構造では、低濃度不純物層３３に直接接触する酸化膜３６は、第２の方向において、第１ボディ部分１８１と第２ボディ部分１８２の境界１８ａよりも、半導体装置１の外周領域側にだけ限定して配置される構造である。
あるいは、ゲート導体１５と同電位となるゲート導体配線１５ａは、第２の方向において、第２ボディ部分１８２よりも、半導体装置１の外周領域側にだけ限定して配置される構造である。
厳密にいえば、図１１Ｂに示すように、第２ボディ部分１８２の第２区間は、低濃度不純物層３３に直接接触する酸化膜３６の直下にはあってもよいが、ゲート導体配線１５ａの直下にはないことが望ましい。また第１ボディ部分１８１は、ソース電極１１と接触することが望ましいが、第２ボディ部分１８２の第１区間においてはソース電極１１と接触しない構造であってもよい。
上記のような構造であればゲート導体配線１５ａから生じる電界の影響を、第２ボディ部分１８２が受けにくくなり、耐圧が安定化する効果を得ることができる。
３点目はトランジスタ１０を駆動するためのしきい値Ｖｔｈについて、製造上の構造できばえに起因したばらつきを低減できることである。
本実施形態２の製造方法では、図１５Ｂ２、図１５Ｂ３、図１５Ｂ４に示すように、トランジスタ１０におけるソース領域１４の形成と、ボディ領域１８の形成（ボディ領域形成第１工程とボディ領域形成第２工程）を連続しておこなうため、低濃度不純物層３３の上面の状態が、これらの工程の間は統一されている。したがってそれぞれの工程で実施する不純物の注入が、個別に低濃度不純物層３３の上面の状態の影響を受けて、それぞれ個別にばらつきを生じるということがない。
これを図１６Ｂの（１）、（２）に示した。ソース領域１４の形成（図１５Ｂ２）でおこなう第１導電型の不純物注入は、低濃度不純物層３３の上面の状態によって、同じ注入条件であっても、注入後のソース領域１４の深さが変わる。図１６Ｂの（１）はある上面状態で、ソース領域１４が相対的に浅く形成される場合の例である。図１６Ｂの（２）は別の上面状態で、ソース領域１４が相対的に深く形成される場合の例である。
本実施形態２の製造方法では引き続いてボディ領域形成第１工程（図１５Ｂ３）とボディ領域形成第２工程（図１５Ｂ４）をおこなうが、低濃度不純物層３３の上面状態は継続して不変であるため、図１６Ｂの（１）の上面状態では、ボディ領域１８もソース領域１４と同様に相対的に浅く形成される。図１６Ｂの（２）の上面状態では、ボディ領域１８もソース領域１４と同様に相対的に深く形成される。
いずれの上面状態であっても、ソース領域１４とボディ領域１８が同じように浅く、あるいは深く形成されるため、その差分に当たる導通チャネル長さは変わらない。したがってトランジスタ１０の駆動のためのしきい値Ｖｔｈで、導通チャネル長さに起因する分のばらつきが生じるのを抑えられる。
低濃度不純物層３３の上面の状態は、半導体装置１の面内におけるばらつきも含むが、本実施形態２の製造方法ではその箇所における上面の状態にそれぞれ応じるため、面内においても導通チャネル長さのばらつきを抑えられる効果がある。
これに対して比較例の製造方法では、ボディ領域１８の形成（図１５Ａ３）とソース領域１４の形成（図１５Ａ４）の間に、ゲートトレンチ１７、ゲート絶縁膜１６、ゲート導体１５、ゲート導体配線１５ａおよび層間絶縁層等を形成する工程が挿入される。したがって、ボディ領域１８を形成するための第２導電型の不純物を注入する時点と、ソース領域１４を形成するための第１導電型の不純物を注入する時点とで、低濃度不純物層３３の上面の状態が変化する。
これを図１６Ａの（１）、（２）に示した。ボディ領域１８の形成（図１５Ａ３）でおこなう第２導電型の不純物注入は、低濃度不純物層３３の上面の状態によって、同じ注入条件であっても、注入後のボディ領域１８の深さが変わる。図１６Ａの（１）はある上面状態で、ボディ領域１８が相対的に浅く形成される場合の例である。図１６Ａの（２）は別の上面状態で、ボディ領域１８が相対的に深く形成される場合の例である。
比較例の製造方法では、この後におこなうソース領域１４の形成（図１５Ａ４）では低濃度不純物層３３の上面状態が確実に変化するため、図１６Ａの（１）および（２）に共に示すように、ボディ領域１８の深さとは関係なく、ソース領域１４の深さが決まる。したがって、その差分に当たる導通チャネル長さは統一されることがない。構造できばえのばらつきと面内ばらつきの影響を受けて、トランジスタ１０の駆動のためのしきい値Ｖｔｈで、導通チャネル長さに起因する分のばらつきが大きく生じる。
すなわち本実施形態２の製造方法では、ソース領域１４を形成する工程と、ボディ領域形成第１工程とボディ領域形成第２工程は、この順に連続していることが望ましい。この結果として形成されるトランジスタ１０は、半導体装置１の面内で、導通チャネル長さが一定となる。
上記特徴を言い換えると、以下のようになる。すなわち本実施形態２の半導体装置１は、第１の方向（Ｙ方向）と第２の方向（Ｘ方向）とに共に直交する第３の方向（Ｚ方向）において、ゲートトレンチ１７の内部におけるゲート導体１５の上面は、ソース領域１４とボディ領域１８との界面よりも上部にあり、ゲート導体１５の上面から、ソース領域１４とドリフト層３３との界面（主接合）までの長さは、半導体装置１の面内で一定である。
あるいは、第１の方向（Ｙ方向）と第２の方向（Ｘ方向）とに共に直交する第３の方向（Ｚ方向）において、ゲートトレンチ１７の内部におけるゲート導体１５の上面は、ソース領域１４とボディ領域１８との界面よりも上部にあり、ゲート導体１５の上面から、ソース領域１４とボディ領域１８との界面までの長さと、ボディ領域１８とドリフト層３３との界面（主接合）１８ｂから、ゲートトレンチ１７の先端までの長さとの和は、半導体装置１の面内で一定である。
尚、ここでいう一定とは、厳密に寸法の一定さを指すものでなく、任意で抽出する複数の測定箇所で導通チャネル長さが±１０％の範囲内にあることを指すものとする。±１０％の範囲であれば、本実施形態２の効果を得るのに何ら支障を生じない。
以上、３点の利点があることで本実施形態２の製造方法は従来比較例の製造方法よりも優れている。
本願発明に係る縦型電界効果トランジスタを備える半導体装置は、電流経路の導通状態を制御する装置として広く利用できる。
１０ トランジスタ（第１の縦型電界効果トランジスタ）
１１ 第１のソース電極
１２、１３ 部分
１４ 第１のソース領域
１５ 第１のゲート導体
１５ａ ゲート導体配線
１６ 第１のゲート絶縁膜
１７ 第１のゲートトレンチ
１８ 第１のボディ領域
１８Ａ 第１の接続領域
１８ａ 第１ボディ部分と第２ボディ部分との境界
１８ａ１ 第１接続点
１８ａ２ 第２接続点
１８ｂ 主接合（ＰＮジャンクション、ボディ領域の下面）
１９ 第１のゲート電極
２０ トランジスタ（第２の縦型電界効果トランジスタ）
２１ 第２のソース電極
２２、２３ 部分
２４ 第２のソース領域
２５ 第２のゲート導体
２６ 第２のゲート絶縁膜
２７ 第２のゲートトレンチ
２８ 第２のボディ領域
２８Ａ 第２の接続領域
２９ 第２のゲート電極
３０ 金属層
３２ 半導体基板
３３ 低濃度不純物層またはドリフト層
３４ 層間絶縁層
３５ パッシベーション層
３６ 酸化膜
４０ 半導体層
９０ トランジスタとトランジスタとの境界線
１１２ 第１の活性領域
１１６ 第１のソースパッド
１１９ 第１のゲートパッド
１２２ 第２の活性領域
１２６ 第２のソースパッド
１２９ 第２のゲートパッド
１８１ 第１ボディ部分
１８２ 第２ボディ部分

Claims (10)

  1. フェイスダウン実装が可能なチップサイズパッケージ型の半導体装置であって、
    第１導電型の不純物を含む第１導電型の半導体基板と、
    前記半導体基板上に接して形成され、前記半導体基板の前記第１導電型の不純物の濃度より低い濃度の前記第１導電型の不純物を含む第１導電型の低濃度不純物層と、
    前記低濃度不純物層に形成された前記第１導電型と異なる第２導電型のボディ領域と、
    前記ボディ領域に形成された前記第１導電型のソース領域と、
    前記低濃度不純物層の上面から前記ボディ領域を貫通して前記低濃度不純物層の一部までの深さに形成され、前記低濃度不純物層の上面と平行な第１の方向に延在するゲートトレンチと、
    前記ゲートトレンチの内部に形成されたゲート絶縁膜と、
    前記ゲートトレンチの内部で、前記ゲート絶縁膜上に形成されたゲート導体と、を有する縦型電界効果トランジスタを備え、
    前記第１の方向と、前記低濃度不純物層の上面において直交する方向を第２の方向とし、前記第１の方向と前記第２の方向とに共に直交する方向を第３の方向とすると、
    前記ボディ領域は、前記低濃度不純物層の平面視で、導通チャネルが形成される活性領域を内包し、前記低濃度不純物層の上面からの深さが一定である第１ボディ部分と、
    前記平面視において、前記活性領域を取り囲む外周領域側で前記第１ボディ部分に隣接し、前記第２の方向に有限の長さで、前記低濃度不純物層の上面からの深さが前記第１ボディ部分の深さよりも浅い位置で一定である区間を有する第２ボディ部分と、から成り、
    前記第２ボディ部分は、前記第１の方向と前記第３の方向とを含む平面での断面視で、前記第１の方向に沿って、前記第２導電型の不純物が相対的に高濃度である領域と前記第２導電型の不純物が相対的に低濃度である領域とが交互かつ周期的に現れる部分を有する
    半導体装置。
  2. 前記第１の方向と前記第３の方向とを含む平面での断面視において、前記第２ボディ部分は、前記第１の方向に沿って、浅いところと深いところとが交互かつ周期的に現れる部分を有する
    請求項１に記載の半導体装置。
  3. 前記第２の方向と前記第３の方向とを含む平面での断面視において、前記第１ボディ部分の深さをＤ１［μｍ］とし、前記第２ボディ部分の深さが一定となる区間のうち、前記第１ボディ部分に最近接する区間の前記第２ボディ部分の深さをＤ２［μｍ］とし、前記ボディ領域の下面で、前記第１ボディ部分の深さＤ１が終端し、前記第２ボディ部分の下面に接続する点を第１接続点とし、前記第２ボディ部分の下面にあって、前記第１ボディ部分から最も離れて、深さＤ２が終端する点を第２接続点とすると、
    前記第２の方向と前記第３の方向とを含む平面での断面視で、前記第２ボディ部分の深さは前記第２の方向に単調に減少し、
    前記第２ボディ部分は、前記第２ボディ部分の下面が、前記第１接続点から、前記第２ボディ部分の深さがＤ２へ変化するまでの第１区間と、
    前記第２ボディ部分の下面が、前記第２接続点から、前記ボディ領域が前記低濃度不純物層の上面で終端する点へ変化するまでの第２区間と、を有し、
    前記第２の方向において、前記第１接続点から、前記ボディ領域が前記低濃度不純物層の上面で終端する点までの長さをＬ１［μｍ］とし、
    前記第２の方向において、前記第２接続点から、前記ボディ領域が前記低濃度不純物層の上面で終端する点までの長さをＬ２［μｍ］とすると、
    Ｄ２＞Ｄ１×Ｌ２／Ｌ１の関係にある
    請求項１に記載の半導体装置。
  4. 前記第１の方向と前記第３の方向とを含む平面での断面視で、前記第１の方向に交互かつ周期的に現れる前記第２ボディ部分の浅いところの深さをｄ２１［μｍ］とし、深いところの深さをｄ２２［μｍ］とし、周期をａ［μｍ］とすると、
    前記第１の方向において、前記第２ボディ部分の深さがｄ２２－（ｄ２２－ｄ２１）／４となる最近接区間は、ａ×Ｄ２／Ｄ１と略等しい
    請求項３に記載の半導体装置。
  5. フェイスダウン実装が可能なチップサイズパッケージ型の半導体装置であって、
    第１導電型の不純物を含む第１導電型の半導体基板と、
    前記半導体基板上に接して形成され、前記半導体基板の前記第１導電型の不純物の濃度より低い濃度の前記第１導電型の不純物を含む第１導電型の低濃度不純物層と、
    前記低濃度不純物層に形成された前記第１導電型と異なる第２導電型のボディ領域と、
    前記ボディ領域に形成された前記第１導電型のソース領域と、
    前記ボディ領域および前記ソース領域と電気的に接続されたソース電極と、
    前記低濃度不純物層の上面から前記ボディ領域を貫通して前記低濃度不純物層の一部までの深さに形成され、前記低濃度不純物層の上面と平行な第１の方向に延在するゲートトレンチと、
    前記ゲートトレンチの内部に形成されたゲート絶縁膜と、
    前記ゲートトレンチの内部で、前記ゲート絶縁膜上に形成されたゲート導体と、を有する縦型電界効果トランジスタを備え、
    前記第１の方向と、前記低濃度不純物層の上面において直交する方向を第２の方向とし、前記第１の方向と前記第２の方向とに共に直交する方向を第３の方向とすると、
    前記ボディ領域は、前記低濃度不純物層の平面視で、導通チャネルが形成される活性領域を内包し、前記低濃度不純物層の上面からの深さがＤ１［μｍ］で一定である第１ボディ部分と、
    前記平面視において、前記活性領域を取り囲む外周領域側で前記第１ボディ部分に隣接し、前記第２の方向に有限の長さで、前記低濃度不純物層の上面からの深さが前記第１ボディ部分の深さよりも浅いＤ２［μｍ］で一定である区間を有する第２ボディ部分と、から成り、
    前記低濃度不純物層の上面から前記ソース領域の下面までの深さをＤｓ［μｍ］とすると、Ｄ２＜Ｄｓ＜Ｄ１であり、
    前記第１ボディ部分の前記第３の方向における前記第２導電型の不純物濃度プロファイルと、前記第２ボディ部分の前記第３の方向における前記第２導電型の不純物濃度プロファイルとは、前記低濃度不純物層の上面から深さＤ２までの区間において、前記第２導電型の不純物濃度が１Ｅ１９ｃｍ－３以上となる範囲で一致する
    半導体装置。
  6. 前記第２の方向と前記第３の方向とを含む平面での断面視で、前記低濃度不純物層に直接に接触する酸化膜は、前記第２の方向において、前記第１ボディ部分と前記第２ボディ部分との境界よりも、前記半導体装置の外周領域側に設置される
    請求項５に記載の半導体装置。
  7. 前記第２の方向と前記第３の方向とを含む平面での断面視において、
    前記第２ボディ部分の深さがＤ２で一定となる区間は、前記第２ボディ部分の深さが一定となる区間のうち、前記第１ボディ部分に最近接する区間であり、
    前記ボディ領域の下面で、前記第１ボディ部分の深さＤ１が終端し、前記第２ボディ部分の下面に接続する点を第１接続点とし、
    前記第２ボディ部分の下面にあって、前記第１ボディ部分から最も離れて、深さＤ２が終端する点を第２接続点とすると、
    前記第２の方向と前記第３の方向とを含む平面での断面視で、前記第２ボディ部分の深さは前記第２の方向に単調に減少し、
    前記第２ボディ部分は、前記第２ボディ部分の下面が、前記第１接続点から、前記第２ボディ部分の深さがＤ２へ変化するまでの第１区間と、
    前記第２ボディ部分の下面が、前記第２接続点から、前記ボディ領域が前記低濃度不純物層の上面で終端する点へ変化するまでの第２区間と、を有し、
    前記第２の方向と前記第３の方向とを含む平面での断面視で、前記第２ボディ部分の前記第２区間は前記酸化膜の直下にある
    請求項６に記載の半導体装置。
  8. 前記第２の方向において、前記第１接続点から、前記ボディ領域が前記低濃度不純物層の上面で終端する点までの長さをＬ１［μｍ］とすると、
    前記半導体装置のドレイン－ソース間仕様最大電圧ＢＶＤＳＳ［Ｖ］が、ＢＶＤＳＳ≦２６．４×（Ｌ１）２－３６．４×Ｌ１＋３１．５の関係にある
    請求項７に記載の半導体装置。
  9. 前記第２の方向と前記第３の方向とを含む平面での断面視で、前記ゲート導体と同電位となるゲート配線構造は、前記第２の方向において、前記第２ボディ部分よりも、前記半導体装置の外周領域側にだけ設置される
    請求項５に記載の半導体装置。
  10. 前記第３の方向において、前記ゲートトレンチの内部における前記ゲート導体の上面は、前記ソース領域と前記ボディ領域との界面よりも上部にあり、
    前記ゲート導体の上面から、前記ソース領域と前記ボディ領域との界面までの長さと、前記ボディ領域と前記低濃度不純物層との界面から、前記ゲートトレンチの先端までの長さとの和は、前記半導体装置の面内で一定である
    請求項１または請求項５に記載の半導体装置。
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Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011204710A (ja) * 2010-03-24 2011-10-13 Fuji Electric Co Ltd 半導体装置
JP2015153787A (ja) * 2014-02-10 2015-08-24 トヨタ自動車株式会社 半導体装置及び半導体装置の製造方法
JP2021044275A (ja) * 2019-09-06 2021-03-18 富士電機株式会社 半導体装置

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1187698A (ja) * 1997-09-02 1999-03-30 Kansai Electric Power Co Inc:The 高耐圧半導体装置及びこの装置を用いた電力変換器
JP3539415B2 (ja) * 2001-09-25 2004-07-07 日産自動車株式会社 炭化珪素半導体装置及び炭化珪素半導体装置の製造方法
JP4777630B2 (ja) * 2004-09-21 2011-09-21 株式会社日立製作所 半導体装置
JP5147203B2 (ja) 2006-06-30 2013-02-20 オンセミコンダクター・トレーディング・リミテッド 絶縁ゲート型半導体装置
JP2014038937A (ja) * 2012-08-16 2014-02-27 Mitsubishi Electric Corp 半導体装置
CN112271178B (zh) * 2016-08-02 2022-05-13 新唐科技日本株式会社 半导体装置以及半导体模块
JP6696450B2 (ja) * 2017-01-27 2020-05-20 株式会社デンソー 炭化珪素半導体装置
WO2019198416A1 (ja) * 2018-04-13 2019-10-17 住友電気工業株式会社 半導体装置
JP7486373B2 (ja) * 2020-07-29 2024-05-17 三菱電機株式会社 半導体装置
JP7074173B2 (ja) * 2020-10-16 2022-05-24 富士電機株式会社 半導体装置および半導体装置の製造方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011204710A (ja) * 2010-03-24 2011-10-13 Fuji Electric Co Ltd 半導体装置
JP2015153787A (ja) * 2014-02-10 2015-08-24 トヨタ自動車株式会社 半導体装置及び半導体装置の製造方法
JP2021044275A (ja) * 2019-09-06 2021-03-18 富士電機株式会社 半導体装置

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