KR100299554B1 - 저전압측방dmos장치의드레인신장영역및그형성방법 - Google Patents

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Abstract

드레인에서 신장되어 게이트와 자기 정렬되는 신장 영역을 가진 MOSFET 장치가 개시된다. 이 신장 영역은 드레인의 농도 보다 저농도의 도펀트 농도를 갖는다. 신장 영역의 존재 때문에 장치에 대한 과도한 저항을 부가시키지 않으면서 브레이크다운 전압을 실질적으로 향상시킨다.

Description

저전압 측방 ＤＭＯＳ 장치의 드레인 신장 영역 및 그 형성 방법{DRAIN EXTENSION REGIONS IN LOW VOLTAGE LATERAL DMOS DEVICES AND METHOD FOR FORMING THEREOF}
본 발명은 개선된 브레이크다운 전압과 온-저항 특성을 갖는 저전압 측방 DMOS 장치에 관한 것이다. 특히, 본 발명은 드레인 신장 영역을 갖는 저전압 측방 DMOS 장치에 관한 것이다.
전력 직접회로 계열의 반도체 칩에 대하여, 수직 DMOS, 저전압 측방 DMOS 및 고전압 측방 DMOS 장치 등으로서 여러 가지의 트랜지스터 구조가 가능한데, 이들의 특성은 서로 다르다. 이들 장치로부터의 전력 손실을 최소화하기 위하여, 트랜지스터를 상대적으로 낮은 저항 (RDS) 에서 작동시키는 것이 바람직하다. 또한, 장치와 회로를 보호하기 위하여, 상대적으로 높은 브레이크다운 전압 (BV) 을 갖도록 하는 것이 바람직하다. 그러나, 높은 브레이크다운 전압을 위한 요구되는 사항은 낮은 RDS를 달성하기 위해 요구되는 사항과 서로 상반된다.
도 1 에 도시된 바와 같은 종래의 측방 DMOS 장치 (Lateral DMOS Device) (10) 에 있어서, 애벌란시 항복 (breakdown) 을 일으키는 최대 전기장은 게이트 (12) 와 드레인 (14) 사이의 인터페이스에서 보통 발생한다. 브레이크다운 전압을 유지하기 위하여 이 위치에서 최대 전기장을 낮추고, 동시에 보다 균일하게 전기장 프로파일을 분포시키는 것이 바람직하다. 1992.5.19 - 21 일에 개최된 일본 동경 와세다대학의 전력 반도체 장치 및 INc (페이지 150 - 154) 에 대한 제 4 차 국제 심포지움의 기록에는, 모리까와 등에 의해 도 2 에 도시된 30V 브레이크다운 전압과 0.075 Ω㎟ 온-저항을 갖는 LDMOS 장치 (20) 가 개시되어 있다. 상기 장치 (20) 는 드레인 (24), 알루미늄 필드판 (26), 및 그 아래의 깊은 N 웰 (22) 을 구비하여, 바이어스를 형성하고, 이 바이어스가 브레이크다운 전압을 증가시킨다고 주장되었다.
케이 후지따 및 미쯔비시 덴끼 가부시끼가이샤가 출원한 영국 특허출원번호 GB 2277406A 공보에는 드레인 영역 (14) 에 근처에서 저농도로 도핑된 드레인 (32) 을 갖는 이중 확산층 MOSFET (30) 가 개시되어 있다 (도 3 참조). 높은 임계 전압을 설정하기 위하여 불순물 확산층이 기판 보다 상대적으로 고농도의 불순물 농도를 갖지만, 불순물 확산층 (34) 과 기판 (36) 모두가 P 형이다.
미국 특허번호 제 4,300,150 호 공보에는 도 4 에 도시된 p/n 형 기판 (44) 내에 매립된 p/n 형 필드 형성 (field shaping) 반도체층 (42) 을 포함하는 LDMOS 장치 (40) 가 개시되어 있다. 필드 형성 반도체 층 (42) 은 기판 (44) 보다 고농도의 도펀트 농도를 가진다. 한편으로는 기판 (44) 과 채널 (46) 사이에, 다른한편으로는 소스 (50) 와 드레인 (52) 사이에의 p/n 접합부 (48) 근처의 전기장 밀도를 낮추면서도, 장치 (40) 내의 전기장 분포를 보다 더 균일하게 하기 위하여 드레인 (52) 에 인접한 전기장 밀도를 증가시키도록, 필드 형성 반도체 층 (42) 은 채널 영역 (46) 과 이격되어 있다. 필드 형성 반도체층 (42) 은 기판 (44) 내에 매립되어 소스 (50) 와 드레인 (52) 사이의 기판 (44) 의 일부와 채널 (46) 아래로 신장되어 있다. 일 실시예에서, 필드 형성 반도체층은 측면 드레인 (52) 을 따라서 그리고 드레인으로부터 채널 (46) 쪽으로 신장하지만 채널 (46) 접촉하지 않으면서 에피택셜층 (45) 의 표면 인접 영역의 표면층 (43) 을 형성시킨다.
도 5 에 도시된 바와 같이, Hsu 에 의해 출원되어 RCA corp. 에 양도된 미국 특허번호 제 4,232,327 호 및 제 4,318,216 호 공보에는 반도체 몸체부 (70) 의 채널 영역 (68) 내에 소스 (62), 드레인 (64) 및 소위 "드리프트 영역" (66) 은 함께 형성된 MOSFET 장치 (60) 가 개시되어 있다. 드리프트 영역 (66) 이 불순물 주입공정에 의해 형성되고 게이트 (72) 와 정렬되며, 그 다음 소스와 드레인 영역 (62, 64) 이 형성된다.
본 발명은 제 1 도전형을 갖는 층과; 제 1 도전형과 반대의 제 2 도전형을 갖는 소스가 채널 영역 내에 형성되고, 상기 층내에 형성되어 소스와 이격된 드레인으로서, 에피택셜층의 표면에 형성되어 있는 드레인과 소스 (양자 모두 제 1 도전형임) 와; 상기 층의 표면에서 채널을 덮으며 소스와 정렬되어 있는 게이트와; 드레인의 고농도로 도핑된 영역과 게이트 사이에서 신장되어 있으며 게이트와 정렬되어 상기 층내에 형성되고, 소스 (및 드레인) 의 농도와 층의 농도 사이의 도펀트 농도를 가지며 제 1 도전형을 갖는 영역을 포함하는 MOSFET 장치를 제공함으로써 종래기술의 상기 및 기타 문제를 해결하는데 있다.
본 발명은 또한, 반도체 기판의 표면상의 절연층 위에 게이트를 형성하는 단계와; 채널 영역이 게이트 아래에 부분적으로 있고 기판의 도전형과 반대의 도전형을 갖는 기판에 채널 영역을 형성하는 단계와,;채널내에 제 1 도핑 영역을 형성하고 기판내에 제 2 도핑 영역을 형성하며, 제 1 도핑 영역 및 제 2 도핑 영역은 제 1 도전형을 가지며 제 2 도핑 영역은 기판의 농도 보다 고농도의 도펀트 농도를 가지며, 제 1 도핑 영역 및 제 2 도핑 영역은 서로 이격되어 각각 게이트의 단부와 정렬되도록 형성하는 단계와; 소스는 제 1 도핑 영역의 농도 보다 고농도의 제 1 도전형의 도펀트 농도를 가지며 제 2 도핑 영역은 소스 (또는 드레인) 의 농도와 층의 농도 사이의 제 2 도전형의 도펀트 농도를 가지며 제 1 도핑 영역을 채널내의 소스로 변환시키고, 제 2 도핑 영역까지 신장하는 드레인을 기판 내에 형성하도록 주입하는 단계를 포함하는 신장된 드레인 필드 효과 트랜지스터 형성 방법을 제공하는데 있다.
신장 영역의 길이, 그의 도핑 프로파일과 주입물 종류를 조절하여, 주어진 저항에서의 브레이크다운 전압을 장치와 최적하게 할 수 있다.
도 1 내지 도 5 는 종래기술의 LDMOS 장치를 도시하는 단면도이다.
도 6 은 본 발명에 따른 장치를 도시하는 개략단면도이다.
도 7 은 종래의 LDMOS 장치에 있어서의 2 차원 도펀트 분포를 도시하는 그래프이다.
도 8 은 도 6 에 의해 나타낸 본 발명에 따른 LDMOS 장치의 일실시예에 있어서의 2 차원 도펀트 분포를 도시하는 그래프이다.
도 9 는 본 발명에 따른 LDMOS 장치의 다른 실시예에 있어서의 2 차원 도펀트 분포를 도시하는 그래프이다.
도 10 내지 도 12 는 종래의 LDD 장치 (lightly doped drain Device), 신장 길이가 1 ㎛ 인 LDMOS 장치, 및 LDD 주입을 하지 않고서 1 ㎛ 의 신장 영역을 구비한 LDMOS 장치에 대하여 기판과 게이트 사이의 인터페이스를 따라 수평 도핑 프로파일을 각각 도시하는 도면이다.
도 13 은 도 10 내지 도 12 에 있어서 LDMOS 장치의 브레이크다운 전압의 성능 시뮬레이션 결과를 도시하는 그래프이다.
*도면의 주요부분에 대한 부호의 설명*
80 : MOSFET 장치 82 : N＋층
84 : P 형 반도체 기판 86 : 드레인
88 : 소스 92 : 채널
94 : 게이트 전극 95 : 게이트 산화물
97 : 스페이서 98 : 신장 영역
본 발명은 일반적으로 드레인상에 신장 영역을 갖는 MOS 트랜지스터에 관한 것이다. 신장 영역은 과도하게 높은 온-저항을 갖지 않고 최적의 브레이크다운전압 특성을 갖도록, 길이, 도핑 프로파일 및 주입 불순물의 종류가 선택된다.
적절한 브레이크다운 전압과 온-저항 특성은, 본 발명에 따른 LDMOS 장치에서 신장 영역 길이, 도핑 농도와 도핑 물질 종류를 적절히 선택함으로써 달성된다.
본 발명에 따른 예시적인 LDMOS 장치가 도 6 에 도시되어 있다. 도 6 에서, MOSFET 장치 (80) 는 N＋매립층 (83) 상에 형성된 에피택셜층 (82) 과, P 형 반도체 기판 (84) 을 포함한다. N＋층은 장치의 견고성을 개선하는데 사용될 수 있다.
드레인 (86) 과 소스 (88) 는 에피택셜층 (82) 의 상면 (90) 과 동일선상에 있다. 소스 (88) 는 에피택셜층 (82) 과 동일한 도전형을 가지며 그 도전형은 한 종류 이상의 도펀트 물질들로 이루어 질 수 있지만, 채널 (92) (여기서는 "P-몸체부" 라고 칭한다) 내에 형성된다. 채널 (92) 은 소스 (88) 및 기판 (84) 과 반대의 도전형을 갖는다. 드레인 (86) 은 에피택셜층 (82) 내에 형성되고 에피택셜층 (82) 과 동일한 도전형을 가지지만, 보다 고농도의 도펀트 농도를 갖는다. 소스 (88) 는 기판 (84) 과 반대의 도전형을 갖는다.
게이트 전극 (94) 이 에피택셜층 (82) 의 상면 (90), 게이트 산화물 (95) 및 채널 (92) 위에 놓인다. 소스 (88) 는 게이트 전극 (94) 의 단부 (96) 와 자기 정렬되지만, 스페이서 (97) 의 폭 만큼 오프셋된다.
또한, 에피택셜층 (82) 내에는 드레인 (86) 과 인접하여 영역 (98) 이 형성된다. 영역 (98) 은 게이트 전극 (94) 의 단부 (102) 와 자기 정렬된 단부 (100)를 갖는다. 영역 (98) (이하 "신장 영역" 라 칭한다) 은 또한 소스 (88) 및 드레인 (86) 과 동일한 도전형을 갖는다. 신장 영역 (98) 내의 도펀트 농도는 소스 (또는 드레인)의 농도와 에피택셜층 (82)의 농도 사이의 범위내에 있는 것이 바람직하다. 본 발명의 일실시예에 있어서, 신장 영역 (98) 은 드레인 (86) 의 전체 길이만큼 신장할 수도 있는데, 이는 신장 영역 (98) 의 도펀트 농도가 에피택셜층 (82) 의 도펀트 농도와 같다는 것을 의미한다. 본 발명에 따른 장치를 형성하는데 있어서, 게이트의 근처에서의 도핑 프로파일 (즉, 소스 (88), 신장 영역 (98), 드레인 (86) 과 에피택셜층 (82) 사이) 은 점차 변경되어 게이트의 근처에서의 전기장의 피크가 감소되도록 한다. 그 결과, 장치에 대한 소망하는 높은 브레이크다운 전압을 온-저항을 과도하게 높게 하지 않고도 얻을 수 있다
신장 영역의 적절한 길이는 일반적으로 장치에 대한 과도한 온-저항을 과도하게 높게 하지 않고 적절하게 높은 브레이크다운 전압을 얻기 위한 길이이다.
본 발명에 따른 전형적인 장치는 다음의 도핑 농도, 즉 에피택셜층에서 저농도로 도핑된 N－(예컨대, 1015- 1016/㎤), 약 1020/㎤ 의 피크 도핑이 되어 있는 드레인과 소스 영역에서 고농도로 도핑된 N＋, 그리고 높은 브레이크다운 전압 특성과 낮은 RDS사이의 적절한 균형을 달성하기 위하여 신장 영역에서 충분한 N＋도핑을 포함한다.
일반적으로, 신장 영역에 대하여 다음과 같은 부수적인 관찰을 실시한다.신장 영역의 길이와 그 비저항의 곱은 본 발명에 따른 신장 영역의 존재에 의해 기인된 부가적인 직렬저항에 비례한다. 동일한 저항에 대하여, 심지어 향상된 리소그래피 장치를 사용하더라도 오정렬에 기인하는 길이의 편차가 커지기 때문에, 비저항이 지나치게 높고 길이가 지나치게 짧으면, 장치의 직렬저항에 있어서 의 큰 변동이 야기된다. 한편, 비저항이 지나치게 낮고 신장 길이가 지나치게 길면, 브레이크다운 전압이 감소되게 된다.
상세히 후술하는 바와 같이, 본 발명에 따른 저항, 브레이크다운 전압과 전기장 분포를 예측하기 위하여, TMA 또는 Silcaco 등의 회사가 제조한 상업상 이용하는 소프트웨어인, 2D SUPREM-IV 를 사용하여 컴퓨터 시뮬레이션을 한다. 도 7 내지 도 9 에는 장치를 평가한 도펀트 프로파일이 이차원으로 도시되어 있다 (각각 A, B 및 C 경우) .
도 10 내지 도 12 는 종래의 LDD 장치용의 게이트와 에피택셜층의 계면에서의 1 차원 도핑 프로파일 (즉, 표 1 의 A 경우, 여기서 신장 영역의 길이는 전형적으로 0.1 - 0.2 ㎛ 인 스페이서 폭 보다 짧음) 과, 본 발명의 두 실시예 (즉, 표 1 의 B 와 C 경우) 의 시뮬레이션 결과를 나타낸다. 제 1 실시예에 있어서, LDMOS 장치는 신장 영역을 가지며, 제 2 실시예에 있어서, 신장 영역의 주입 영역이 드레인에서 제거되어 신장 영역 내의 도핑은 에피택셜층의 수준으로 디폴트값이 주어져 있다.
보다 구체적으로, 도 10 내지 도 12 를 만드는데 사용된 시뮬레이션의 파라미터는 2㎛ 의 게이트 길이를 갖는 장치에 대하여 15, 18 및 38V 의 드레인 전압과, 1㎛ 의 드레인 신장 영역을 갖는 30nm 산화물 두께와 이들 영역이 없는 것과 마찬가지 장치이다. 이들 결과는 또한 도 13 과 표 1 에 요약되어 있다.
2차원 장치 시뮬레이션에서의 성능 데이터의 요약
경우 A B C
시뮬레이션 BV(V) 15.2 18.3 38.5
측정 BV(V) 18 24.8 36.2
측정 RDS,(mΩ·㎟)＠Vgs= 5V 70 90 120 - 140
RDS, 측정(mΩ·㎟)＠Vgs= 10V 44 67 100
A 경우에, 고농도로 도핑된 드레인의 영역을 스페이서 (97) 의 폭 만큼 게이트 단부 (102) 에서 오프셋되고, 신장 영역 (98) 은 스페이서 폭 만큼 신장되어 있다 (고농도로 도핑된 N＋영역의 측방향 확산을 감소함) . 이 경우는 상기 단부에서의 급속한 도핑 프로파일에 기인한 최저 브레이크다운 전압에 대응하는 높은 피크 전기장을 나타낸다. 또한 고농도로 도핑된 영역이 게이트의 단부쪽의 모든 통로에 신장할 때 최저 RDS와 전체 직렬저항에 대하여 무시할 수 있는 분포를 또한 나타낸다. 종래의 LDD MOS 트랜지스터에 있어서, 산화물 스페이서 아래의 LDD 를 고농도로 도핑된 드레인 (86) 과 저농도로 도핑된 기판 에피택셜층 (82) 의 도핑수순의 중간의 도핑 수준으로 하여 상기 전이 영역 내의 도핑 프로파일을 부드럽게 함으로써 피크 전기장을 낮추게 하고 브레이크다운 전압을 어느 정도 증가시키도록도와준다. 상기 경우에 있어서 보통 0.1 ㎛ 를 넘지 않는 스페이서 폭에 의해 전이 영역의 폭이 제한된다. 하나의 특수 공정 흐름에 대한 시뮬레이션 브레이크다운 전압은 대응하는 측정 브레이크다운 전압인 약 70 mΩ·㎟ 의 RDS와 18V 과 비슷한 15V 정도이다.
B 경우에는, 바람직한 구성으로서, 신장 영역의 길이는 A 경우에서 처럼 스페이서 폭으로 제한되지 않는다. 반면, 저농도로 도핑된 신장 영역은 드레인 영역을 통해 신장하고, 고농도로 도핑된 N＋드레인 영역은 신장 영역 (98) 에 의해 사방이 둘러쌓인 드레인 중간의 영역에 (동일한 마스크를 통하여) 제한된다. 저농도로 도핑된 영역의 길이는 그 도핑수준에 따라 정밀하게 고려되어야 한다. 한편, 상대적으로 긴 신장 영역은, 과도한 직렬저항을 증가시키지 않으면서도 브레이크다운 전압을 상당히 증가시킬 수 있다. 한편, 상대적으로 짧은 신장 길이는, 고농도로 도핑된 드레인과 게이트 단부를 한정하는 마스크의 제조시에 오정렬의 결과로서 브레이크다운 전압에 있어서의 폭넓은 변동을 야기할 수 있다. 심지어 최고의 리소그래피 장치에 의해서도, 약 0.1㎛ 의 오정렬은 흔히 일어난다. 시험에 따르면, 신장 영역 길이가 1.0㎛ 이면 신장 영역 (98) 에서의 도핑은 브레이크다운 전압 조건이 만족하는 수준으로 감소된다. 공정 기술은 A 경우와 동일하지만 1.0 ㎛ 를 갖는 경우에, 시뮬레이션 브레이크다운 전압은 약 18V 이였다. 대응하는 측정 브레이크다운 전압은 약 24V 였다 (A 경우보다 약 39％ 가 증가함). 예측할 수 있는 바와 같이, 브레이크다운 전압의 증가하면, RDS가 70 mΩ·㎟ 에서 90 mΩ·㎟ 의 증가되어 RDS를 희생시키며, 이 경우에는 A 경우와 비교하여 약 29 ％ 가 증가하였다.
C 경우에 있어서, 디바이스 아키텍처는 브레이크다운 전압의 최대 한계점에서 시험된다. 즉, 1.0 ㎛ 로 신장 영역 길이를 유지하면서, 신장 영역의 도핑은 최소값 (즉, 에피택셜층 (82) 의 백그라운드 도핑) 까지 감소시켰다. 이러한 조건하에서, 브레이크다운 전압의 시뮬레이션 결과와 실제 측정값은 거의 일치한다 (각각 36.2V 이고 38.5V 임). 120 mΩ·㎟ 에서 140 mΩ·㎟ 범위의 RDS의 큰 변동이 검출된다. 부분적으로, 이러한 변동은 이온 주입을 통해 한정된 바와 같이 신장 영역 (98) 내에서 제어가 잘 된 도핑 농도와는 반대로 에피택셜 공정의 제한 때문에 에피택셜층 (82) 의 비저항의 큰 변동으로부터 야기된다. 디바이스 아키텍처 부분이 RDS에 대하여 주요한 인자로 되는 경우에, 오정렬에 대한 RDS의 민감성은 보다 현저해 진다. A 와 C 경우에 대한 RDS를 비교하면, 신장 영역은 C 경우에서의 전체 RDS에서 약 50％ 가 기인함을 알 수 있다.
상기 결과에서 알 수 있는 바와 같이, 높은 브레이크다운 전압은 본 발명에 따른 장치에서의 드레인 신장 영역의 존재에 기인하는 게이트 근처의 드레인에 있는 감소된 피크 전기장의 결과이다.
예측할 수 있듯이, 에피택셜층의 비저항의 함수인 RDS에 대한 측정값에서의 어느 정도의 변동이 있다. 저전압에서의 측정 결과와 시뮬레이션 결과 사이의 상당히 큰 편차는 더복잡한 브레이크다운 메커니즘에 기인되는 것으로 예측된다.
본 발명에 따른 장치는 표준 CMOS 공정으로 제조될 수 있다. 어떤 여타의 단계도 불필요하며, 이와 같은 종래의 공정은 특히, 단부 신장 영역의 도즈량을 조절하여 브레이크다운 전압과 직렬저항을 용이하게 조절하는 가능성을 제공한다.
일반적으로, 제조 기법은 예시적으로 다음의 단계를 포함한다. 먼저, 기판상의 산화물층 위에 게이트가 형성된 다음 마스크된다. P 몸체부가 노출부에 주입된다. 그 다음, 게이트의 반대 단부와 정렬된 저농도로 도핑된 영역이 게이트 측의 드레인과 소스 양자 위에 드레인 신장 영역을 형성하도록 주입된다. 다음은, 산화물 스페이서가 형성된다. 그 다음 드레인을 형성하기 위하여 상기 구조를 마스크하고 도핑한다. 부가적인 공정으로 소스와 금속 근처의 얇은 영역의 주입을 포함할 수 있다.
본 발명에 의하면, 신장 영역은 드레인의 농도 보다 저농도의 도펀트 농도를 가지며, 신장 영역의 존재 때문에 장치에 대한 과도한 저항을 부가시키지 않으면서 브레이크다운 전압을 실질적으로 향상시키는 효과를 제공한다.

Claims (3)

  1. 제 2 도전형을 갖는 반도체 기판상에 형성되고, 제 2 도전형과 반대인 제 1 도전형을 갖는 층;
    상기 층의 표면에 위치하고, 제 1 도전형을 가지며 상기 층 보다 저농도로 도핑되어 있는 드레인 및 소스로서, 상기 소스는 상기 층 내에 형성된 채널 내에 형성되며, 상기 채널은 제 2 도전형을 가지며, 상기 드레인은 상기 층 내에 형성되며, 서로 이격되어 있는 드레인 및 소스;
    상기 채널과 상기 층과 표면을 덮고 있고, 상기 소스와 정렬되어 있는 제 1 단부를 갖는 게이트 전극; 및
    상기 층 내에 형성되며 상기 드레인으로부터 신장하는 영역으로서, 상기 제 1 단부와 대향하는 상기 게이트의 단부와 정렬되어 있는 단부를 가지며, 상기 소스및 상기 드레인의 농도와 상기 층의 농도 사이의 제 1 도전형의 도펀트 농도를 갖는 영역을 포함하는 것을 특징으로 하는 MOSFET 장치.
  2. p 형 기판상에 형성된 n 형 영역;
    상기 p 형 기판의 표면에 위치하고, n 형으로 도핑되며 상기 n 형 영역 보다 저농도로 도핑되어 있는 드레인 및 소스로서, 상기 소스는 상기 p 형 기판 내에 형성된 채널 내에 형성되며, 상기 채널은 p 형 도전형을 가지며, 상기 드레인은 상기 n 형 영역 내에 형성되며, 서로 이격되어 있는 드레인 및 소스;
    상기 채널과 상기 n 형 영역의 표면을 덮고 있고, 상기 소스와 정렬되어 있는 제 1 단부를 갖는 게이트 전극; 및
    상기 n 형 영역 내에 형성되며, 상기 드레인과 접하여 있고, 상기 게이트의 단부와 자기 정렬되어 있고, 상기 소스 및 상기 드레인 내의 n 형 도펀트 농도와 상기 n 형 영역의 도펀트 농도 사이의 n 형 도펀트 농도를 가진 영역을 포함하는 것을 특징으로 하는 MOSFET 장치.
  3. 신장된 드레인 필드 효과 트랜지스터 형성 방법에 있어서,
    a) 제 1 도전형을 갖는 반도체 기판의 표면상의 절연층 위에 게이트를 형성하는 단계;
    b) 제 1 도전형과 반대의 제 2 도전형을 갖는 층을 상기 기판상에 형성하는 단계;
    c) 상기 층상에, 상기 게이트 아래로 신장하면서 제 2 도전형을 갖는 채널을 형성하는 단계;
    d) 상기 채널내에 제 1 도핑 영역을 형성하고 상기 기판내에 제 2 도핑 영역을 형성하며, 상기 제 1 영역 및 제 2 도핑 영역은 제 1 도전형을 가지며 상기 제 2 도핑 영역은 상기 기판의 농도 보다 고농도의 도펀트 농도를 가지며, 상기 제 1 영역과 제 2 도핑 영역은 서로 이격되어 각각 상기 게이트의 단부와 정렬되어 있는 단계; 및
    e) 상기 제 1 도핑 영역을, 상기 제 1 도핑 영역의 농도 보다 고농도의 제 1도전형의 도펀트 농도를 갖는 상기 채널내의 소스로 변환시키고, 드레인의 농도와 상기 층의 농도 사이의 제 1 도전형의 도펀트 농도를 갖는 상기 제 2 도핑 영역까지 신장하는 드레인을 상기 기판내에 형성하도록 주입하는 단계를 포함하는 것을 특징으로 하는 신장된 드레인 필드 효과 트랜지스터 형성 방법.
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Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6252278B1 (en) * 1998-05-18 2001-06-26 Monolithic Power Systems, Inc. Self-aligned lateral DMOS with spacer drift region
JP3831598B2 (ja) * 2000-10-19 2006-10-11 三洋電機株式会社 半導体装置とその製造方法
JP3831615B2 (ja) * 2001-01-16 2006-10-11 三洋電機株式会社 半導体装置とその製造方法
DE10131706B4 (de) * 2001-06-29 2005-10-06 Atmel Germany Gmbh Verfahren zur Herstellung eines DMOS-Transistors
DE10131705B4 (de) * 2001-06-29 2010-03-18 Atmel Automotive Gmbh Verfahren zur Herstellung eines DMOS-Transistors
DE10131707B4 (de) * 2001-06-29 2009-12-03 Atmel Automotive Gmbh Verfahren zur Herstellung eines DMOS-Transistors und dessen Verwendung zur Herstellung einer integrierten Schaltung
DE10131704A1 (de) 2001-06-29 2003-01-16 Atmel Germany Gmbh Verfahren zur Dotierung eines Halbleiterkörpers
US6593621B2 (en) 2001-08-23 2003-07-15 Micrel, Inc. LDMOS field effect transistor with improved ruggedness in narrow curved areas
US6730962B2 (en) 2001-12-07 2004-05-04 Texas Instruments Incorporated Method of manufacturing and structure of semiconductor device with field oxide structure
US7635621B2 (en) * 2002-11-22 2009-12-22 Micrel, Inc. Lateral double-diffused metal oxide semiconductor (LDMOS) device with an enhanced drift region that has an improved Ron area product
DE10345347A1 (de) * 2003-09-19 2005-04-14 Atmel Germany Gmbh Verfahren zur Herstellung eines DMOS-Transistors mit lateralem Driftregionen-Dotierstoffprofil
US20050280100A1 (en) * 2004-06-17 2005-12-22 Michael Artaki Laterally diffused MOS device
KR100592749B1 (ko) * 2004-11-17 2006-06-26 한국전자통신연구원 실리콘과 실리콘 게르마늄 이종 구조를 가지는 고전압전계효과 트랜지스터 및 그 제조 방법
JP2007059636A (ja) * 2005-08-25 2007-03-08 Renesas Technology Corp Ｄｍｏｓｆｅｔおよびプレーナ型ｍｏｓｆｅｔ
US8017486B2 (en) * 2007-06-22 2011-09-13 Macronix International Co., Ltd. Method of fabricating low on-resistance lateral double-diffused MOS device
US8269275B2 (en) * 2009-10-21 2012-09-18 Broadcom Corporation Method for fabricating a MOS transistor with reduced channel length variation and related structure
US9450074B1 (en) * 2011-07-29 2016-09-20 Maxim Integrated Products, Inc. LDMOS with field plate connected to gate
JP6723775B2 (ja) * 2016-03-16 2020-07-15 エイブリック株式会社 半導体装置および半導体装置の製造方法

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4232327A (en) * 1978-11-13 1980-11-04 Rca Corporation Extended drain self-aligned silicon gate MOSFET
US4317216A (en) * 1980-05-09 1982-02-23 Tx Rx Systems, Inc. Bi-directional filter system for amplifying signals in separate frequency bands
US4300150A (en) * 1980-06-16 1981-11-10 North American Philips Corporation Lateral double-diffused MOS transistor device
JP3221766B2 (ja) * 1993-04-23 2001-10-22 三菱電機株式会社 電界効果トランジスタの製造方法
US5517046A (en) * 1993-11-19 1996-05-14 Micrel, Incorporated High voltage lateral DMOS device with enhanced drift region
JP2658842B2 (ja) * 1993-11-22 1997-09-30 日本電気株式会社 半導体装置

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KR19980069876A (ko) 1998-10-26

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