KR20000051297A - 전력용 디모스 트랜지스터 및 그 제조방법 - Google Patents

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Abstract

본 발명의 전력용 디모스 트랜지스터는, 반도체 기판을 사용하여 형성된 제1 도전형의 고농도 드레인 영역과, 드레인 영역상에 제1 불순물 농도를 갖도록 형성된 동일 도전형의 제1 드리프트 영역과, 제1 드리프트 영역상에 제1 불순물 농도보다 낮은 제2 불순물 농도를 갖도록 형성된 동일 도전형의 제2 드리프트 영역과, 제2 드리프트 영역의 표면에서 제1 드리프트 영역의 상부 일정 깊이에 이르도록 형성되되, 제1 및 제2 드리프트 영역의 경계 부분에서 가장 높은 불순물 농도를 나타내는 농도 프로파일을 갖는 반대 도전형인 제2 도전형의 바디 영역과, 바디 영역의 상부 일정 영역에 형성된 제1 도전형의 고농도 소스 영역과, 제2 드리프트 영역상에 게이트 절연막을 개재하여 형성된 게이트 전극, 및 소스 영역 및 드레인 영역에 각각 전기적으로 연결되도록 형성된 소스 전극 및 드레인 전극을 포함한다.

Description

전력용 디모스 트랜지스터 및 그 제조 방법{Power DMOS FET and method of manufacturing thereof}
본 발명은 전력용 반도체 소자 및 그 제조 방법에 관한 것으로서, 특히 두 단계의 에피 성장법을 이용하여 형성된 전력용 디모스(DMOS: Double diffused MOS) 트랜지스터 및 그 제조 방법에 관한 것이다.
일반적으로 사용되는 전력용 모스 트랜지스터는 바이폴라(bipolar) 트랜지스터에 비해 많은 장점을 갖고 있다. 예를 들면, 첫째로 높은 입력 임피던스를 가지기 때문에 전력 이득이 크고 게이트 구동 회로가 매우 간단하며, 둘째로 유니폴라 소자이기 때문에 소자가 턴-오프 되는 동안 소수 캐리어에 의한 축적 또는 재결합에 의해 발생되는 시간 지연이 없다. 따라서, 스위칭 모드 전력 공급장치, 램프 안정화(lamp ballast) 및 모터 구동 회로에의 응용 등 그 응용 분야가 점차 확산되고 있는 추세에 있다. 이와 같은 전력용 모스 트랜지스터로는 통상, 플래너 확산 기술을 이용한 디모스 트랜지스터 구조가 널리 사용되고 있다.
도 1은 일반적인 전력용 디모스 트랜지스터를 나타내 보인 단면도이다.
도 1을 참조하면, 반도체 기판을 사용하여 형성된 N형의 고농도 드레인 영역(10)상에 N형의 저농도 드리프트 영역(11)이 위치해 있다. 저농도 드리프트 영역(11)의 상부 일정 영역에는 P형 바디 영역(12)이 형성되어 있으며, 바디 영역(12)내의 상부 일정 영역에는 N형의 고농도 소스 영역(13)이 형성되어 있다. 게이트 전극(15)은 게이트 절연막(14)을 개재하여 드리프트 영역(11)상에 형성되어 있다. 도면에는 나타내지 않았지만, 소스 전극 및 드레인 전극은 각각 소스 영역 및 드레인 영역과 전기적으로 연결되도록 형성되어 있다.
이와 같은 구조의 전력용 디모스 트랜지스터가 스위칭 소자로 사용되는 경우에, 턴-온 상태에서 턴-오프 상태로 되면 드레인 전압이 증가하여 누설 전류를 발생시킨다. 이 누설 전류의 대부분은 드리프트 영역(11)으로부터 바디 영역(12)을 통해 소스 전극으로 빠져 나간다. 이때, 바디 영역(12)의 측면쪽으로 흘러 들어온 누설 전류는 소스 영역(13)의 하단부를 지나서 빠져 나가는데, 소스 영역(13) 하단부의 저항에 의해 전압 강하가 발생된다. 이 전압 강하로 인하여 바디 영역(12)과 소스 영역(13) 사이의 PN 접합이 순방향 바이어스되면, 드리프트 영역(11), 바디 영역(12) 및 소스 영역(13)에 의해 형성되는 기생 NPN 바이폴라 트랜지스터가 턴 온되어 소자에 악영향을 끼친다. 따라서 기생 NPN 바이폴라 트랜지스터의 턴 온 현상은 소스 영역(13) 하단부의 바디 영역(12)의 저항값에 크게 좌우된다.
도 2는 도 1의 바디 영역(12)에서의 농도 프로파일을 나타낸 그래프이다. 이 그래프에서 가로축은 바디 영역(12)의 수직 방향으로의 깊이를 나타내고 세로축은 농도를 나타낸다.
도 2에 도시된 바와 같이, 바디 영역(12)의 깊이가 깊을수록 농도값이 낮으며, 이에 따라 저항값은 높아진다. 이와 같이 누설 전류가 흐르는 바디 영역(12)의 소스 영역(13) 하단부의 저항값이 높으므로, 상대적으로 적은 누설 전류량에도 상대적으로 큰 전압 강하가 발생되어 기생 NPN 바이폴라 트랜지스터가 쉽게 턴 온될 수 있다.
종래에는 이와 같은 기생 NPN 바이폴라 트랜지스터의 턴 온 현상을 억제시키기 위하여 바디 영역(12)내에 깊은 P형 고농도(Deep P+) 영역을 형성하였다. 이 깊은 P형 고농도 영역은 소스 영역(12) 하단부의 저항을 낮추는 역할을 하므로 기생 NPN 바이폴라 트랜지스터의 턴 온 현상을 억제하는데 상당한 효과는 나타낸다. 그러나, 그 제조 공정면에서는 별도의 마스크층을 추가하여야 한다는 단점이 있다.
본 발명이 이루고자 하는 기술적 과제는 별도의 마스크층 추가 없이 소스 영역 하단부의 저항 성분을 낮추어 기생 바이폴라 트랜지스터의 턴 온 현상을 억제할 수 있는 전력용 디모스 트랜지스터을 제공하는 것이다.
본 발명이 이루고자 하는 다른 기술적 과제는 상기 전력용 디모스 트랜지스터를 제조하는 방법을 제공하는 것이다.
도 1은 종래의 전력용 디모스 트랜지스터를 나타내 보인 단면도이다.
도 2는 도 1의 바디 영역에서의 농도 프로파일을 나타내 보인 그래프이다.
도 3은 본 발명에 따른 전력용 디모스 트랜지스터를 나타내 보인 단면도이다.
도 4는 도 3의 바디 영역에서의 농도 프로파일을 나타내 보인 그래프이다.
도 5 내지 도 8은 본 발명에 따른 전력용 디모스 트랜지스터의 제조 방법을 설명하기 위한 단면도들이다.
<도면의 주요 부분에 대한 부호의 설명>
100...드레인 영역110...드리프트 영역
111...제1 드리프트 영역112...제2 드리프트 영역
120...바디 영역130...소스 영역
140...게이트 절연막150...게이트 전극
상기 기술적 과제를 달성하기 위하여, 본 발명에 따른 전력용 디모스 트랜지스터는, 반도체 기판을 사용하여 형성된 제1 도전형의 고농도 드레인 영역; 상기 드레인 영역상에 제1 불순물 농도를 갖도록 형성된 동일 도전형의 제1 드리프트 영역; 상기 제1 드리프트 영역상에 상기 제1 불순물 농도보다 낮은 제2 불순물 농도를 갖도록 형성된 동일 도전형의 제2 드리프트 영역; 상기 제2 드리프트 영역의 표면에서 상기 제1 드리프트 영역의 상부 일정 깊이에 이르도록 형성되되, 상기 제1 및 제2 드리프트 영역의 경계 부분에서 가장 높은 불순물 농도를 나타내는 농도 프로파일을 갖는 반대 도전형인 제2 도전형의 바디 영역; 상기 바디 영역의 상부 일정 영역에 형성된 제1 도전형의 고농도 소스 영역; 상기 제2 드리프트 영역상에 게이트 절연막을 개재하여 형성된 게이트 전극; 및 상기 소스 영역 및 드레인 영역에 각각 전기적으로 연결되도록 형성된 소스 전극 및 드레인 전극을 포함하는 것을 특징으로 한다.
바람직하게는, 상기 제1 및 제2 드리프트 영역은 에피택셜층이다.
상기 다른 기술적 과제를 달성하기 위하여, 본 발명에 따른 전력용 디모스 트랜지스터의 제조 방법은, (가) 반도체 기판을 사용하여 제1 도전형의 고농도 드레인 영역을 형성하는 단계; (나) 상기 드레인 영역상에 제1 불순물 농도를 갖는 동일 도전형의 제1 드리프트 영역을 형성하는 단계; (다) 제1 마스크막 패턴을 사용하여 상기 제1 드리프트 영역의 선택된 영역내에 반대 도전형인 제2 도전형의 불순물 이온들을 주입하는 단계: (라) 상기 제1 드리프트 영역상에 상기 제1 불순물 농도보다 낮은 제2 불순물 농도를 갖는 제1 도전형의 제2 드리프트 영역을 형성하되, 상기 주입된 불순물 이온들을 확산시켜 제2 도전형의 바디 영역을 형성하는 단계: (마) 상기 바디 영역의 선택된 영역내에 제1 도전형의 고농도 소스 영역을 형성하는 단계; (바) 상기 제2 드리프트 영역상에 게이트 절연막을 개재하여 게이트 전극을 형성하는 단계: 및 (사) 상기 소스 영역 및 드레인 영역에 각각 전기적으로 연결되도록 소스 전극 및 드레인 전극을 형성하는 단계를 포함하는 것을 특징으로 한다.
바람직하게는, 상기 단계 (나) 및 단계 (라)는 에피택셜 성장법을 사용하여 수행한다.
이하, 첨부 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명한다.
도 3은 본 발명에 따른 전력용 디모스 전계 효과 트랜지스터를 나타내 보인 단면도이다.
도 3을 참조하면, 제1 도전형, 예컨대 N형으로 도핑된 반도체 기판을 사용하여 형성된 고농도의 드레인 영역(100)상에 동일 도전형의 저농도 드리프트 영역(110)이 배치된다. 저농도 드리프트 영역(110)은 에피택셜 성장법을 사용하여 형성되며, 하부의 제1 불순물 농도를 갖는 제1 드리프트 영역(111) 및 상부의 제2 불순물 농도를 갖는 제2 드리프트 영역(112)을 포함한다. 제1 드리프트 영역(111)의 제1 불순물 농도는 제2 드리프트 영역(112)의 제2 불순물 농도보다 더 높다. 제1 도전형과 반대 도전형인 제2 도전형, 예컨대 P형의 바디 영역(120)은 드리프트 영역(110)의 상부 일정 영역에 형성된다. 즉, 상기 바디 영역(120)은 제2 드리프트 영역(112)을 가로질러 제1 드리프트 영역(111)의 상부 일정 부분에 이르도록 형성된다. 여기서, 바디 영역(120)은 제1 드리프트 영역(111)을 형성한 후에 불순물 주입 공정이 이루어지고, 이어서 제2 드리프트 영역(112) 형성시에 주입된 불순물 이온들이 확산됨으로써 형성되는데, 확산시에 제1 드리프트 영역(111)에서의 제1 불순물 농도가 제2 드리프트 영역(112)의 제2 불순물 농도보다 높기 때문에 주로 상부로 확산이 이루어진다. 따라서 제1 드리프트 영역(111)과 제2 드리프트 영역(112) 사이의 경계면에 해당되는 위치 근처에서 높은 불순물 농도를 나타낸다.
도 4는 도 3의 바디 영역(120)에서의 농도 프로파일을 나타내 보인 그래프이다. 도 3에서 가로축은 바디 영역(120)의 수직 방향으로의 깊이를 나타내며, 세로축은 농도를 나타낸다.
도 4를 참조하면, 제1 드리프트 영역(도 3의 111)과 제2 드리프트 영역(도 3의 112)의 경계면(도면에서 A) 근처에서 최고 농도값을 나타낸다. 잘 알려진 바와 같이, 이온 주입 및 확산 공정을 수행하는데 있어서, 최초의 불순물 이온이 주입된 부분, 즉 확산이 시작되는 부분에서 농도값이 가장 높으며, 확산 거리가 멀어질수록 농도값은 점점 감소한다. 앞서 설명한 바와 같이, 제1 드리프트 영역(111)을 형성한 후에 불순물 이온을 주입하고, 제2 드리프트 영역(112) 형성과 주입된 이온들의 확산이 동시에 이루어지기 때문에 제1 드리프트 영역(111)과 제2 드리프트 영역(112) 사이에서의 불순물 농도값이 가장 높고, 제1 드리프트 영역(111)의 하부와 제2 드리프트 영역(112)의 상부에서의 불순물 농도값은 작다. 따라서, 저항값은 제1 드리프트 영역(111)과 제2 드리프트 영역(112)의 경계 부분에서 가장 작은 값을 나타낸다. 이 부분은 소자가 턴-오프될 때 소스 영역 하단부의 누설 전류가 이동하는 경로가 되는 부분으로써, 적은 저항값으로 인하여 누설 전류에 의한 전압 강하량도 작아지며, 이에 따라 기생 NPN 바이폴라 트랜지스터의 턴 온 현상도 억제된다.
다시, 도 3을 참조하면, P형 바디 영역(120)의 상부 일정 영역에는 N형의 고농도 소스 영역(130)이 형성된다. 그리고 제2 드리프트 영역(112)상에는 게이트 절연막(140)을 개재하여 게이트 전극(150)이 형성된다. 도면에는 나타내지 않았지만, 소스 영역(130) 및 드레인 영역(100)과 각각 전기적으로 연결되도록 형성된 소스 전극 및 드레인 전극이 구비된다.
그러면, 이와 같은 구조를 갖는 전력용 디모스 트랜지스터를 제조하는 방법을 설명하기로 한다.
도 5 내지 도 8은 본 발명에 따른 전력용 디모스 트랜지스터의 제조 방법을 설명하기 위한 단면도들이다.
도 5를 참조하면, N형의 도전형으로 도핑된 반도체 기판을 사용하여 고농도 드레인 영역(100)을 형성한다. 이어서 에피택셜 성장법을 사용하여 제1 드리프트 영역(111)을 형성한다. 이때, 제1 드리프트 영역(111)은 제1 불순물 농도를 갖도록 한다. 제1 드리프트 영역(111)을 형성한 후에, 그 위에 산화막(220)을 형성한다. 그리고 산화막(220)상에 소정의 마스크막 패턴(210)을 형성한다. 이 마스크막 패턴(210)은 통상의 리소그라피법을 사용하여 형성할 수 있다. 다음에는 마스크막 패턴(210)을 이온 주입 마스크로 하여 P형 불순물 이온, 예컨대 붕소(Boron) 이온들을 주입한다.
다음에 도 6을 참조하면, 불순물 이온 주입이 완료되면, 마스크막 패턴(도 5의 210)을 제거한다. 그리고 제2 드리프트 영역을 형성시키기 위하여 산화막(도 5의 220)을 제거한다. 도면에서 "ο"으로 표시된 기호는 제1 드리프트 영역(111)의 상부에 주입된 P형 불순물 이온들을 나타낸다.
다음에 도 7을 참조하면, 제1 드리프트 영역(111)상에 에피택셜 성장법을 사용하여 제2 드리프트 영역(112)을 형성한다. 이때 제2 드리프트 영역(112)에서의 제2 불순물 농도는 제1 드리프트 영역(111)에서의 제1 불순물 농도보다 낮도록 한다. 그 이유는 다음과 같다. 제2 드리프트 영역(112)이 성장되는 것과 동시에 주입되었던 불순물 이온들도 확산되어 P형 바디 영역(120)을 형성한다. P형 바디 영역(120)은 제2 드리프트 영역(112)의 상부 표면과 접촉되도록 형성되어야 한다. 이를 위해서는 주입된 불순물 이온들의 확산이 아래 방향보다는 위 방향으로 주로 이루어져야 한다. 일반적으로 확산 깊이는 불순물 농도와 반비례하므로, 제1 불순물 농도가 제2 불순물 농도보다 낮어야 한다. 한편, 제2 드리프트 영역(112)이 형성된 후에는 그 상면에 산화막(220)이 형성된다.
다음에 도 8을 참조하면, 산화막(220)상에 게이트 도전막을 도포한다. 그리고 소정의 마스크막 패턴을 사용하여 게이트 도전막을 패터닝한다. 그러면, 도시된 바와 같이 게이트 전극(150)이 형성된다.
다음에 통상의 방법들을 사용하여 N형 고농도 소스 영역(도 3의 130), 소스 전극 및 드레인 전극을 형성하면, 본 발명에 따른 전력용 디모스 트랜지스터가 완성된다.
이상의 설명에서와 같이, 본 발명에 따른 전력용 디모스 트랜지스터 및 그 제조 방법에 의하면, 바디 영역내에서의 소스 영역 하단부의 불순물 농도를 높게 형성시킴으로써 소자의 턴 오프시의 누설 전류에 의한 전압 강하를 낮출 수 있으며, 이로 인하여 기생 바이폴라 트랜지스터의 턴 온 현상을 억제하여 소자의 안정성을 증대시킬 수 있다.

Claims (4)

  1. 반도체 기판을 사용하여 형성된 제1 도전형의 고농도 드레인 영역;
    상기 드레인 영역상에 제1 불순물 농도를 갖도록 형성된 동일 도전형의 제1 드리프트 영역;
    상기 제1 드리프트 영역상에 상기 제1 불순물 농도보다 낮은 제2 불순물 농도를 갖도록 형성된 동일 도전형의 제2 드리프트 영역;
    상기 제2 드리프트 영역의 표면에서 상기 제1 드리프트 영역의 상부 일정 깊이에 이르도록 형성되되, 상기 제1 및 제2 드리프트 영역의 경계 부분에서 가장 높은 불순물 농도를 나타내는 농도 프로파일을 갖는 반대 도전형인 제2 도전형의 바디 영역;
    상기 바디 영역의 상부 일정 영역에 형성된 제1 도전형의 고농도 소스 영역;
    상기 제2 드리프트 영역상에 게이트 절연막을 개재하여 형성된 게이트 전극; 및
    상기 소스 영역 및 드레인 영역에 각각 전기적으로 연결되도록 형성된 소스 전극 및 드레인 전극을 포함하는 것을 특징으로 하는 전력용 디모스 트랜지스터.
  2. 제1항에 있어서,
    상기 제1 및 제2 드리프트 영역은 에피택셜층인 것을 특징으로 하는 전력용 디모스 트랜지스터.
  3. (가) 반도체 기판을 사용하여 제1 도전형의 고농도 드레인 영역을 형성하는 단계;
    (나) 상기 드레인 영역상에 제1 불순물 농도를 갖는 동일 도전형의 제1 드리프트 영역을 형성하는 단계;
    (다) 제1 마스크막 패턴을 사용하여 상기 제1 드리프트 영역의 선택된 영역내에 반대 도전형인 제2 도전형의 불순물 이온들을 주입하는 단계:
    (라) 상기 제1 드리프트 영역상에 상기 제1 불순물 농도보다 낮은 제2 불순물 농도를 갖는 제1 도전형의 제2 드리프트 영역을 형성하되, 상기 주입된 불순물 이온들을 확산시켜 제2 도전형의 바디 영역을 형성하는 단계:
    (마) 상기 바디 영역의 선택된 영역내에 제1 도전형의 고농도 소스 영역을 형성하는 단계;
    (바) 상기 제2 드리프트 영역상에 게이트 절연막을 개재하여 게이트 전극을 형성하는 단계: 및
    (사) 상기 소스 영역 및 드레인 영역에 각각 전기적으로 연결되도록 소스 전극 및 드레인 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 전력용 디모스 트랜지스터의 제조 방법.
  4. 제3항에 있어서,
    상기 단계 (나) 및 단계 (라)는 에피택셜 성장법을 사용하여 수행하는 것을 특징으로 하는 전력용 디모스 트랜지스터의 제조 방법.
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KR (1) KR20000051297A (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100873419B1 (ko) * 2002-06-18 2008-12-11 페어차일드코리아반도체 주식회사 높은 항복 전압, 낮은 온 저항 및 작은 스위칭 손실을갖는 전력용 반도체 소자
KR101157684B1 (ko) * 2005-03-23 2012-06-20 혼다 기켄 고교 가부시키가이샤 접합형 반도체 장치 및 그 제조 방법

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