KR20230148272A - 반도체 장치 - Google Patents

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KR20230148272A
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히로나오 나카무라
료스케 오카와
에이지 야스다
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누보톤 테크놀로지 재팬 가부시키가이샤
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Abstract

반도체 장치는, 저농도 불순물층(33)과, 보디 영역(18)과, 저농도 불순물층(33)의 상면과 평행한 제1의 방향으로 연장되는 게이트 트렌치(17)와, 게이트 트렌치(17)의 내부에 형성된 게이트 절연막(16)과, 게이트 절연막(16) 상에 형성된 게이트 도체(15)를 갖는 세로형 전계 효과 트랜지스터를 구비하고, 보디 영역(18)은, 활성 영역을 내포하고, 깊이가 일정한 제1 보디 부분(181)과, 제1 보디 부분(181)에 인접하고, 제1의 방향과 저농도 불순물층(33)의 상면에 있어서 직교하는 제2의 방향으로 유한한 길이로, 제1 보디 부분(181)의 깊이보다 얕은 위치에서 일정한 구간을 갖는 제2 보디 부분(182)으로 이루어지고, 제2 보디 부분(182)은, 제2의 방향에 수직인 평면의 단면에서 봤을 때, 제1의 방향을 따라, 불순물이 상대적으로 고농도인 영역과 상대적으로 저농도인 영역이 번갈아 또한 주기적으로 나타나는 부분을 갖는다.

Description

반도체 장치
본 개시는, 반도체 장치에 관하며, 특히, 칩 사이즈 패키지형의 반도체 장치에 관한 것이다.
세로형 전계 효과 트랜지스터에 있어서, 내압을 안정화하는 것이 요구되고 있다.
일본국 특허공개 2008-10723호 공보
세로형 전계 효과 트랜지스터의 안전한 구동이 보증되는, 드레인-소스간에 인가할 수 있는 최대의 전압은 제품 사양서에 기재되어 있으며, 이것을 사양 최대 전압(정격 전압)이라고 한다.
사양 최대 전압을 웃도는 전압을 인가해 나가면, 세로형 전계 효과 트랜지스터의 구조의 어디선가 임팩트 이온화가 발생한다. 이 때의 인가 전압이 세로형 전계 효과 트랜지스터의 내압이다. 세로형 전계 효과 트랜지스터는, 내압이 사양 최대 전압보다 높아지도록 설계되어야 한다.
게이트 트렌치를 갖는 세로형 전계 효과 트랜지스터의 경우, 게이트 트렌치의 선단은 전압 인가에 대해 임팩트 이온화가 일어나기 쉬운 개소이며, 게이트 트렌치의 제조 상의 만듦새에 기인하여 세로형 전계 효과 트랜지스터의 내압에도 편차가 발생한다.
특허 문헌 1에는, 세로형 전계 효과 트랜지스터의 구조가 개시되어 있으며, 보디 영역의 단부의 구조의 예가 나타내어져 있다.
상기의 과제를 해결하기 위해, 본 개시에 따른 반도체 장치는, 페이스 다운 실장이 가능한 칩 사이즈 패키지형의 반도체 장치로서, 제1 도전형의 불순물을 포함하는 제1 도전형의 반도체 기판과, 상기 반도체 기판 상에 접하여 형성되고, 상기 반도체 기판의 상기 제1 도전형의 불순물의 농도보다 낮은 농도의 상기 제1 도전형의 불순물을 포함하는 제1 도전형의 저농도 불순물층과, 상기 저농도 불순물층에 형성된 상기 제1 도전형과 상이한 제2 도전형의 보디 영역과, 상기 보디 영역에 형성된 상기 제1 도전형의 소스 영역과, 상기 저농도 불순물층의 상면으로부터 상기 보디 영역을 관통하여 상기 저농도 불순물층의 일부까지의 깊이로 형성되고, 상기 저농도 불순물층의 상면과 평행한 제1의 방향으로 연장되는 게이트 트렌치와, 상기 게이트 트렌치의 내부에 형성된 게이트 절연막과, 상기 게이트 트렌치의 내부에서, 상기 게이트 절연막 상에 형성된 게이트 도체를 갖는 세로형 전계 효과 트랜지스터를 구비하고, 상기 제1의 방향과, 상기 저농도 불순물층의 상면에 있어서 직교하는 방향을 제2의 방향으로 하고, 상기 제1의 방향과 상기 제2의 방향에 모두 직교하는 방향을 제3의 방향으로 하면, 상기 보디 영역은, 상기 저농도 불순물층의 평면에서 봤을 때, 도통 채널이 형성되는 활성 영역을 내포하고, 상기 저농도 불순물층의 상면으로부터의 깊이가 일정한 제1 보디 부분과, 상기 평면에서 봤을 때, 상기 활성 영역을 둘러싸는 외주 영역 측에서 상기 제1 보디 부분에 인접하고, 상기 제2의 방향으로 유한한 길이로, 상기 저농도 불순물층의 상면으로부터의 깊이가 상기 제1 보디 부분의 깊이보다 얕은 위치에서 일정한 구간을 갖는 제2 보디 부분으로 이루어지고, 상기 제2 보디 부분은, 상기 제1의 방향과 상기 제3의 방향을 포함하는 평면에서의 단면에서 봤을 때, 상기 제1의 방향을 따라, 상기 제2 도전형의 불순물이 상대적으로 고농도인 영역과 상기 제2 도전형의 불순물이 상대적으로 저농도인 영역이 번갈아 또한 주기적으로 나타나는 부분을 갖는, 반도체 장치인 것을 특징으로 한다.
본 개시에 따른 반도체 장치는, 상기 제1의 방향과 상기 제3의 방향을 포함하는 평면에서의 단면에서 봤을 때, 상기 제2 보디 부분은, 상기 제1의 방향을 따라, 얕은 곳과 깊은 곳이 번갈아 또한 주기적으로 나타나는 부분을 가져도 된다.
본 개시에 따른 반도체 장치는, 상기 제2의 방향과 상기 제3의 방향을 포함하는 평면에서의 단면에서 봤을 때, 상기 제1 보디 부분의 깊이를 D1[μm]로 하고, 상기 제2 보디 부분의 깊이가 일정해지는 구간 중, 상기 제1 보디 부분에 최근접하는 구간의 상기 제2 보디 부분의 깊이를 D2[μm]로 하며, 상기 보디 영역의 하면에서, 상기 제1 보디 부분의 깊이 D1이 종단되고, 상기 제2 보디 부분의 하면에 접속하는 점을 제1 접속점으로 하고, 상기 제2 보디 부분의 하면에 있어서, 상기 제1 보디 부분으로부터 가장 떨어지고, 깊이 D2가 종단되는 점을 제2 접속점으로 하면, 상기 제2의 방향과 상기 제3의 방향을 포함하는 평면에서의 단면에서 봤을 때, 상기 제2 보디 부분의 깊이는 상기 제2의 방향으로 단조롭게 감소하고, 상기 제2 보디 부분은, 상기 제2 보디 부분의 하면이, 상기 제1 접속점으로부터, 상기 제2 보디 부분의 깊이가 D2로 변화할 때까지의 제1 구간과, 상기 제2 보디 부분의 하면이, 상기 제2 접속점으로부터, 상기 보디 영역이 상기 저농도 불순물층의 상면에서 종단되는 점으로 변화할 때까지의 제2 구간을 갖고, 상기 제2의 방향에 있어서, 상기 제1 접속점으로부터, 상기 보디 영역이 상기 저농도 불순물층의 상면에서 종단되는 점까지의 길이를 L1[μm]로 하고, 상기 제2의 방향에 있어서, 상기 제2 접속점으로부터, 상기 보디 영역이 상기 저농도 불순물층의 상면에서 종단되는 점까지의 길이를 L2[μm]로 하면, D2＞D1×L2/L1의 관계에 있어도 된다.
본 개시에 따른 반도체 장치는, 상기 제1의 방향과 상기 제3의 방향을 포함하는 평면에서의 단면에서 봤을 때, 상기 제1의 방향으로 번갈아 또한 주기적으로 나타나는 상기 제2 보디 부분의 얕은 곳의 깊이를 d21[μm]로 하고, 깊은 곳의 깊이를 d22[μm]로 하며, 주기를 a[μm]로 하면, 상기 제1의 방향에 있어서, 상기 제2 보디 부분의 깊이가 d22-(d22-d21)/4가 되는 최근접 구간은, a×D2/D1과 대략 동일해도 된다.
상기와 같은 구성에 따르면, 세로형 전계 효과 트랜지스터의 드레인-소스간에 사양 최대 전압 이상의 전압을 인가했을 때에, 게이트 트렌치의 만듦새에 기인한 내압의 편차를 회피할 수 있음과 더불어, 사양 최대 전압에 대해 충분한 마진을 확보할 수 있다. 또 보디 영역의 종단 구조를 1회의 불순물 주입으로 비교적 용이 또한 자유롭게 제어할 수 있으므로, 반도체 장치의 제조 비용을 저감하는 효과를 얻을 수 있다.
본 개시에 따른 반도체 장치는, 페이스 다운 실장이 가능한 칩 사이즈 패키지형의 반도체 장치로서, 제1 도전형의 불순물을 포함하는 제1 도전형의 반도체 기판과, 상기 반도체 기판 상에 접하여 형성되고, 상기 반도체 기판의 상기 제1 도전형의 불순물의 농도보다 낮은 농도의 상기 제1 도전형의 불순물을 포함하는 제1 도전형의 저농도 불순물층과, 상기 저농도 불순물층에 형성된 상기 제1 도전형과 상이한 제2 도전형의 보디 영역과, 상기 보디 영역에 형성된 상기 제1 도전형의 소스 영역과, 상기 보디 영역 및 상기 소스 영역과 전기적으로 접속된 소스 전극과, 상기 저농도 불순물층의 상면으로부터 상기 보디 영역을 관통하여 상기 저농도 불순물층의 일부까지의 깊이로 형성되고, 상기 저농도 불순물층의 상면과 평행한 제1의 방향으로 연장되는 게이트 트렌치와, 상기 게이트 트렌치의 내부에 형성된 게이트 절연막과, 상기 게이트 트렌치의 내부에서, 상기 게이트 절연막 상에 형성된 게이트 도체를 갖는 세로형 전계 효과 트랜지스터를 구비하고, 상기 제1의 방향과, 상기 저농도 불순물층의 상면에 있어서 직교하는 방향을 제2의 방향으로 하고, 상기 제1의 방향과 상기 제2의 방향에 모두 직교하는 방향을 제3의 방향으로 하면, 상기 보디 영역은, 상기 저농도 불순물층의 평면에서 봤을 때, 도통 채널이 형성되는 활성 영역을 내포하고, 상기 저농도 불순물층의 상면으로부터의 깊이가 D1[μm]로 일정한 제1 보디 부분과, 상기 평면에서 봤을 때, 상기 활성 영역을 둘러싸는 외주 영역 측에서 상기 제1 보디 부분에 인접하고, 상기 제2의 방향으로 유한한 길이로, 상기 저농도 불순물층의 상면으로부터의 깊이가 상기 제1 보디 부분의 깊이보다 얕은 D2[μm]로 일정한 구간을 갖는 제2 보디 부분으로 이루어지고, 상기 저농도 불순물층의 상면으로부터 상기 소스 영역의 하면까지의 깊이를 Ds[μm]로 하면, D2＜Ds＜D1이며, 상기 제1 보디 부분의 상기 제3의 방향에 있어서의 상기 제2 도전형의 불순물 농도 프로파일과, 상기 제2 보디 부분의 상기 제3의 방향에 있어서의 상기 제2 도전형의 불순물 농도 프로파일은, 상기 저농도 불순물층의 상면으로부터 깊이 D2까지의 구간에 있어서, 상기 제2 도전형의 불순물 농도가 1E19cm-3 이상이 되는 범위에서 일치해도 된다.
본 개시에 따른 반도체 장치는, 상기 제2의 방향과 상기 제3의 방향을 포함하는 평면에서의 단면에서 봤을 때, 상기 저농도 불순물층에 직접 접촉하는 산화막은, 상기 제2의 방향에 있어서, 상기 제1 보디 부분과 상기 제2 보디 부분의 경계보다, 상기 반도체 장치의 외주 영역 측에 설치되어도 된다.
본 개시에 따른 반도체 장치는, 상기 제2의 방향과 상기 제3의 방향을 포함하는 평면에서의 단면에서 봤을 때, 상기 제2 보디 부분의 깊이가 D2로 일정해지는 구간은, 상기 제2 보디 부분의 깊이가 일정해지는 구간 중, 상기 제1 보디 부분에 최근접하는 구간이며, 상기 보디 영역의 하면에서, 상기 제1 보디 부분의 깊이 D1이 종단되고, 상기 제2 보디 부분의 하면에 접속하는 점을 제1 접속점으로 하고, 상기 제2 보디 부분의 하면에 있어서, 상기 제1 보디 부분으로부터 가장 떨어지고, 깊이 D2가 종단되는 점을 제2 접속점으로 하면, 상기 제2의 방향과 상기 제3의 방향을 포함하는 평면에서의 단면에서 봤을 때, 상기 제2 보디 부분의 깊이는 상기 제2의 방향으로 단조롭게 감소하고, 상기 제2 보디 부분은, 상기 제2 보디 부분의 하면이, 상기 제1 접속점으로부터, 상기 제2 보디 부분의 깊이가 D2로 변화할 때까지의 제1 구간과, 상기 제2 보디 부분의 하면이, 상기 제2 접속점으로부터, 상기 보디 영역이 상기 저농도 불순물층의 상면에서 종단되는 점으로 변화할 때까지의 제2 구간을 갖고, 상기 제2의 방향과 상기 제3의 방향을 포함하는 평면에서의 단면에서 봤을 때, 상기 제2 보디 부분의 상기 제2 구간은 상기 산화막의 바로 아래에 있어도 된다.
본 개시에 따른 반도체 장치는, 상기 제2의 방향에 있어서, 상기 제1 접속점으로부터, 상기 보디 영역이 상기 저농도 불순물층의 상면에서 종단되는 점까지의 길이를 L1[μm]로 하면, 상기 반도체 장치의 드레인-소스간 사양 최대 전압 BVDSS[V]가, BVDSS≤26.4×(L1)2-36.4×L1＋31.5의 관계에 있어도 된다.
상기와 같은 구성에 따르면, 보디 영역과 소스 전극의 접촉 저항을 저감하면서, 세로형 전계 효과 트랜지스터의 드레인-소스간에 사양 최대 전압 이상의 전압을 인가했을 때에, 게이트 트렌치의 만듦새에 기인한 내압의 편차를 회피할 수 있음과 더불어, 사양 최대 전압에 대해 충분한 마진을 확보할 수 있다.
본 개시에 따른 반도체 장치는, 상기 제2의 방향과 상기 제3의 방향을 포함하는 평면에서의 단면에서 봤을 때, 상기 게이트 도체와 같은 전위가 되는 게이트 배선 구조는, 상기 제2의 방향에 있어서, 상기 제2 보디 부분보다, 상기 반도체 장치의 외주 영역 측에만 설치되어도 된다.
상기와 같은 구성에 따르면, 보디 영역의 종단부에서, 게이트 배선으로부터의 전계의 영향을 받기 어렵게 할 수 있으므로, 세로형 전계 효과 트랜지스터의 내압을 목적의 범위에서 안정화하는 효과를 얻을 수 있다.
본 개시에 따른 반도체 장치는, 상기 제3의 방향에 있어서, 상기 게이트 트렌치의 내부에 있어서의 상기 게이트 도체의 상면은, 상기 소스 영역과 상기 보디 영역의 계면보다 상부에 있고, 상기 게이트 도체의 상면으로부터, 상기 소스 영역과 상기 보디 영역의 계면까지의 길이와, 상기 보디 영역과 상기 저농도 불순물층의 계면으로부터, 상기 게이트 트렌치의 선단까지의 길이의 합은, 상기 반도체 장치의 면내에서 일정해도 된다.
상기와 같은 구성에 따르면, 세로형 전계 효과 트랜지스터의 역치 전압 Vth[V]의 제조 편차를 억제할 수 있기 때문에, Vth 편차에 기인한 제조 수율을 높일 수 있다.
본 개시는, 세로형 전계 효과 트랜지스터의 내압을 안정화할 수 있음과 더불어, 사양 최대 전압에 대해 충분한 마진을 확보한 내압을 나타내는 반도체 장치를 제공하는 것을 목적으로 한다.
도 1은, 실시 형태 1에 따른 반도체 장치의 구조의 일례를 나타내는 단면 모식도이다.
도 2a는, 실시 형태 1에 따른 반도체 장치의 구조의 일례를 나타내는 평면 모식도이다.
도 2b는, 실시 형태 1에 따른 반도체 장치에 흐르는 주전류를 나타내는 단면 모식도이다.
도 3a는, 실시 형태 1에 따른 제1의 트랜지스터의 대략 단위 구성의 평면 모식도이다.
도 3b는, 실시 형태 1에 따른 제1의 트랜지스터의 대략 단위 구성의 사시 모식도이다.
도 4는, 실시 형태 1에 따른 반도체 장치의 구조의 일례를 나타내는 평면 모식도이다.
도 5a는, 실시 형태 1에 따른 반도체 장치로, 반도체 장치의 외주에 있어서의 구조의 일례를 나타내는 단면 모식도이다.
도 5b는, 도 5a의 일부를 확대한 단면 모식도이다.
도 5c는, 도 5a에 나타내는 반도체 장치의 외주에 있어서의 구조에, 임팩트 이온상(像)의 시뮬레이션을 행한 결과를 겹친 단면 모식도이다.
도 6은, 실시 형태 1에 따른 반도체 장치의 제1 보디 부분과 제2 보디 부분의 깊이의 차를 변화시켰을 때의, 각각의 구조에 있어서의 내압과 제1 보디 부분과 제2 보디 부분의 깊이의 차의 관계를 나타내는 그래프이다.
도 7은, 실시 형태 1에 따른 반도체 장치의, 제조 과정의 일 공정에 있어서의 상태를 나타낸 단면 모식도이다.
도 8은, 실시 형태 1에 따른 반도체 장치의, 제조 과정의 일 공정에 있어서의 상태를 나타낸 단면 모식도이다.
도 9는, 실시 형태 1에 따른 반도체 장치의, 제조 과정의 일 공정에 있어서의 상태를 나타낸 단면 모식도이다.
도 10a는, 실시 형태 1에 따른 반도체 장치의 구조를 시뮬레이션한 결과를 나타내는 단면 모식도이다.
도 10b는, 실시 형태 1에 따른 반도체 장치의 도핑 농도를 시뮬레이션한 결과를 플롯한 그래프이다.
도 10c는, 실시 형태 1에 따른 반도체 장치의 도핑 농도를 시뮬레이션한 결과를 플롯한 그래프이며, 도 10b의 일부를 확대하여 나타낸 것이다.
도 10d는, 도 10a의 일부를 강조하여 나타낸 단면 모식도이다.
도 11a는, 실시 형태 2에 따른 반도체 장치로, 반도체 장치의 외주에 있어서의 구조의 일례를 나타내는 단면 모식도이다.
도 11b는, 도 11a의 일부를 확대한 단면 모식도이다.
도 11c는, 도 11a에 나타내는 반도체 장치의 외주에 있어서의 구조에, 임팩트 이온상의 시뮬레이션을 행한 결과를 겹친 단면 모식도이다.
도 11d는, 실시 형태 2에 따른 반도체 장치의, 반도체 장치의 외주에 있어서의 구조의 일례를 나타내는 단면 모식도이다.
도 12는, 실시 형태 2에 따른 반도체 장치의 제1 보디 부분과 제2 보디 부분에 있어서의 제2 도전형의 불순물 프로파일을 시뮬레이션한 결과이다.
도 13a는, 실시 형태 2에 따른 반도체 장치의 제2 보디 부분의 길이를 변화시켰을 때의, 각각의 구조에 있어서의 임팩트 이온상의 시뮬레이션 결과이다.
도 13b는, 실시 형태 2에 따른 반도체 장치의 제2 보디 부분의 길이를 변화시켰을 때의, 각각의 구조에 있어서의 VDS-IDS의 관계를 나타내는 그래프이다.
도 13c는, 실시 형태 2에 따른 반도체 장치의 제2 보디 부분의 길이를 변화시켰을 때의, 각각의 구조에 있어서의 내압과 제2 보디 부분의 길이의 관계를 나타내는 그래프이다.
도 14는, 비교예에 따른 반도체 장치로, 반도체 장치의 외주에 있어서의 구조의 일례를 나타내는 단면 모식도이다.
도 15aa은, 비교예에 따른 반도체 장치의 제조 과정을 나타내는 단면 모식도이다.
도 15ab는, 비교예에 따른 반도체 장치의 제조 과정을 나타내는 단면 모식도이다.
도 15ac은, 비교예에 따른 반도체 장치의 제조 과정을 나타내는 단면 모식도이다.
도 15ad는, 비교예에 따른 반도체 장치의 제조 과정을 나타내는 단면 모식도이다.
도 15ae는, 비교예에 따른 반도체 장치의 제조 과정을 나타내는 단면 모식도이다.
도 15af은, 비교예에 따른 반도체 장치의 제조 과정을 나타내는 단면 모식도이다.
도 15ba은, 실시 형태 2에 따른 반도체 장치의 제조 과정을 나타내는 단면 모식도이다.
도 15bb는, 실시 형태 2에 따른 반도체 장치의 제조 과정을 나타내는 단면 모식도이다.
도 15bc은, 실시 형태 2에 따른 반도체 장치의 제조 과정을 나타내는 단면 모식도이다.
도 15bd는, 실시 형태 2에 따른 반도체 장치의 제조 과정을 나타내는 단면 모식도이다.
도 15be는, 실시 형태 2에 따른 반도체 장치의 제조 과정을 나타내는 단면 모식도이다.
도 16a는, 비교예에 따른 반도체 장치의 구조의 일례를 나타내는 단면 모식도이다.
도 16b는, 실시 형태 2에 따른 반도체 장치의 구조의 일례를 나타내는 단면 모식도이다.
[1. 반도체 장치의 구조]
이하에서는, 후술하는 본 개시의 실시 형태에 앞서, 각각의 실시 형태에 공통되는 사항을 설명한다.
본 개시에 있어서의 세로형 전계 효과 트랜지스터에 대해서는, 듀얼 구성을 예로 들어 설명한다. 듀얼 구성인 것은 필수가 아니며, 싱글 구성의 세로형 전계 효과 트랜지스터여도 되고, 트리플 이상의 구성의 세로형 전계 효과 트랜지스터여도 된다.
도 1은 반도체 장치의 구조의 일례를 나타내는 단면도이다. 도 2a는 그 평면도이며, 반도체 장치의 크기나 형상, 전극 패드의 배치는 일례이다. 도 2b는, 반도체 장치에 흐르는 주전류를 모식적으로 나타내는 단면도이다. 도 1 및 도 2b는, 도 2a의 I-I에 있어서의 절단면이다.
도 1 및 도 2a에 나타내는 바와 같이, 반도체 장치(1)는, 반도체층(40)과, 금속층(30)과, 반도체층(40) 내의 제1의 영역(A1)에 형성된 제1의 세로형 전계 효과 트랜지스터(10)(이하, 「트랜지스터(10)」로도 칭한다.)와, 반도체층(40) 내의 제2의 영역(A2)에 형성된 제2의 세로형 전계 효과 트랜지스터(20)(이하, 「트랜지스터(20)」로도 칭한다.)를 갖는다. 여기서, 도 2a에 나타내는 바와 같이, 제1의 영역(A1)과 제2의 영역(A2)은, 반도체층(40)의 평면에서 봤을 때 서로 인접하여, 반도체 장치(1)를 면적으로 이등분한다. 도 2a에서는 제1의 영역(A1)과 제2의 영역(A2)의 가상적인 경계선을 파선(90)으로 나타내고 있다.
반도체층(40)은, 반도체 기판(32)과 저농도 불순물층(33)이 적층되어 구성된다. 반도체 기판(32)은, 반도체층(40)의 이면 측에 배치되고, 제1 도전형의 불순물을 포함하는, 제1 도전형의 실리콘으로 이루어진다. 저농도 불순물층(33)은, 반도체층(40)의 표면 측에 배치되고, 반도체 기판(32)에 접촉하여 형성되며, 반도체 기판(32)의 제1 도전형의 불순물의 농도보다 낮은 농도의 제1 도전형의 불순물을 포함하고, 제1 도전형이다. 저농도 불순물층(33)은, 예를 들면, 에피택시얼 성장에 의해 반도체 기판(32) 상에 형성되어도 된다. 또한, 저농도 불순물층(33)은 트랜지스터(10) 및 트랜지스터(20)의 드리프트층이기도 하며, 본 명세서 중에서는 드리프트층으로 부르기도 한다.
금속층(30)은, 반도체층(40)의 이면 측에 접촉하여 형성되고, 은(Ag) 혹은 구리(Cu)로 이루어진다. 또한, 금속층(30)에는, 금속 재료의 제조 공정에 있어서 불순물로서 혼입되는 금속 이외의 원소가 미량으로 포함되어 있어도 된다. 또, 금속층(30)은 반도체층(40)의 이면 측의 전면에 형성되어 있어도, 전면에 형성되어 있지 않아도 어느 쪽이어도 된다.
도 1 및 도 2a에 나타내는 바와 같이, 저농도 불순물층(33)의 제1의 영역(A1)에는, 제1 도전형과 상이한 제2 도전형의 불순물을 포함하는 제1의 보디 영역(18)이 형성되어 있다. 제1의 보디 영역(18)에는, 제1 도전형의 불순물을 포함하는 제1의 소스 영역(14), 제1의 게이트 도체(15), 및 제1의 게이트 절연막(16)이 형성되어 있다.
제1의 게이트 절연막(16)은, 반도체층(40)의 상면으로부터 제1의 보디 영역(18)을 관통하여 저농도 불순물층(33)의 일부까지의 깊이로 형성된 복수의 제1의 게이트 트렌치(17)의 내부에 형성되고, 제1의 게이트 도체(15)는 제1의 게이트 절연막(16) 상에 형성되어 있다.
제1의 소스 전극(11)은 부분(12)과 부분(13)으로 이루어지고, 부분(12)은, 부분(13)을 통해 제1의 소스 영역(14) 및 제1의 보디 영역(18)에 접속되어 있다. 제1의 게이트 도체(15)는 반도체층(40)의 내부에 매입(埋入)된, 매입 게이트 전극이며, 제1의 게이트 전극 패드(119)에 전기적으로 접속된다.
제1의 소스 전극(11)의 부분(12)은, 페이스 다운 실장에 있어서의 리플로우 시에 땜납과 접합되는 층이며, 한정되지 않는 일례로서, 니켈, 티타늄, 텅스텐, 팔라듐 중 어느 1개 이상을 포함하는 금속 재료로 구성되어도 된다. 부분(12)의 표면에는, 금 등의 도금이 실시되어도 된다.
제1의 소스 전극(11)의 부분(13)은, 부분(12)과 반도체층(40)을 접속하는 층이며, 한정되지 않는 일례로서, 알루미늄, 구리, 금, 은 중 어느 1개 이상을 포함하는 금속 재료로 구성되어도 된다.
저농도 불순물층(33)의 제2의 영역(A2)에는, 제2 도전형의 불순물을 포함하는 제2의 보디 영역(28)이 형성되어 있다. 제2의 보디 영역(28)에는, 제1 도전형의 불순물을 포함하는 제2의 소스 영역(24), 제2의 게이트 도체(25), 및 제2의 게이트 절연막(26)이 형성되어 있다.
제2의 게이트 절연막(26)은, 반도체층(40)의 상면으로부터 제2의 보디 영역(28)을 관통하여 저농도 불순물층(33)의 일부까지의 깊이로 형성된 복수의 제2의 게이트 트렌치(27)의 내부에 형성되어 있으며, 제2의 게이트 도체(25)는 제2의 게이트 절연막(26) 상에 형성되어 있다.
제2의 소스 전극(21)은 부분(22)과 부분(23)으로 이루어지고, 부분(22)은, 부분(23)을 통해 제2의 소스 영역(24) 및 제2의 보디 영역(28)에 접속되어 있다. 제2의 게이트 도체(25)는 반도체층(40)의 내부에 매입된, 매입 게이트 전극이며, 제2의 게이트 전극 패드(129)에 전기적으로 접속된다.
제2의 소스 전극(21)의 부분(22)은, 페이스 다운 실장에 있어서의 리플로우 시에 땜납과 접합되는 층이며, 한정되지 않는 일례로서, 니켈, 티타늄, 텅스텐, 팔라듐 중 어느 1개 이상을 포함하는 금속 재료로 구성되어도 된다. 부분(22)의 표면에는, 금 등의 도금이 실시되어도 된다.
제2의 소스 전극(21)의 부분(23)은, 부분(22)과 반도체층(40)을 접속하는 층이며, 한정되지 않는 일례로서, 알루미늄, 구리, 금, 은 중 어느 1개 이상을 포함하는 금속 재료로 구성되어도 된다.
트랜지스터(10) 및 트랜지스터(20)의 상기 구성에 의해, 반도체 기판(32)은, 트랜지스터(10)의 제1의 드레인 영역 및 트랜지스터(20)의 제2의 드레인 영역이 공통화된, 공통 드레인 영역으로서 기능한다. 저농도 불순물층(33)의, 반도체 기판(32)에 접하는 측의 일부도, 공통 드레인 영역으로서 기능하는 경우가 있다. 또 금속층(30)은 트랜지스터(10)의 드레인 전극 및 트랜지스터(20)의 드레인 전극이 공통화된, 공통 드레인 전극으로서 기능한다.
도 1에 나타내는 바와 같이, 제1의 보디 영역(18)은, 개구를 갖는 층간 절연층(34)으로 덮이고, 층간 절연층(34)의 개구를 통해, 제1의 소스 영역(14)에 접속되는 제1의 소스 전극(11)의 부분(13)이 설치되어 있다. 층간 절연층(34) 및 제1의 소스 전극의 부분(13)은, 개구를 갖는 패시베이션층(35)으로 덮이고, 패시베이션층(35)의 개구를 통해 제1의 소스 전극의 부분(13)에 접속되는 부분(12)이 설치되어 있다.
제2의 보디 영역(28)은, 개구를 갖는 층간 절연층(34)으로 덮이고, 층간 절연층(34)의 개구를 통해, 제2의 소스 영역(24)에 접속되는 제2의 소스 전극(21)의 부분(23)이 설치되어 있다. 층간 절연층(34) 및 제2의 소스 전극의 부분(23)은, 개구를 갖는 패시베이션층(35)으로 덮이고, 패시베이션층(35)의 개구를 통해 제2의 소스 전극의 부분(23)에 접속되는 부분(22)이 설치되어 있다.
따라서 복수의 제1의 소스 전극 패드(116) 및 복수의 제2의 소스 전극 패드(126)는, 각각 제1의 소스 전극(11) 및 제2의 소스 전극(21)이 반도체 장치(1)의 표면에 부분적으로 노출된 영역, 이른바 단자의 부분을 가리킨다. 마찬가지로, 1 이상의 제1의 게이트 전극 패드(119) 및 1 이상의 제2의 게이트 전극 패드(129)는, 각각 제1의 게이트 전극(19)(도 1, 도 2a, 도 2b에는 도시하지 않음.) 및 제2의 게이트 전극(29)(도 1, 도 2a, 도 2b에는 도시하지 않음.)이 반도체 장치(1)의 표면에 부분적으로 노출된 영역, 이른바 단자의 부분을 가리킨다.
반도체 장치(1)에 있어서, 예를 들면, 제1 도전형을 N형, 제2 도전형을 P형으로 하고, 제1의 소스 영역(14), 제2의 소스 영역(24), 반도체 기판(32), 및, 저농도 불순물층(33)은 N형 반도체이며, 또한, 제1의 보디 영역(18) 및 제2의 보디 영역(28)은 P형 반도체여도 된다.
또, 반도체 장치(1)에 있어서, 예를 들면, 제1 도전형을 P형, 제2 도전형을 N형으로 하고, 제1의 소스 영역(14), 제2의 소스 영역(24), 반도체 기판(32), 및, 저농도 불순물층(33)은 P형 반도체이며, 또한, 제1의 보디 영역(18) 및 제2의 보디 영역(28)은 N형 반도체여도 된다.
이하의 설명에서는, 트랜지스터(10)와 트랜지스터(20)가, 제1 도전형을 N형, 제2 도전형을 P형으로 한, 이른바 N채널형 트랜지스터의 경우로서, 반도체 장치(1)의 도통 동작에 대해 설명한다.
또한, 여기에서는 트랜지스터(10)와 트랜지스터(20)에 대해서는, 기능, 특성, 구조 등에 아무런 차이가 없는, 대칭성이 구비되는 것을 전제로 설명했다. 도 1, 도 2a, 도 2b도 대칭성을 전제로 묘화되어 있는데, 본 발명에 있어서의 칩 사이즈 패키지형의, 듀얼 구성의 세로형 전계 효과 트랜지스터에 있어서는, 대칭성은 반드시 필요한 조건은 아니다.
싱글 구성의 세로형 전계 효과 트랜지스터에 대해서는, 대체로 듀얼 구성의 세로형 전계 효과 트랜지스터의 편측(트랜지스터(10))만으로 형성되는 것으로 인식해도 된다. 단 칩 사이즈 패키지형에서는, 소스 전극 패드(116), 게이트 전극 패드(119)를 구비하는 반도체층(40)의 표면 측에, 추가로 드레인 전극 패드를 설치할 필요가 있다. 이 경우, 반도체층(40)의 이면 측에 구비되는 드레인층과 전기적으로 접속하는 드레인 인출 구조를, 반도체층(40)의 표면 측으로부터 형성해 둘 필요가 있다.
[2. 세로형 전계 효과 트랜지스터의 동작]
도 3a 및 도 3b는, 각각, 반도체 장치(1)의 X방향 및 Y방향으로 반복하여 형성되는, 트랜지스터(10)(또는 트랜지스터(20))의 대략 단위 구성의, 평면도 및 사시도이다. 도 3a 및 도 3b에서는, 알기 쉽게 하기 위해 반도체 기판(32), 제1의 소스 전극(11)(또는 제2의 소스 전극(21)), 패시베이션층(35) 및 층간 절연층(34)은 도시하지 않았다.
Y방향이란, 반도체층(40)(저농도 불순물층(33))의 상면과 평행하고, 제1의 게이트 트렌치(17) 및 제2의 게이트 트렌치(27)가 연장되는 방향이다. 또 X방향이란, 반도체층(40)(저농도 불순물층(33))의 상면과 평행하고, Y방향에 직교하는 방향을 말하며, Z방향이란 X방향에도 Y방향에도 직교하고, 반도체 장치의 높이 방향을 나타내는 방향을 말한다. 본 개시에서는 Y방향을 제1의 방향, X방향을 제2의 방향, Z방향을 제3의 방향으로 나타내기도 한다.
도 3a 및 도 3b에 나타내는 바와 같이, 트랜지스터(10)에는, 제1의 보디 영역(18)과 제1의 소스 전극(11)을 전기적으로 접속하는 제1의 접속부(18A)가 구비된다. 제1의 접속부(18A)는, 제1의 보디 영역(18) 중, 제1의 소스 영역(14)이 형성되어 있지 않은 영역이며, 제1의 보디 영역(18)과 같은 제2 도전형의 불순물을 포함한다. 제1의 소스 영역(14)과 제1의 접속부(18A)는, Y방향을 따라 번갈아, 또한 주기적으로 반복하여 배치된다. 트랜지스터(20)에 대해서도 동일하다.
반도체 장치(1)에 있어서, 제1의 소스 전극(11)에 고전압 및 제2의 소스 전극(21)에 저전압을 인가하고, 제2의 소스 전극(21)을 기준으로서 제2의 게이트 전극(29)(제2의 게이트 도체(25))에 역치 이상의 전압을 인가하면, 제2의 보디 영역(28) 중의 제2의 게이트 절연막(26)의 근방에 도통 채널이 형성된다. 그 결과, 제1의 소스 전극(11)-제1의 접속부(18A)-제1의 보디 영역(18)-저농도 불순물층(33)-반도체 기판(32)-금속층(30)-반도체 기판(32)-저농도 불순물층(33)-제2의 보디 영역(28)에 형성된 도통 채널-제2의 소스 영역(24)-제2의 소스 전극(21)이라는 경로에서 주전류가 흘러 반도체 장치(1)가 도통 상태가 된다. 또한, 이 도통 경로에 있어서의, 제2의 보디 영역(28)과 저농도 불순물층(33)의 계면에는 PN 정션(주접합이라고도 한다)이 있어, 보디 다이오드로서 기능하고 있다. 또, 이 주전류는 금속층(30)을 흐르기 때문에, 금속층(30)을 두껍게 함으로써, 주전류 경로의 단면적이 확대되어, 반도체 장치(1)의 온 저항은 저감될 수 있다.
마찬가지로, 반도체 장치(1)에 있어서, 제2의 소스 전극(21)에 고전압 및 제1의 소스 전극(11)에 저전압을 인가하고, 제1의 소스 전극(11)을 기준으로 하여 제1의 게이트 전극(19)(제1의 게이트 도체(15))에 역치 이상의 전압을 인가하면, 제1의 보디 영역(18) 중의 제1의 게이트 절연막(16)의 근방에 도통 채널이 형성된다. 그 결과, 제2의 소스 전극(21)-제2의 접속부(28A)-제2의 보디 영역(28)-저농도 불순물층(33)-반도체 기판(32)-금속층(30)-반도체 기판(32)-저농도 불순물층(33)-제1의 보디 영역(18)에 형성된 도통 채널-제1의 소스 영역(14)-제1의 소스 전극(11)이라는 경로에서 주전류가 흘러 반도체 장치(1)가 도통 상태가 된다. 또한, 이 도통 경로에 있어서의, 제1의 보디 영역(18)과 저농도 불순물층(33)의 계면에는 PN 정션(주접합이라고도 한다)이 있어, 보디 다이오드로서 기능하고 있다.
[3. 활성 영역과 외주 영역(단부)]
도 4는, 반도체 장치(1)의 구성 요소 중, 제1의 보디 영역(18)과 제2의 보디 영역(28)과, 제1의 활성 영역(112)과 제2의 활성 영역(122)의, 반도체층(40)(저농도 불순물층(33))의 평면에서 봤을 때의 형상의 일례를 나타내는 평면도이다. 도 4에서는 도시하지 않지만, 제1의 게이트 트렌치(17)도 제2의 게이트 트렌치(27)도, Y방향으로 연장되어 있다.
제1의 활성 영역(112)이란, 트랜지스터(10)의 제1의 게이트 전극(19)(제1의 게이트 도체(15))에 역치 이상의 전압을 인가했을 때에 도통 채널이 형성되는 부분 전부를 내포하는 최소 범위를 가리킨다. 도통 채널이 형성되는 부분이란, 복수의 제1의 게이트 트렌치(17) 각각이, 제1의 소스 영역(14)과 인접하는 부분이다. 반도체층(40)의 평면에서 봤을 때, 제1의 활성 영역(112)은 제1의 보디 영역(18)에 내포된다.
제2의 활성 영역(122)이란 트랜지스터(20)의 제2의 게이트 전극(29)(제2의 게이트 도체(25))에 역치 이상의 전압을 인가했을 때에 도통 채널이 형성되는 부분 전부를 내포하는 최소 범위를 가리킨다. 도통 채널이 형성되는 부분이란, 복수의 제2의 게이트 트렌치(27) 각각이, 제2의 소스 영역(24)과 인접하는 부분이다. 반도체층(40)의 평면에서 봤을 때, 제2의 활성 영역(122)은 제2의 보디 영역(28)에 내포된다.
제1의 영역(A1) 중 제1의 활성 영역(112)을 둘러싸는 영역을 제1의 외주 영역으로 부르고, 제2의 영역(A2) 중 제2의 활성 영역(122)을 둘러싸는 영역을 제2의 외주 영역으로 부른다.
본 개시에서는 제1의 보디 영역(18)은, 반도체 장치(1)의 제1의 외주 영역에 있어서, X방향으로도 Y방향으로도, 단계적으로 얕아져 종단된다. 또 제2의 보디 영역(28)은, 반도체 장치(1)의 제2의 외주 영역에 있어서, X방향으로도 Y방향으로도, 단계적으로 얕아져 종단된다.
이하에서는 실시 형태별로, 보디 영역이 종단되는 형상의 특징과 효과를 설명하는데, 우선 제1의 보디 영역(18) 또는 제2의 보디 영역(28)의 하면, 즉 주접합(18b)의 동정(同定)의 방법에 대해 설명해 둔다. 또한, 본 개시에서는 보디 영역의 하면과 주접합은 동의이다.
주접합(18b)의 동정의 방법의 일례로서, 반도체 장치(1)를, XZ면 또는 YZ면이 드러나도록 절단하고, 제1의 외주 영역 또는 제2의 외주 영역을 포함하는 단면에 있어서의 일정한 범위를, 스테이닝 처리한 다음에 SEM(Scanning Electron Microscope) 관찰하는 방법이 있다. 스테이닝 처리는 질산, 불산, 아세트산을 일정한 비율로 혼재시킨 약액으로 에칭을 행하는 방법이며, 이에 의해, P형의 불순물을 포함하는 반도체 영역의 색조를 흑색화하여, 보디 영역과 드리프트층의 계면을 명료하게 할 수 있다.
주접합(18b)의 동정의 방법의 다른 예로서, 반도체 장치(1)를, XZ면 또는 YZ면이 드러나도록 절단하고, 제1의 외주 영역 또는 제2의 외주 영역을 포함하는 단면에 있어서의 일정한 범위를, 주사형 정전 용량 현미경법(SCM=Scanning Capacitance Microscopy)으로 측정하는 방법이 있다.
SCM은 관찰 표면에 있어서의 반도체의 불순물 농도를 측정하는 것은 어렵지만, 도전형에 대해서는 고정밀도로 측정할 수 있으므로 단면에 있어서의 반도체의 도전형을 매핑할 수 있다. SCM에서는 통상, N형 P형의 차이를 캐리어 농도에 의존한 용량 변동으로 나타내고, 절대값이 그 극성의 신호 강도를 나타내는 수치 데이터가, 측정한 단위 개소별로 얻어진다.
주접합(18b)의 위치는 원리적으로는 N형도 P형도 아니기 때문에, 수치 데이터가 0 혹은 0 근방이 되는 위치를 추적하면 된다. 따라서 가로축에 X방향의 위치, 세로축에 극성의 신호 강도를 플롯하면, 세로축이 0이 되는 곳을 주접합(18b)의 위치라고 생각해도 무방하다.
본 개시에서는, 주접합(18b)이 평탄하다고 표기하는 경우가 있는데, 반드시 엄밀한 평탄함이 규정되는 것을 가리키는 것은 아니며, SCM에 의해 얻어지는 프로파일이나, SEM에 의해 얻어지는 화상을 통해, 위치 평균으로 대략 평탄하다고 인정되는 것을 포함하고 있다.
또한, 이후의 각 실시 형태의 설명에서는, 반도체 장치(1)가 듀얼 구성인 것은 중시하지 않으며, 특별히 언급하지 않는 한, 각각의 구성 요소를 제1의, 제2의로 구별하지 않고 기재하는 것으로 한다. 부여 번호는 제1의 구성 요소에 부여된 것을 대표하여 사용한다.
(실시 형태 1)
[1-1. 보디 영역의 단부 구조의 형상]
도 5a는 본 실시 형태 1에 있어서의, 반도체 장치(1)의 X방향에 있어서의 외주 영역의 구조(이후에서는 단부의 구조, 또는 종단 구조라고 하는 경우가 있다)의 일부를 모식적으로 나타낸 것이다. 또 도 5b는 도 5a의 일부이며, 보디 영역(18)의 단부 구조의 일부를 확대한 것이다.
또한, 도 5a와 도 5b 및 후술하는 도 5c에서는, 패시베이션층(35)과 금속층(30)에 대해서는 도시를 생략하고 있다.
듀얼형의 반도체 장치(1)의 경우, 평면에서 봤을 때, 제1의 외주 영역은 제1의 활성 영역(112)을 둘러싸고, 제2의 외주 영역은 제2의 활성 영역(122)을 둘러싸기 때문에, 반도체 장치(1)의 중앙 측(트랜지스터(10)와 트랜지스터(20)의 경계선(90)의 부근)에도 유사한 구조가 구비되게 된다. 도 5a에 나타내는 단면 모식도는, 도 4에 나타낸 각 파선 테두리로, 화살표 측으로부터 단면을 본 것으로서 공통된다고 파악해도 무방하다.
도 5a에 나타내는 바와 같이, 보디 영역(18)은, 도통 채널이 형성되는 활성 영역(112)을 내포하고, 상기 저농도 불순물층(33)의 상면으로부터의 깊이가 일정한 제1 보디 부분(181)과, 활성 영역(112)을 포함하지 않고, 저농도 불순물층(33)의 평면에서 봤을 때, 활성 영역(112)을 둘러싸는 외주 영역 측에서 제1 보디 부분(181)에 인접하고, X방향으로 유한한 길이로, 저농도 불순물층(33)의 상면으로부터의 깊이가 제1 보디 부분(181)의 깊이보다 얕은 위치에서 일정한 구간을 갖는 제2 보디 부분(182)으로 이루어져 있다.
X방향과 Z방향을 포함하는 평면(XZ면)에서의 단면에서 봤을 때, 제1 보디 부분(181)의 깊이(제1 보디 부분(181)의 상면으로부터 하면, 즉 주접합(18b)까지의 Z방향의 길이)를 D1[μm]로 하고, 제2 보디 부분(182)에서, 깊이(제2 보디 부분(182)의 상면으로부터 하면, 즉 주접합(18b)까지의 Z방향의 길이)가 일정해지는 구간 중, 제1 보디 부분(181)에 최근접하는 구간의 깊이를 D2[μm]로 하면, D1＞D2이다. 또한, 도 5a 또는 도 5b에서는 제2 보디 부분(182)에서 깊이가 일정해지는 구간은 1개소 밖에 없기 때문에, 이 구간의 깊이가 D2이다.
같은 단면에서 봤을 때, 제1 보디 부분(181)은, 보디 영역(18) 중, 보디 영역(18)의 하면(18b)이 활성 영역(112)을 포함하는 측에서, 깊이 D1로 평탄한 형상을 나타내는 부분이다. 보디 영역(18)의 하면(18b)이 외주 영역 측에 있어서 ＋Z방향으로 상승하기 시작하는 점에서, 외주 영역 측에 있어서, 저농도 불순물층(33)의 상면에서 종단되는 점까지가 제2 보디 부분(182)이다.
같은 단면에서 봤을 때, 보디 영역(18)의 하면(18b)에서, 제1 보디 부분(181)의 깊이 D1이 종단되고, 제2 보디 부분(182)의 하면에 접속하는 점을 제1 접속점(18a1)으로 하면, 제1 보디 부분(181)과 제2 보디 부분(182)의 경계(18a)는, 제1 접속점(18a1)을 지나는 Z방향의 직선이 된다.
또한 같은 단면에서 봤을 때, 제2 보디 부분(182)은, 보디 영역(18)의 하면(18b)이, 제1 접속점(18a1)에서 깊이 D2로 변화할 때까지의, X방향을 향하는 유한한 길이의 제1 구간을 포함한다. 제1 접속점(18a1)은 제1 보디 부분(181)에 포함된다고 파악할 수도 있고, 제2 보디 부분(182)의 제1 구간에 포함된다고 파악할 수도 있다. 또, 제2 보디 부분(182)에서, 깊이가 D2로 평탄하게 유지되는 구간을, 제1 구간에 포함하여 파악해도 된다.
같은 단면에서 봤을 때, 제2 보디 부분(182)의 하면에 있어서, X방향에 있어서, 제1 보디 부분으로부터 가장 떨어지고, 깊이 D2가 종단되는 위치를 제2 접속점(18a2)으로 하면, 제2 보디 부분(182)은, 제2 접속점(18a2)에서, 보디 영역(18)이 저농도 불순물층(33)의 상면에서 종단되는 점까지의, X방향을 향하는 유한한 길이의 제2 구간을 포함한다. 제2 구간은 제2 접속점(18a2)을 포함한다.
같은 단면에서 봤을 때, 제2 보디 부분(182)에서 깊이가 D2로 평탄하게 유지되는 구간을, 제1 구간에 포함하여 파악하면, 제2 접속점(18a2)은 보디 영역(18)의 하면(18b)에 있어서, 제2 보디 영역(182)의 제1 구간과 제2 구간을 접속하는 점이다.
같은 단면에서 봤을 때, 제2의 보디 부분(182)의 하면을 기하학적으로 파악하면, 제2 접속점(18a2)은, 제1 접속점(18a1)과 변국(變局)의 방향을 동일하게 하는 변국점이며, 제1 접속점(18a1)에 최근접한 변국점이라고 할 수 있다.
같은 단면에서 봤을 때, 제1 구간에 있어서의 보디 영역(18)의 하면(18b)은, 깊이가 D1에서 D2로 변화할 때까지, 깊이가 D1보다 깊어지는 곳을 갖지 않는다. 또 같은 단면에서 봤을 때, 제2 구간에 있어서의 보디 영역(18)의 하면(18b)은, 깊이가 D2에서 제로(저농도 불순물층(33)의 상면)로 변화할 때까지, 깊이가 D2보다 깊어지는 곳을 갖지 않는다. 즉, 같은 단면에서 봤을 때 제2 보디 부분(182)의 깊이는 X방향으로 단조롭게 감소한다.
같은 단면에서 봤을 때, 제2 보디 부분(182)의 X방향을 따른 길이를 L1[μm]로 한다. L1은 제1 접속점(18a1)에서, 제2 보디 부분(182)이 저농도 불순물층(33)의 상면에서 종단되는 점까지의, X방향에 있어서의 길이이다.
같은 단면에서 봤을 때, 제2 보디 부분(182)에 있어서, 제2 구간의 X방향을 따른 길이를 L2[μm]로 한다. L2는 제2 접속점(18a2)에서, 제2 보디 부분(182)이 저농도 불순물층(33)의 상면에서 종단되는 점까지의, X방향에 있어서의 길이이다.
또 같은 단면에서 봤을 때, 제2 보디 부분(182)보다 반도체 장치(1)의 외주 영역 측에는, 제2 도전형을 나타내는 반도체 영역은 존재하지 않는다.
후술하지만, D1과 D2의 대소 관계 및 L1과 L2의 크기는, 반도체 장치(1)의 외주 영역에 있어서의 주접합(이것을 주접합단이라고도 한다)의 곡률을 결정하는 요소이다. 주접합단의 곡률에 따라, 공핍층의 확산이 영향을 받아, 임팩트 이온화의 일어나기 쉬움이 정해진다.
[1-2. 보디 영역에 단부 구조를 설치하는 효과]
도 5a에 나타낸 구조를 이용하여, 드레인-소스간에 제품 사양에 있어서의 정격 전압(여기에서는 22V)을 인가했을 때의 시뮬레이션에 있어서의 임팩트 이온상을 도 5c에 나타낸다. 도 5c에서는, 색의 농담으로 임팩트 이온화율의 차를 나타내고 있으며, 그것을 부분적으로 도 5a에 겹쳐 나타내고 있다. 이에 의하면 주접합(18b)(보디 영역(18)의 하면(18b))을 따라, 가장 전계 강도가 강해지고, 임팩트 이온화가 일어나기 쉬운 개소는, 제2 보디 부분(182)의 제2 구간에 있는 것을 알 수 있다.
제2 보디 부분(182) 중, 얕은 부분이 있음(D1＞D2)으로써, 도 5c 내의 백선으로 나타낸 바와 같이, 주접합(18b)을 사이에 두는 공핍층의 확산이 제한을 받게 된다.
또한 제2 접속점(18a2) 및 이것보다 외주 영역 측에 있는 제2 구간은, 주접합(18b)의 형상의 영향을 받아 등전위선의 밀도가 높아져, 전계 강도가 증대되어 임팩트 이온화가 일어나기 쉬워진다. 따라서 제2 보디 부분(182)의 제2 구간이 가장 드레인-소스간의 전압 인가에 대해 가장 내압이 낮은 구조가 된다.
내압이 제2 구간에서 낮아지도록 하는데 유리한 조건에 대해, 도 5b를 이용하여 서술한다.
도 5b에 나타내는 바와 같이 XZ평면의 단면에서 봤을 때, 제1 접속점(18a1)과, 저농도 불순물층(33)의 상면에 있어서 보디 영역(18)이 종단되는 점(편의적으로 이것을 상면 종단점으로 부른다)을 잇는 직선을 직선1로 한다. 직선1과 저농도 불순물층(33)의 상면이 이루는 각도를 θ1로 하면, tanθ1=D1/L1이다.
드레인-소스간에 전압을 인가해 나가면, 공핍층은 주접합(18b)을 사이에 두고 상하로 확산된다. 공핍층의 하단에 주목하면, 제1 접속점(18a1)에 있어서의 공핍층 하단은, 주접합(18b)에서 -Z방향으로, 일정한 거리를 두고 존재한다. 여기를 지나 직선1에 평행한 직선을 직선3으로 한다.
또한, 상기 일정한 거리란, 제1 보디 부분(181)의 주접합(18b) 부근의 제2 도전형의 불순물 농도나, 저농도 불순물층(33)의 제1 도전형의 불순물 농도 등에 따라 정해진다.
만일 제2 보디 부분(182)의 주접합(18b)이 직선1과 일치하는 형상이었다고 하면, 공핍층 하단은 직선3으로 근사할 수 있으며, 이 경우, 제2 보디 부분(182)에 있어서의 공핍층 하단은 균일하고, 특히 전계 강도가 증대되는 개소가 존재하지 않는다.
그러나 제2 보디 부분(182)의 주접합(18b)이 도 5b에 나타내는 형상이면, 특히 제2 접속점(18a2)이 직선1보다 하방(-Z방향)으로 돌출되어 있음으로써, 제2 접속점(18a2)을 포함하는 제2 구간의 공핍층의 확산이 압박된다. 이 결과, 전계 강도가 증대되므로, 제2 구간에서 내압이 낮은 개소를 형성할 수 있다.
제2 접속점(18a2)과 상면 종단점을 잇는 직선2와, 저농도 불순물층(33)의 상면이 이루는 각도를 θ2(tanθ2=D2/L2)로 하면, 제2 접속점(18a2)이 직선1보다 하방으로 돌출되려면, θ2＞θ1이 성립하는 것이 바람직하다. 바꾸어 말하면, 제2 보디 부분(182)에 있어서의 깊이 D2에 대해, D1×L2/L1＜D2＜D1의 관계가 성립하는 것이 바람직하다.
활성 영역(112)을 포함하는 제1 보디 부분(181)에 있어서 내압이 낮아지는 것은, 구조 상, 게이트 트렌치(17)의 선단 근방이 된다. 게이트 트렌치(17)의 선단 근방에서 임팩트 이온화가 일어나는 경우, 게이트 트렌치(17)의 제조 상의 만듦새에 기인하여 내압에 편차가 발생한다. 이 때문에 게이트 트렌치(17)의 선단보다, 굳이 임팩트 이온화가 일어나기 쉬운 구조를, 반도체 장치의 외주 영역에 설치해 두면 내압의 편차를 억제할 수 있다.
따라서 트랜지스터(10)로서는, 제1 보디 부분(181)에 있어서의 내압보다, 제2 보디 부분(182)에 있어서의 내압이 낮아지도록 굳이 설계해 두면, 트랜지스터(10)의 내압을 안정화하는 의미에서 바람직하다.
즉 트랜지스터(10)의 제품 사양에 나타내어지는 드레인-소스간의 사양 최대 전압(정격 전압)＜제2 보디 부분(182)에 있어서의 내압＜제1 보디 부분(181)에 있어서의 내압이라는 관계가 성립하는 것이 바람직하다.
제1 보디 부분(181)의 깊이 D1과 제2 보디 부분(182)의 깊이 D2의 차이(D1-D2[μm])와, 내압 BVDSS[V]의 관계의 일례를 도 6에 플롯했다. BVDSS[V]란, 드레인-소스간 전류를 IDS[A], 드레인-소스간 전압을 VDS[V]로 했을 때, IDS=1.0μA가 될 때의 VDS로, 이것을 그 구조에 있어서의 내압으로 정의한다(BVDSS=VDS＠IDS=1.0μA). 도 6에서는 L1, L2를 비롯하여 다른 파라미터와 함께 D1의 값을 고정한 다음에, D2의 값만을 변화시키고 있다.
도 6에 의하면 D1-D2가 커질수록, 즉 제2 접속점(18a2)이 얕아지면 내압이 낮아져, 머지않아 수속(收束)한다. 제2 구간의 내압이 낮은 것은 트랜지스터(10)의 내압을 안정시키는 관점에서 바람직하다. 즉, 트랜지스터(10)의 제품 사양에 나타내어지는 드레인-소스간의 사양 최대 전압＜제2 보디 부분(182)에 있어서의 내압＜제1 보디 부분(181)에 있어서의 내압이라는 관계를 성립시킬 수 있다.
도 6의 결과로부터, d=D1-D2[μm]로 하면, 드레인-소스간의 사양 최대 전압 BVDSS가, BVDSS≤9534×d4＋7087×d3＋1970×d2＋249×d＋31의 관계에 있는 것이 바람직하다.
그러나 D2가 너무 얕아지는 경우에는, 제2 구간의 내압이 과도하게 낮아지기 때문에, 트랜지스터(10)의 사양 최대 전압에 대해 충분한 마진을 확보하는 것이 어려워질 가능성이 있다. 상술한 바와 같이 D1×L2/L1＜D2의 관계를 성립시킨 다음에 d=D1-D2를 조정하면, 제2 구간의 내압을 낮게 함과 더불어, 원하는 사양 최대 전압에 대한 내압의 마진을 충분히 확보할 수 있다.
또, 본 개시에서는 반도체 장치(1)의 평면에서 봤을 때, 제2 보디 부분(182)보다 반도체 장치(1)의 외주 영역 측에, 제2 도전형을 나타내는 반도체 영역이 존재하지 않는 것이 바람직하다. 제2 보디 부분(182)보다 반도체 장치(1)의 외주 영역 측에, 제2 도전형을 나타내는 반도체 영역이 구비되면, 그 영향을 받아 주접합(18b)이 더욱 반도체 장치(1)의 외주 영역 측으로 신장된다. 이 결과, 제2 보디 부분(182)에 있어서의 내압은 증대되어, 본 개시에서 의도하는 효과를 상쇄시켜 버리는 경우가 있다.
[1-3. 보디 영역의 단부 구조를 형성하는 방법]
이하에서는 본 실시 형태 1에 있어서의, 트랜지스터(10)를 제조하는 방법에 대해, 특히 보디 영역(18)의 단부 구조의 형성의 방법을 설명한다.
도 7은, 본 실시 형태 1의 구조를 제조하는 과정에 있어서, 보디 영역(18)을 형성하기 위해 제2 도전형의 불순물을 주입하기 직전의 상태를 나타낸 모식도이다.
도 7의 (A)는 반도체 장치(1)를 평면(XY평면)에서 봤을 때의 모식도이며, 도 7의 (A)에 나타내는 I-I선, II-II선을 따라 XZ면을 단면에서 봤을 때의 모식도를 각각 하단 측에 나타내고 있다. 도 7의 (B)와 도 7의 (C)는 각각, 도 7의 (A)에 있어서의 III-III선, IV-IV선을 따라 YZ면을 단면에서 봤을 때의 모식도이다.
도 7의 (A), (B), (C)에 있어서, 보디 영역(18)의 단부 구조를 이루는 영역에서는, 레지스트를 패터닝하고, Y방향으로 번갈아 또한 주기적으로 개구부를 형성해 둔다. Y방향을 따라, 주기를 a1[μm]로 하고, 레지스트의 개구부의 폭을 a2[μm]로 한다. 이 상태에서 제2 도전형의 불순물을 주입한 직후의 상태를 모식적으로 나타낸 것이, 도 8의 (A), (B), (C)이다.
원리적으로는 제2 도전형의 불순물은 레지스트 개구부에만 주입되지만, 주입을 유한한 각도로 행하면, 반도체층(40)이 레지스트로 피복되어 있는 영역에도 일정 정도의 주입이 이루어지는 경우가 있다. 도 8의 (A)에 있어서의 하단의 XZ단면도나, 도 8의 (C)에서는 이것을 가미하여 나타내고 있다.
도 8의 (A), (B), (C)의 상태로부터, 레지스트를 제거한 후, 열처리를 행한 후의 상태를 모식적으로 나타낸 것이 도 9의 (A), (B), (C)이다. 주입된 제2 도전형의 불순물이 열로 확산되어, 주입 직후보다 깊은 위치까지 도달해 있다.
도 7의 (A)에서, Y방향의 전체 길이가 레지스트로 피복되지 않는 영역(III-III선)과, Y방향으로 주기적으로 레지스트가 개구되어 있는 영역(IV-IV선)에서는 주입 직후의 불순물의 도달 깊이에 현저한 차이는 없다(도 8의 (B)와 (C)).
그러나 열처리를 행하면, Y방향의 전체 길이가 레지스트로 피복되지 않는 영역(III-III선)에서는 불순물이 깊은 위치까지 도달하는데 반해, Y방향으로 주기적으로 레지스트가 개구되어 있는 영역(IV-IV선)에서는, Z방향에 대해서 뿐만 아니라, 주입된 영역으로부터 주입되어 있지 않은 영역으로, Y방향으로도 불순물이 확산되게 된다. 이 결과, IV-IV선에서는 III-III선에 비해 상대적으로 얕은 위치에서 제2 도전형의 불순물의 확산이 수속한다.
따라서, 보디 영역(18)의 단부에는, 도 9의 (A)의 하단 측에 나타내는 바와 같이, 제2 보디 부분(182)에 상당하는, 제2 도전형의 불순물의 도달 깊이의 얕은 부분이 형성되기에 이른다. 레지스트의 개구부의 폭 a2나 주기 a1 등의 치수 제어 및 주입 조건이나 열처리 조건을 조작함으로써, 제2 보디 부분(182)의 형상, 특히 주접합(18b)의 형상을 제어하는 것이 가능하다.
이상과 같이, 본 실시 형태 1의 제조 방법에서는, 레지스트를 패터닝해 둠으로써, 제2 도전형의 불순물을 1회 주입하는 것만으로, 제1 보디 부분(181)과 제2 보디 부분(182)을 동시에 형성할 수 있으므로, 제조 비용을 경감할 수 있다.
본 실시 형태 1의 제조 방법에 의하면, 주입 조건이나 열처리 조건에 따라 차이는 있지만, 반도체 장치(1)의 평면(XY면)에서 봤을 때, 제2 보디 부분(182)에는, 제2 도전형의 불순물 농도가, 상대적으로 고농도인 영역과 상대적으로 저농도인 영역이 번갈아 또한 주기적으로 나타나는 부분이 포함되게 된다.
또 YZ평면의 단면에서 봤을 때, 제2 보디 부분(182)에는, 제2 도전형의 불순물 농도가, 상대적으로 고농도인 영역과 상대적으로 저농도인 영역이 번갈아 또한 주기적으로 나타나는 부분이 포함되게 된다.
또 YZ평면의 단면에서 봤을 때, 제2 보디 부분(182)에는, Y방향을 따라, 얕은 곳과 깊은 곳이 번갈아 또한 주기적으로 나타나는 부분이 포함되게 된다. 이 때 같은 단면에서 봤을 때 제2 보디 부분(182)의 하면은, Y방향을 따라 요철 형상을 나타내게 된다.
반도체 장치(1)의 평면에서 봤을 때, 제2 도전형의 불순물이 상대적으로 고농도인 영역이란, 도 8의 (A), (B), (C)에 있어서 레지스트가 개구되어 있는 영역에 대응하고 있고, 이것은 YZ평면의 단면에서 봤을 때, 제2 도전형의 불순물이 상대적으로 고농도인 영역에 대응하고 있으며, 또한 YZ평면의 단면에서 봤을 때, 제2 보디 부분(182)이, Y방향을 따라, 주기적으로 발생시키는 깊은 곳에 대응하고 있다.
마찬가지로, 반도체 장치(1)의 평면에서 봤을 때, 제2 도전형의 불순물이 상대적으로 저농도인 영역이란, 도 8의 (A), (B), (C)에 있어서 레지스트로 피복되어 있는 영역에 대응하고 있고, 이것은 YZ평면의 단면에서 봤을 때, 제2 도전형의 불순물이 상대적으로 저농도인 영역에 대응하고 있으며, 또한 YZ평면의 단면에서 봤을 때, 제2 보디 부분(182)이, Y방향을 따라, 주기적으로 발생시키는 얕은 곳에 대응하고 있다.
도 10a에 본 제조 방법으로 제조한 트랜지스터(10)의 YZ평면에서의 단면을 시뮬레이션한 결과를 일례로서 나타낸다. 도 10a에 나타낸 시뮬레이션은, 레지스트의 패터닝의 주기를 0.8μm, 레지스트의 개구부의 폭을 0.2μm로 하고 있다. 제조 조건에도 의존하지만, 주접합(18b)이 Y방향을 따라 주기적인 요철 형상을 나타내고 있으며, 제2 보디 부분(182)에는 Y방향을 따라, 번갈아 또한 주기적으로 얕은 곳과 깊은 곳이 나타나는 부분이 포함되는 것을 알 수 있다.
도 10b는 같은 제조 방법으로 제조한 트랜지스터(10)의 도핑 농도를 시뮬레이션한 결과를 플롯한 것이며, 도 10c는, 도 10b에서 부분적으로 둘러싼 범위를 확대한 것이다. 가로축은 반도체층(40)(저농도 불순물층(33))의 상면으로부터의 깊이이며, 세로축은 도핑 농도이다. 도핑 농도란, 불순물의 도전형도 가미한 농도로, 제1 도전형의 불순물 농도와 제2 도전형의 불순물 농도가 동일한 개소에서는 상쇄되어 값은 제로가 된다. 즉 값이 제로가 되는 곳이 주접합(18b)이다.
도 10b, 도 10c에서는, 도 10a에 나타내는 제2 보디 부분(182)의 얕은 곳(Pos1)과 제2 보디 부분(182)의 깊은 곳(Pos2)의, Z방향에 있어서의 도핑 농도를 각각 플롯하고 있다. 여기서 예시하는 제조 조건에 있어서는, 대략 0.04~0.05μm의 폭으로 Z방향의 깊이의 차이가 나타나 있는 것을 알 수 있다.
도 10d를 이용하여, 제2 보디 부분(182)의 제조 시에 있어서의 불순물 주입에 관한 개구 치수와 주접합(18b)의 만듦새 형상의 관계에 대해 설명한다.
도 10d는 도 10a의 흰색 테두리로 나타낸 범위를, 이해를 촉구하기 위해 강조하여 나타낸 모식도이다. 도 10d에 있어서 주접합(18b)의 형상은 사인 함수에 유사한 것으로 변경되어 있으며, 도 10d 내의 치수도 실제 치수와는 상이한 관계로 나타내고 있다.
도 8의 (A), (C)로 나타내는 바와 같이, 보디 영역(18)의 단부 구조를 이루는 영역에서는, 레지스트가 패터닝되고, Y방향으로 번갈아 또한 주기적으로 개구부가 형성된다. Y방향을 따른 주기를 a1[μm]로 하고, 레지스트의 개구부의 폭을 a2[μm]로 하면, 도 10d에서는, 주접합(18b)의 이웃하는 극대점을 연결하는 거리가 주기 a1에 대응한다.
도 8의 (A), (C)에 있어서 불순물 주입은 레지스트의 개구부에 이루어지기 때문에, 도 10d에서는, 주접합(18b) 각각의 극소점이, 각각 Y방향에 있어서의 레지스트의 개구부의 중앙 위치에 상당한다. 마찬가지로 도 10d에서는, 주접합(18b) 각각의 극대점이, 각각 Y방향에 있어서의 레지스트의 비(非)개구부의 중앙 위치에 상당한다.
YZ평면의 단면에서 봤을 때, 레지스트의 개구부에 주입된 불순물은 열처리에 의해 Y방향의 양측에 있는 비(非)주입 영역에 확산되므로, 레지스트의 개구부의 중앙으로부터 Y방향의 양측으로 향하여, 불순물 농도의 저하와 함께 제2 보디 부분(182)은 얕아진다. 불순물의 확산에 기인하므로, 주접합(18b)이, 각각의 극소점에서 Y방향의 양측으로, 진폭의 절반까지 변화하는 폭이, 실제로 불순물이 주입된 폭, 즉 레지스트의 개구부의 폭과, 대략 동등하다고 파악할 수 있다.
따라서 도 10d와 대응시키면, 제2 보디 부분(182)이 얕아지는 곳의 깊이를 d21[μm]로 하고, 깊어지는 곳의 깊이를 d22[μm]로 하면(d21＜D2＜d22의 관계가 있다고 봐도 된다), Y방향에 있어서 제2 보디 부분의 깊이가 d22-(d22-d21)/4가 되는 최근접 구간이, 레지스트의 개구부의 폭 a2와 대략 일치한다.
여기서 n을, 레지스트에 개구부를 형성하는 반복수라고 하면, 제2 보디 부분(182)을 얕게 하기 위해 불순물이 주입되어서는 안되는 체적 L1×(a1×n)×(D1-D2)와, 제2 보디 부분(182)에 있어서, 레지스트로 피복되기 때문에 불순물이 주입되지 않는 영역의 체적 L1×((a1-a2)×n)×D1은 같은 정도가 아니면 안된다. 따라서 a2=a1×D2/D1의 관계가 성립한다.
도 10d와의 대응 관계로 말하면, Y방향에 있어서, 제2 보디 부분(182)의 깊이가 d22-(d22-d21)/4가 되는 최근접 구간은 a1×D2/D1과 대략 동일하다는 것이 된다. 여기서 대략 동일하다란, a1×D2/D1의 값의 1/2배에서 2배의 범위를 말하는 것으로 한다. 불순물 주입 시의 주입 각도 또는 열처리 조건에 의한 흔들림을 가미한 것이다.
그런데, 본 실시 형태 1의 제조 방법으로 제조한 트랜지스터(10)의 보디 영역(18)에 있어서의 제2 도전형의 불순물 농도는, 저농도 불순물층(33)의 상면으로부터 주접합(18b)에 걸쳐, 전형적으로는 1.0E18cm-3대에서 1.0E16cm-3대까지, 적어도 한 자릿수 이상의 농도를 완만하게 저감한다. 제2 도전형의 불순물 농도 프로파일은, 제1 보디 부분(181)에서는 Z방향으로 D1의 폭에 들어가는데 반해, 제2 보디 부분(182)에서는 Z방향으로 D2의 폭으로 압축된다. 이 때문에 제2 보디 부분(182)에 있어서의 제2 도전형의 불순물의 Z방향의 농도 구배는, 제1 보디 부분(181)에 있어서의 제2 도전형의 불순물의 Z방향의 농도 구배보다 커진다.
(실시 형태 2)
[2-1. 보디 영역의 단부 구조의 형상]
도 11a는 본 실시 형태 2에 있어서의, 반도체 장치(1)의 X방향에 있어서의 외주 영역의 구조(이후에서는 단부의 구조, 또는 종단 구조라고 하는 경우가 있다)의 일부를 모식적으로 나타낸 것이다. 또 도 11b는 도 11a의 일부이며, 보디 영역(18)의 단부 구조의 일부를 확대한 것이다.
또한, 도 11a와 도 11b 및 후술하는 도 11c에서는, 패시베이션층(35)과 금속층(30)에 대해서는 도시를 생략하고 있다.
도면에서는, 실시 형태 1에서 설명한 구조물에 상당하는 것에는 같은 번호를 부여하고, 실시 형태 1과 동일한 내용에 대해서는 설명을 생략한다.
본 실시 형태 2에 있어서의 실시 형태 1과의 차이는, 제2 보디 부분(182)에 있어서의 깊이 D2가, 제1 보디 부분(181)에 있어서의 깊이 D1에 비해 큰폭으로 작은 점이다. 도 11a의 예에서는, 저농도 불순물층(33)의 상면에서 제1의 소스 영역(14)의 하면까지의 깊이를 Ds[μm]로 하면, D2＜Ds＜D1이다.
또 제1 보디 부분(181) 및 제2 보디 부분(182)에 있어서 공통적으로, 저농도 불순물층(33)의 상면에서 깊이 D2까지의 영역에 있어서의 제2 도전형의 불순물 농도 p2[cm-3]와, 제1 보디 부분(181)에서 깊이 D2에서 깊이 D1까지의 영역에 있어서의 제2 도전형의 불순물 농도 p1[cm-3]이 크게 상이한 것도 본 실시 형태 2의 특징이다.
도 12의 (A)에, 본 실시 형태 2에 있어서의 제1 보디 부분(181)(실선)과 제2 보디 부분(182)(파선)의, 깊이 방향에 있어서의 제2 도전형의 불순물 농도 프로파일을 나타낸다. 또 도 12의 (B)에 제1 보디 부분(181)(실선)과 제2 보디 부분(182)(파선)의, 깊이 방향에 있어서의 제1 도전형의 불순물 농도 프로파일을 나타낸다. 도 12의 (A), (B) 모두 프로세스 시뮬레이션을 이용하여 얻은 데이터이다.
도 12의 (A)에서, 제1 보디 부분(181)에 있어서의 제2 도전형의 불순물 농도 프로파일(실선)과, 제2 보디 부분(182)의 제2 도전형의 불순물 농도 프로파일(파선)은, 저농도 불순물층(33)의 상면에서 깊이 D2까지의 구간에 있어서, 제2 도전형의 불순물 농도가 1E19cm-3 이상이 되는 범위에서 일치한다.
또한 도 12의 (B)에 의하면, D2보다 깊은 위치에서의 제1 도전형의 불순물 농도 프로파일은, 제1 보디 부분(181)(실선)에 있어서도 제2 보디 부분(182)의 바로 아래의 드리프트층(33)(파선)에 있어서도 동등하다.
제1 도전형의 불순물이 존재하고 있어도, 그것보다 고농도로 제2 도전형의 불순물이 존재하는 범위는, 보디 영역(18)으로서 기능한다. 이 때문에 제1 보디 부분(181)에 있어서의 주접합(18b)은, 깊이 D1의 위치까지, D2보다 하부 측에 위치한다. 이에 대해 제2 보디 부분(182)은, 깊이 D2로 주접합(18b)에 이른다.
또한, 본 실시 형태 2에 있어서도, 제2 보디 부분(182)보다 반도체 장치(1)의 외주 영역 측에는, 제2 도전형을 나타내는 반도체 영역이 존재하지 않는다.
그런데 도 12의 (A)에 있어서의 z1, z2는 각각, 제1 보디 부분(181)과 제2 보디 부분(182)에 있어서의 제2 도전형의 불순물 농도와, 저농도 불순물층(33)에 있어서의 제1 도전형의 불순물 농도가 일치하는 곳이다. 즉 각각의 부분의 주접합(18b)의 위치를 나타내고 있다. 제1 도전형과 제2 도전형의 불순물 농도 프로파일이 각각 얻어지면, 제1 보디 부분(181)의 깊이 D1과, 제2 보디 부분(182)의 깊이 D2를, 도 12의 (A)에 나타내는 바와 같이 각각 z1, z2로부터 동정할 수 있다.
[2-2. 보디 영역에 단부 구조를 설치하는 효과]
도 11a에 나타낸 구조를 이용하여, 드레인-소스간에 제품 사양에 있어서의 정격 전압(여기에서는 22V)을 인가했을 때의 시뮬레이션에 있어서의 임팩트 이온상을 도 11c에 나타낸다. 도 11c에서는, 색의 농담으로 임팩트 이온화율의 차를 나타내고 있으며, 그것을 부분적으로 도 11a에 겹쳐 나타내고 있다. 이에 의하면 주접합(18b)에 있어서, 가장 전계 강도가 강해지고, 임팩트 이온화가 일어나기 쉬운 개소는, 제2 보디 부분(182)의 제2 구간에 있는 것을 알 수 있다.
제2 보디 부분(182) 중, 제1 보디 부분(181)의 깊이 D1보다 얕은 부분이 일정한 길이를 가짐(L1＞0, D2＜Ds)으로써, 도 11c 내의 백선으로 나타낸 바와 같이, 주접합(18b)을 사이에 두는 공핍층의 확산이 제한을 받게 된다. 특히 제2 보디 부분(182)이 1E19cm-3 이상의 고농도 불순물 농도를 가짐으로써, 특히 공핍층 상단이 확산의 제한을 받기 쉽다.
또 제2 접속점(18a2) 및 이것보다 외주 영역 측의 제2 구간은, 주접합(18b)의 형상의 영향을 받아 등전위선의 밀도가 높아져, 전계 강도가 증대되어 임팩트 이온화가 일어나기 쉬워진다. 따라서 제2 보디 부분(182)의 제2 구간이 가장 드레인-소스간의 전압 인가에 대해 내압이 낮은 구조가 된다.
도 11a에 나타낸 구조(D2＜Ds)와 도 12의 (A) 및 (B)에 나타낸 불순물 농도 프로파일을 갖는 구조를 기준으로서, 제2 보디 부분(182)의 길이 L1만을 6 수준으로 바꾸었을 때의 임팩트 이온화의 일어나기 쉬움을 시뮬레이션한 결과를 도 13a에 나타낸다.
도 13a에서는, 도 11c와 동일하게 하여, 드레인-소스간에 제품 사양에 있어서의 정격 전압(여기에서는 22V)을 인가했을 때의 시뮬레이션에 있어서의 임팩트 이온상을 나타낸다. 또 도 13b는, 각각의 수준에 있어서의 VDS-IDS의 관계를 시뮬레이션한 결과이다. VDS[V]는 드레인-소스간 전압이며, IDS[A]는 드레인-소스간 전류이다.
도 13a는 왼쪽으로부터 순서대로, 제2 보디 부분(182)의 길이가 0.7μm, 0.6μm, 0.5μm, 0.4μm, 0.3μm, 0.2μm이며, 모두 제2 보디 부분(182)에 있어서의 제2 구간에서 가장 임팩트 이온화가 일어나기 쉽게 되어 있는 점이 공통되어 있다. 그러나 내압은 이 순서에 따라 크게 되어 있다.
도 13b에 나타내는 VDS-IDS의 플롯은, 왼쪽으로부터 이 순서대로 대응하고 있다. IDS=1.0μA가 될 때의 VDS를 그 구조에 있어서의 내압(여기에서는 BVDSS[V]로 한다)으로 정하면, 내압은 6 수준으로 왼쪽으로부터 순서대로, BVDSS=18.9V, 19.3V, 19.9V, 21.1V, 22.9V, 25.3V가 된다. 각각 VDS로서 이것을 웃도는 전압을 인가하면 임팩트 이온화가 발생하여 보디 다이오드가 애벌란시 항복한다고 생각해도 무방하다. 즉 주접합단에 있어서의, 불순물 농도 프로파일이나, D1, D2가 같아도, 제2 보디 부분(182)의 길이 L1을 길게 함으로써, 제2 보디 부분(182)의 내압을 낮은 방향으로 제어할 수 있다.
L1=0.2μm라는 수준은, 실질적으로 제2 보디 부분(182) 중 깊이 D2로 일정해지는 개소가 존재하지 않는 경우에 상당한다. 주접합단이 수직에 가까운 형태로 상승하기 위해 종단 위치에서 임팩트 이온화가 일어나기 쉬워지는 모습이 보이고 있지만, 이 때의 내압 25.3V라는 것은, 제1 보디 부분(181)의 내압과 큰 차이 없다.
따라서, 실효적으로 제2 보디 부분(182)이 본 개시에서 의도하는 기능을 완수할 수 없는 경우의 내압은 25.3V가 된다. 트랜지스터(10)는 25.3V를 밑도는 전압 인가까지는 문제 없이 기능하지만, 25.3V를 웃도는 전압이 인가되면 애벌란시 항복한다. 트랜지스터(10)의 제품의 사양 최대 전압은 25.3V를 밑도는 것이 아니면 안된다.
그러나 도 13a에 나타내는 바와 같이, L1＞0.2μm로서 제2 보디 부분(182)을 설치하면, 이 부분에 있어서의 내압이 저하하기 때문에, 제2 보디 부분(182)에 있어서의 내압을, 제1 보디 부분(181)에 있어서의 내압보다 낮게 제어할 수 있다. 따라서 제1 보디 부분(181)보다 먼저 제2 보디 부분(182)에서 애벌란시 항복이 일어나게 되기 때문에, 트랜지스터(10)의 내압을 안정화할 수 있다.
도 13b의 결과를, 가로축에 L1, 세로축에 BVDSS로서 플롯한 것이 도 13c이다. 결과를 근사식으로 나타내면, BVDSS=26.4×(L1)2-36.4×L1＋31.5(L1＞0.2)인 것을 알 수 있다. 따라서, 제1 보디 부분(181)과 제2 보디 부분(182)의 깊이가 D2＜Ds이며, 제2 보디 부분의 길이가 0.2μm를 웃도는 경우, 트랜지스터(10)의 내압을 26.4×(L1)2-36.4×L1＋31.5를 밑도는 관계로 해 두면, 트랜지스터(10)의 드레인-소스간의 사양 최대 전압＜제2 보디 부분(182)에 있어서의 내압＜제1 보디 부분(181)에 있어서의 내압이라는 바람직한 관계를 성립시킬 수 있다.
또한, 상기 관계식은 D2＜Ds＜D1이며, 또한 저농도 불순물층(33)의 상면에서 깊이 D2까지의 범위에 있어서의 제2 도전형의 불순물 농도 프로파일이 도 12의 (A)에 나타내어지는 것인 경우의 결과이지만, 도 11c에서 나타낸 바와 같이, 제2 보디 부분(182)의 임팩트 이온화가 더욱 촉진되는 방향으로의 조정이면, 동일하게 성립하게 된다. 따라서, D2＜Ds인 것이 바람직하고, 깊이 D2까지의 범위에 있어서의 제2 도전형의 불순물 농도는 도 12의 (A)에 나타내는 것보다 높은 개소가 포함되는 것이 바람직하다.
상술한 바와 같이 본 실시 형태 2에서는, 보디 영역(18)에 있어서, 저농도 불순물층(33)의 상면에서 깊이 D2까지의 영역에는, 제2 도전형의 불순물 농도가 1E19cm-3 이상의 고농도가 되는 범위가 구비된다. 이 고농도층은, 보디 영역(18)이 소스 전극(11)과 접촉하는 위치를 차지하기 때문에, 소스 전극(11)과 보디 영역(18) 사이의 접촉 저항을 낮추는 역할도 완수한다.
본 실시 형태 2에서 통일해 온 D2＜Ds라는 조건은, 이 소스 전극(11)과 보디 영역(18) 사이의 접촉 저항을 낮춘다는 효과를 얻기 위해서도 필요한 조건인 것은, 본 실시 형태 2의 제조 방법에 있어서 서술한다.
본 실시 형태 2는, 소스 전극(11)과 접촉하여 보디 영역(18)과의 접촉 저항을 낮추는 기능을 갖는 고농도 제2 도전형 불순물층을, 보디 영역(18)의 종단부에서 돌출시키는 것이라도 해도 무방하다. 고농도 제2 도전형 불순물층의, 보디 영역(18)의 종단부에서의 돌출에 대해서는, 예를 들면 도 11d에 나타내는 바와 같이, 깊이 D2가 일정해지는 구간이 근소한 경우여도 된다.
여기까지 서술한 바와 같이, 보디 영역(18)의 종단 부분에 있어서, 길이, 깊이, 농도를 변경한 제2 보디 부분(182)을 설치하고, 공핍층의 확산의 제한을 제어함으로써 트랜지스터(10)의 내압을 가장 낮게 하는 개소를 준비할 수 있다. 제2 보디 부분(182)은, 평면에서 봤을 때 제1 보디 부분(181)의 외주를 일주하도록 둘러싸서 설치되어 있어도 되고, 제1 보디 부분(181)의 대략 직사각형상의 외주 중 임의의 변에만, 혹은 국소적인 개소에만 설치되어 있어도 된다.
도 14에, 보디 영역의 단부 구조를, 본 실시 형태 2와 유사한 구조로 형성한 비교예의 모식도를 나타낸다. 여기서 나타내는 비교예에 있어서도, 본 개시의 구성 요소와 대응 관계에 있는 것에는 같은 부여 번호를 이용하고 있다.
비교예에서는, 보디 영역(18)의 단부에 있어서, 보디 영역(18)이 단계적으로 얕아진다. 얕은 부분은 본 실시 형태 2의 제2 보디 부분(182)에 상당하는 구조이다. 비교예에서의 제2 보디 부분(182)에 상당하는 구조는, 그 바로 아래에만, 저농도 불순물층(33)의 농도보다 고농도가 되는 제1 도전형의 불순물을 포함하는 개소가 있음으로써, 주접합(18b)이 얕은 위치에 설치되도록 제어된 것이다.
비교예의 구조에서는, 제2 보디 부분(182)에 상당하는 개소에 있어서, 주접합(18b)을 사이에 두고 상부의 보디 영역(18)도 하부의 드리프트층(33)도, 모두 고농도의 불순물이 분포된다. 이 때문에 본 실시 형태 2의 구조와 비교하여, 공핍층은 상단뿐만 아니라 하단도 확산되기 어려워, 임팩트 이온화가 더욱 일어나기 쉽다. 제2 보디 부분(182)에 상당하는 개소의 내압은 현저하게 낮아지기 때문에, 반도체 장치(1)의 사양 최대 전압과 비교한 마진을 확보하기 어려운 특징이 있다.
이에 대해 본 실시 형태 2의 구조에서는 제2 보디 부분(182)에 있어서의 내압이 극단적으로 낮아지는 경우가 없기 때문에, 반도체 장치(1)의 사양 최대 전압에 대해 충분한 마진을 확보하기 쉽다는 이점이 있다.
[2-3. 보디 영역의 단부 구조를 형성하는 방법]
이하에서는 실시 형태 2에 있어서의, 트랜지스터(10)를 제조하는 방법에 대해, 특히 보디 영역(18)의 단부 구조의 형성의 방법을 중시하여 설명한다.
도 15aa에서 도 15af은, 도 14에 나타낸 비교예의 구조를 제조하는 과정을 나타낸 모식도이며, 도 15ba에서 도 15be는 본 실시 형태 2의 구조를 제조하는 과정을 나타낸 모식도이다.
도 15aa 및 도 15ba에 나타내는 바와 같이 저농도 불순물층(33)에 가공을 실시하는 점은 비교예도 본 실시 형태 2도 공통되어 있다.
먼저 비교예의 구조의 제조 방법을 설명한다. 우선 제2 보디 부분(182)에 상당하는 단부 구조를 설치하는 목적에서, 미리 그 설치 개소가 되는 저농도 불순물층(33) 내에, 제1 도전형의 불순물을, 저농도 불순물층(33)의 농도보다 높은 농도로 주입하는 공정을 행한다(도 15ab). 이 공정을 위해서는, 반도체 웨이퍼에 레지스트를 도포하고, 레티클을 이용하여 당해 설치 개소만을 개구하는 노광 처리를 행한다. 제1 도전형의 불순물 주입은 개구 부분에만 실시된다.
도 15ab에 나타내는 공정보다 후에는, 저농도 불순물층(33) 내에 있어서, 도 15ab에 나타내는 공정에 의해 제1 도전형의 불순물이 주입된 개소만이, 제1 도전형의 불순물 농도가 상이한 개소로서 존재한다.
다음에 도 15ac에 나타내는 바와 같이, 보디 영역(18)(제1 보디 부분(181)과 제2 보디 부분(182)에 상당하는 부분)을 이루는데, 반도체 웨이퍼에 레지스트를 도포하고, 보디 영역(18)의 설치 개소를 개구하는 레티클을 이용하여 노광 처리를 행하여, 개구 부분에 있어서 제2 도전형의 불순물을 주입한다.
이 때 보디 영역(18)을 이루는 범위에는, 병행하여 일정하게 같은 조건으로, 제2 도전형의 불순물을 주입한다. 후의 다른 공정에서 행하는 제2 도전형의 불순물 주입의 조건과 구별하기 위해, 이것을 편의적으로 제2의 조건으로 부른다. 제2의 조건에서는, 제2 도전형의 불순물 농도가 1E19cm-3을 밑도는 부분이 포함되도록 조정한다.
도 15ac에 나타내는 공정에 있어서는, 저농도 불순물층(33)에는, 이미 도 15ab에 나타내는 공정에서 부분적으로 제1 도전형의 불순물을 고농도로 주입하고 있으므로, 이 부분만, 제2 도전형의 불순물 농도와 제1 도전형의 불순물 농도가 상대적으로 얕은 위치에서 동일해진다. 따라서 주접합(18b)을 이 부분만 얕게 설치하는 것이 가능해진다. 이것이 본 실시 형태 2에서 말하는 제2 보디 부분(182)에 상당하는 개소가 된다.
비교예에 나타내는 제조 방법에서는, 그 후, 게이트 트렌치(17), 게이트 절연막(16), 게이트 도체(15), 게이트 도체(15)와 후의 공정에서 형성하는 게이트 전극(19)을 접속하는 게이트 도체 배선(15a) 및 층간 절연층 등을 형성한다. 다음에 도 15ad에 나타내는 바와 같이, 보디 영역(18)의 상면으로부터, 선택적으로 제1 도전형의 불순물을 주입하여 소스 영역(14)을 형성한다. 선택적이라는 것에 대해서는, 도 3a, 도 3b에 나타내는 소스 영역(14)의 배치를 참조하기 바란다.
다음에 반도체층(40)의 상면에, 도 15ac에 나타내는 공정에서 형성한 보디 영역(18)에 있어서의 제2 도전형의 불순물 농도보다 고농도로, 1E19cm-3 이상이 되는 제2 도전형의 불순물을 주입하여, 보디 콘택트층을 형성한다(도 15ae). 이 때의 주입 조건은 도 15ac에 나타내는 공정에서 행한 주입의 조건(제2의 조건)과 구별하는 목적에서, 제1의 조건으로 부른다. 도 15ae에 나타내는 공정에서는 레지스트 도포를 행하지 않고, 반도체층(40)의 상면에 구비되는 산화막(36)을 마스크로서 주입을 행하기 때문에, 산화막(36)을 투과하지 않도록, 제1의 조건을 조정하는 것이 바람직하다.
비교예에 있어서의 제조 방법에서는, 도 15ae에 나타내는 공정 이후, 여러 공정을 거쳐, 소스 전극(11) 및 게이트 전극(19)을 형성하고(도 15af), 추가로 도시하지 않는 패시베이션층 등을 형성하여, 최종적으로 트랜지스터(10)를 완성시킨다.
한편으로 본 실시 형태 2의 제조 방법에서는, 도 15ba에서 도 15be에 나타내는 바와 같이, 비교예의 제조 방법과는 부분적으로 공정의 유무나 공정순이 상이하다. 우선 본 실시 형태 2의 제조 방법에서는, 비교예의 제조 방법에 있어서의 도 15ab에 나타내는 공정에 대응하는 과정이 존재하지 않는다. 또 본 실시 형태 2의 제조 방법에서는, 비교예의 제조 방법의 도 15ac에 나타내는 공정에 대응하는 공정이, 도 15bd로 미뤄져 있다.
본 실시 형태 2의 제조 방법에서는, 도 15ba에 나타내는 상태에서, 우선 게이트 트렌치(17), 게이트 절연막(16), 게이트 도체(15), 게이트 도체(15)와 후의 공정에서 형성하는 게이트 전극(19)을 접속하는 게이트 도체 배선(15a) 및 층간 절연층 등을 형성한다.
다음에, 저농도 불순물층(33)의 상면으로부터, 선택적으로 제1 도전형의 불순물을 주입하여 소스 영역(14)을 형성한다(도 15bb). 이 공정만을 잘라내면, 비교예의 제조 방법에 있어서의 도 15ad에 나타내는 공정과 달라지는 점은 없다.
다음에 본 실시 형태 2의 제조 방법에서는, 비교예의 제조 방법의 도 15ae에 상당하는, 보디 콘택트층의 형성을 행한다(도 15bc). 보디 콘택트층은, 보디 영역(18)의 상부를 이루는 것으로, 후술하는 다음의 공정과 더불어 보디 영역(18)을 2단계로 구성하기 때문에, 도 15bc에 나타내는 공정은, 말하자면 보디 영역 형성 제1 공정이다.
보디 영역 형성 제1 공정(도 15bc)에 있어서, 제2 도전형의 불순물을 1E19cm-3 이상이 되는 고농도로 주입하는 조건을, 제1의 조건으로 한다. 제1의 조건은, 비교예의 제조 방법에 있어서 도 15ae에 나타내는 공정에서의 주입 조건과 동등하다고 파악해도 무방하다. 보디 영역 형성 제1 공정(도 15bc)에서는, 이미 반도체층(40) 상에 형성되어 있는 산화막(36)을 주입의 마스크로서 이용한다. 이 때문에 레지스트 도포나 레티클을 이용한 노광 처리는 불필요하다. 보디 영역 형성 제1 공정(도 15bc)은, 불순물의 주입 영역이, 평면에서 봤을 때 상이한 것 이외는, 비교예의 제조 방법의 도 15ae에서 나타내는 공정과 달라지는 점은 없다.
그런데 보디 영역 형성 제1 공정(도 15bc)에서는, 후에 실시되는 열처리에서의 확산을 가미하고, 불순물이 주입되는 깊이가 D2가 되도록 조건을 선택하지 않으면 안된다. 중요한 것은 D2＜Ds로 하는 것이다. 이 단계에서 이미 소스 영역(14)은 형성되어 있기 때문에, D2＞Ds로 해 버리면, 트랜지스터(10)의 주기능인 도통 채널의 형성이 손상될 가능성이 있기 때문이다.
다음에 본 실시 형태 2에서는, 도 15bd에 나타내는 바와 같이, 보디 영역(18) 중, 제1 보디 부분(181)의 형성을 행한다. 이것은 보디 영역 형성 제2 공정이다. 이 때에는 반도체 웨이퍼에 레지스트를 도포하고, 제1 보디 부분(181)을 형성하는 영역만을 개구하는 노광 처리를 행한다. 레지스트의 개구 부분에는, 제2의 조건으로, 제2 도전형의 불순물을 1E19cm-3을 밑도는 농도가 되도록 주입한다. 제2의 조건은, 비교예의 제조 방법에 있어서 도 15ac에 나타내는 공정에서의 주입 조건과 동등하다고 파악해도 무방하다.
보디 영역 형성 제2 공정(도 15bd)에서 사용하는 레티클은, 비교예의 제조 방법에 있어서의 도 15ac에 나타내는 공정에서 이용하는 레티클에 상당하는 것이다.
보디 영역 형성 제2 공정(도 15bd)에서는, 보디 영역 형성 제1 공정(도 15bc)에서 이미 형성하고 있는 보디 콘택트층과 비교하여, 평면에서 봤을 때 한층 좁은 영역에 제2 도전형의 불순물을 주입하여 제1 보디 부분(181)을 형성한다. 보디 영역 형성 제2 공정(도 15bd)에서 제2 도전형의 불순물이 주입되지 않는 종단 부분에 있어서의 보디 콘택트층이, 제2 보디 부분(182)이 된다.
또한, 여기에서는 보디 콘택트층과 고농도 제2 도전형 불순물층은 동의이다.
제2 보디 부분(182)의 길이 L1은 보디 영역 형성 제2 공정(도 15bd)에서 이용하는 레티클의 설계를 제어함으로써 조절한다. 또 보디 영역 형성 제1 공정(도 15bc)에서 행하는 제2 도전형의 불순물의 주입 조건에 따라, 제2 보디 부분(182)의 깊이 D2를 조절한다.
본 실시 형태 2의 제조 방법에서는, 도 15bd에 나타내는 공정 이후, 여러 공정을 거쳐, 소스 전극(11) 및 게이트 전극(19)을 형성하고(도 15be), 추가로 도시하지 않는 패시베이션층 등을 형성하여, 최종적으로 트랜지스터(10)를 완성시킨다.
본 실시 형태 2의 제조 방법을 바꾸어 말하면, 평면에서 봤을 때 보디 영역(18)을 이루는 영역에, 저농도 불순물층(33)의 상면으로부터 제2 도전형의 불순물을 제1의 조건으로 주입하고, 저농도 불순물층(33)의 상면으로부터 깊이 D2까지의 구간에, 제2 도전형의 불순물 농도가 1E19cm-3 이상이 되는 부분을 형성하는 보디 영역 형성 제1 공정을 행하고, 다음에, 평면에서 봤을 때 제1 보디 부분(181)이 되는 영역을 선택하여, 저농도 불순물층(33)의 표면으로부터 제2 도전형의 불순물을 제2의 조건으로 주입하고, 깊이 D2에서 D1까지의 구간에, 제2 도전형의 불순물 농도가 1E19cm-3을 밑도는 부분을 형성하는, 보디 영역 형성 제2 공정을 행하는, 반도체 장치의 제조 방법이다.
또, 제2 보디 부분(182)이 형성되는 개소는, 저농도 불순물층(33)이 형성된 이후로, 보디 영역 형성 제1 공정보다 전에는, 제1 도전형의 불순물, 및 제2 도전형의 불순물이 주입되는 경우가 없는 제조 방법이다. 이에 의해, 상술과 같이, 종래 비교예보다 최대 사양 전압에 대해 큰 마진으로 내압을 확보한 반도체 장치(1)를 얻을 수 있다.
본 실시 형태 2의 제조 방법의 이점은 주로 3점 있다.
1점째는, 제2 보디 부분(182)을 형성하는데, 비교예에 있어서는 필요했던 도 15ab에 나타내는 공정을, 1공정분, 생략할 수 있는 점이다. 사용하는 레티클을 1장 줄일 수 있기 때문에 제조 방법은 용이하며, 제조 비용을 경감할 수 있다.
2점째는, 도 15be에 나타내는 바와 같이, 제2 보디 부분(182)이 게이트 도체 배선(15a)의 바로 아래에는 배치되지 않는 점이다.
트랜지스터(10)의 구동 시에 있어서는 게이트 도체 배선(15a)에 역치 Vth[V] 이상의 전압이 인가된다. 이 때문에, 게이트 도체 배선(15a)으로부터 전계가 발생하여, 제2 보디 부분(182)의 내압을 목적의 설계값으로부터 변화시킬 우려가 있다.
그러나 본 실시 형태 2의 구조에서는, 저농도 불순물층(33)에 직접 접촉하는 산화막(36)은, 제2의 방향에 있어서, 제1 보디 부분(181)과 제2 보디 부분(182)의 경계(18a)보다, 반도체 장치(1)의 외주 영역 측에만 한정하여 배치되는 구조이다.
혹은, 게이트 도체(15)와 같은 전위가 되는 게이트 도체 배선(15a)은, 제2의 방향에 있어서, 제2 보디 부분(182)보다, 반도체 장치(1)의 외주 영역 측에만 한정하여 배치되는 구조이다.
엄밀하게 말하면, 도 11b에 나타내는 바와 같이, 제2 보디 부분(182)의 제2 구간은, 저농도 불순물층(33)에 직접 접촉하는 산화막(36)의 바로 아래에는 있어도 되지만, 게이트 도체 배선(15a)의 바로 아래에는 없는 것이 바람직하다. 또 제1 보디 부분(181)은, 소스 전극(11)과 접촉하는 것이 바람직하지만, 제2 보디 부분(182)의 제1 구간에 있어서는 소스 전극(11)과 접촉하지 않는 구조여도 된다.
상기와 같은 구조이면 게이트 도체 배선(15a)으로부터 발생하는 전계의 영향을, 제2 보디 부분(182)이 받기 어려워져, 내압이 안정화하는 효과를 얻을 수 있다.
3점째는 트랜지스터(10)를 구동하기 위한 역치 Vth에 대해, 제조 상의 구조 만듦새에 기인한 편차를 저감할 수 있는 점이다.
본 실시 형태 2의 제조 방법에서는, 도 15bb, 도 15bc, 도 15bd에 나타내는 바와 같이, 트랜지스터(10)에 있어서의 소스 영역(14)의 형성과, 보디 영역(18)의 형성(보디 영역 형성 제1 공정과 보디 영역 형성 제2 공정)을 연속하여 행하기 때문에, 저농도 불순물층(33)의 상면의 상태가, 이들 공정의 사이는 통일되어 있다. 따라서 각각의 공정에서 실시하는 불순물의 주입이, 개별적으로 저농도 불순물층(33)의 상면의 상태의 영향을 받아, 각각 개별적으로 편차를 일으키는 경우가 없다.
이것을 도 16b의 (1), (2)에 나타냈다. 소스 영역(14)의 형성(도 15bb)에서 행하는 제1 도전형의 불순물 주입은, 저농도 불순물층(33)의 상면의 상태에 따라, 같은 주입 조건이어도, 주입 후의 소스 영역(14)의 깊이가 달라진다. 도 16b의 (1)은 어느 상면 상태로, 소스 영역(14)이 상대적으로 얕게 형성되는 경우의 예이다. 도 16b의 (2)는 다른 상면 상태로, 소스 영역(14)이 상대적으로 깊게 형성되는 경우의 예이다.
본 실시 형태 2의 제조 방법에서는 계속하여 보디 영역 형성 제1 공정(도 15bc)과 보디 영역 형성 제2 공정(도 15bd)을 행하는데, 저농도 불순물층(33)의 상면 상태는 계속하여 불변이기 때문에, 도 16b의 (1)의 상면 상태에서는, 보디 영역(18)도 소스 영역(14)과 동일하게 상대적으로 얕게 형성된다. 도 16b의 (2)의 상면 상태에서는, 보디 영역(18)도 소스 영역(14)과 동일하게 상대적으로 깊게 형성된다.
어느 상면 상태여도, 소스 영역(14)과 보디 영역(18)이 동일하게 얕게, 혹은 깊게 형성되기 때문에, 그 차분에 해당되는 도통 채널 길이는 변하지 않는다. 따라서 트랜지스터(10)의 구동을 위한 역치 Vth로, 도통 채널 길이에 기인하는 분의 편차가 발생하는 것을 억제할 수 있다.
저농도 불순물층(33)의 상면의 상태는, 반도체 장치(1)의 면내에 있어서의 편차도 포함하는데, 본 실시 형태 2의 제조 방법에서는 그 개소에 있어서의 상면의 상태에 각각 따르기 때문에, 면내에 있어서도 도통 채널 길이의 편차를 억제할 수 있는 효과가 있다.
이에 대해 비교예의 제조 방법에서는, 보디 영역(18)의 형성(도 15ac)과 소스 영역(14)의 형성(도 15ad) 사이에, 게이트 트렌치(17), 게이트 절연막(16), 게이트 도체(15), 게이트 도체 배선(15a) 및 층간 절연층 등을 형성하는 공정이 삽입된다. 따라서, 보디 영역(18)을 형성하기 위한 제2 도전형의 불순물을 주입하는 시점과, 소스 영역(14)을 형성하기 위한 제1 도전형의 불순물을 주입하는 시점에서, 저농도 불순물층(33)의 상면의 상태가 변화한다.
이것을 도 16a의 (1), (2)에 나타냈다. 보디 영역(18)의 형성(도 15ac)에서 행하는 제2 도전형의 불순물 주입은, 저농도 불순물층(33)의 상면의 상태에 따라, 같은 주입 조건이어도, 주입 후의 보디 영역(18)의 깊이가 달라진다. 도 16a의 (1)은 어느 상면 상태로, 보디 영역(18)이 상대적으로 얕게 형성되는 경우의 예이다. 도 16a의 (2)는 다른 상면 상태로, 보디 영역(18)이 상대적으로 깊게 형성되는 경우의 예이다.
비교예의 제조 방법에서는, 이 다음에 행하는 소스 영역(14)의 형성(도 15ad)에서는 저농도 불순물층(33)의 상면 상태가 확실히 변화하기 때문에, 도 16a의 (1) 및 (2)에 함께 나타내는 바와 같이, 보디 영역(18)의 깊이와는 관계없이, 소스 영역(14)의 깊이가 정해진다. 따라서, 그 차분에 해당되는 도통 채널 길이는 통일되는 경우가 없다. 구조 만듦새의 편차와 면내 편차의 영향을 받아, 트랜지스터(10)의 구동을 위한 역치 Vth로, 도통 채널 길이에 기인하는 분의 편차가 크게 발생한다.
즉 본 실시 형태 2의 제조 방법에서는, 소스 영역(14)을 형성하는 공정과, 보디 영역 형성 제1 공정과 보디 영역 형성 제2 공정은, 이 순서로 연속되어 있는 것이 바람직하다. 이 결과로서 형성되는 트랜지스터(10)는, 반도체 장치(1)의 면내에서, 도통 채널 길이가 일정해진다.
상기 특징을 바꾸어 말하면, 이하와 같이 된다. 즉 본 실시 형태 2의 반도체 장치(1)는, 제1의 방향(Y방향)과 제2의 방향(X방향)에 모두 직교하는 제3의 방향(Z방향)에 있어서, 게이트 트렌치(17)의 내부에 있어서의 게이트 도체(15)의 상면은, 소스 영역(14)과 보디 영역(18)의 계면보다 상부에 있고, 게이트 도체(15)의 상면에서, 소스 영역(14)과 드리프트층(33)의 계면(주접합)까지의 길이는, 반도체 장치(1)의 면내에서 일정하다.
혹은, 제1의 방향(Y방향)과 제2의 방향(X방향)에 모두 직교하는 제3의 방향(Z방향)에 있어서, 게이트 트렌치(17)의 내부에 있어서의 게이트 도체(15)의 상면은, 소스 영역(14)과 보디 영역(18)의 계면보다 상부에 있고, 게이트 도체(15)의 상면에서, 소스 영역(14)과 보디 영역(18)의 계면까지의 길이와, 보디 영역(18)과 드리프트층(33)의 계면(주접합)(18b)에서, 게이트 트렌치(17)의 선단까지의 길이의 합은, 반도체 장치(1)의 면내에서 일정하다.
또한, 여기서 말하는 일정이란, 엄밀하게 치수의 일정함을 가리키는 것이 아닌, 임의로 추출하는 복수의 측정 개소에서 도통 채널 길이가 ±10%의 범위 내에 있는 것을 가리키는 것으로 한다. ±10%의 범위이면, 본 실시 형태 2의 효과를 얻는데 아무런 지장을 일으키지 않는다.
이상, 3점의 이점이 있음으로써 본 실시 형태 2의 제조 방법은 종래 비교예의 제조 방법보다 우수하다.
본원 발명에 따른 세로형 전계 효과 트랜지스터를 구비하는 반도체 장치는, 전류 경로의 도통 상태를 제어하는 장치로서 널리 이용할 수 있다.
10: 트랜지스터(제1의 세로형 전계 효과 트랜지스터)
11: 제1의 소스 전극
12, 13: 부분
14: 제1의 소스 영역
15: 제1의 게이트 도체
15a: 게이트 도체 배선
16: 제1의 게이트 절연막
17: 제1의 게이트 트렌치
18: 제1의 보디 영역
18A: 제1의 접속 영역
18a: 제1 보디 부분과 제2 보디 부분의 경계
18a1: 제1 접속점
18a2: 제2 접속점
18b: 주접합(PN 정션, 보디 영역의 하면)
19: 제1의 게이트 전극
20: 트랜지스터(제2의 세로형 전계 효과 트랜지스터)
21: 제2의 소스 전극
22, 23: 부분
24: 제2의 소스 영역
25: 제2의 게이트 도체
26: 제2의 게이트 절연막
27: 제2의 게이트 트렌치
28: 제2의 보디 영역
28A: 제2의 접속 영역
29: 제2의 게이트 전극
30: 금속층
32: 반도체 기판
33: 저농도 불순물층 또는 드리프트층
34: 층간 절연층
35: 패시베이션층
36: 산화막
40: 반도체층
90: 트랜지스터와 트랜지스터의 경계선
112: 제1의 활성 영역
116: 제1의 소스 패드
119: 제1의 게이트 패드
122: 제2의 활성 영역
126: 제2의 소스 패드
129: 제2의 게이트 패드
181: 제1 보디 부분
182: 제2 보디 부분

Claims (10)

  1. 페이스 다운 실장이 가능한 칩 사이즈 패키지형의 반도체 장치로서,
    제1 도전형의 불순물을 포함하는 제1 도전형의 반도체 기판과,
    상기 반도체 기판 상에 접하여 형성되고, 상기 반도체 기판의 상기 제1 도전형의 불순물의 농도보다 낮은 농도의 상기 제1 도전형의 불순물을 포함하는 제1 도전형의 저농도 불순물층과,
    상기 저농도 불순물층에 형성된 상기 제1 도전형과 상이한 제2 도전형의 보디 영역과,
    상기 보디 영역에 형성된 상기 제1 도전형의 소스 영역과,
    상기 저농도 불순물층의 상면으로부터 상기 보디 영역을 관통하여 상기 저농도 불순물층의 일부까지의 깊이로 형성되고, 상기 저농도 불순물층의 상면과 평행한 제1의 방향으로 연장되는 게이트 트렌치와,
    상기 게이트 트렌치의 내부에 형성된 게이트 절연막과,
    상기 게이트 트렌치의 내부에서, 상기 게이트 절연막 상에 형성된 게이트 도체를 갖는 세로형 전계 효과 트랜지스터를 구비하고,
    상기 제1의 방향과, 상기 저농도 불순물층의 상면에 있어서 직교하는 방향을 제2의 방향으로 하고, 상기 제1의 방향과 상기 제2의 방향에 모두 직교하는 방향을 제3의 방향으로 하면,
    상기 보디 영역은, 상기 저농도 불순물층의 평면에서 봤을 때, 도통 채널이 형성되는 활성 영역을 내포하고, 상기 저농도 불순물층의 상면으로부터의 깊이가 일정한 제1 보디 부분과,
    상기 평면에서 봤을 때, 상기 활성 영역을 둘러싸는 외주 영역 측에서 상기 제1 보디 부분에 인접하고, 상기 제2의 방향으로 유한한 길이로, 상기 저농도 불순물층의 상면으로부터의 깊이가 상기 제1 보디 부분의 깊이보다 얕은 위치에서 일정한 구간을 갖는 제2 보디 부분으로 이루어지고,
    상기 제2 보디 부분은, 상기 제1의 방향과 상기 제3의 방향을 포함하는 평면에서의 단면에서 봤을 때, 상기 제1의 방향을 따라, 상기 제2 도전형의 불순물이 상대적으로 고농도인 영역과 상기 제2 도전형의 불순물이 상대적으로 저농도인 영역이 번갈아 또한 주기적으로 나타나는 부분을 갖는,
    반도체 장치.
  2. 청구항 1에 있어서,
    상기 제1의 방향과 상기 제3의 방향을 포함하는 평면에서의 단면에서 봤을 때, 상기 제2 보디 부분은, 상기 제1의 방향을 따라, 얕은 곳과 깊은 곳이 번갈아 또한 주기적으로 나타나는 부분을 갖는, 반도체 장치.
  3. 청구항 1에 있어서,
    상기 제2의 방향과 상기 제3의 방향을 포함하는 평면에서의 단면에서 봤을 때, 상기 제1 보디 부분의 깊이를 D1[μm]로 하고, 상기 제2 보디 부분의 깊이가 일정해지는 구간 중, 상기 제1 보디 부분에 최근접하는 구간의 상기 제2 보디 부분의 깊이를 D2[μm]로 하며, 상기 보디 영역의 하면에서, 상기 제1 보디 부분의 깊이 D1이 종단되고, 상기 제2 보디 부분의 하면에 접속하는 점을 제1 접속점으로 하고, 상기 제2 보디 부분의 하면에 있어서, 상기 제1 보디 부분으로부터 가장 떨어지고, 깊이 D2가 종단되는 점을 제2 접속점으로 하면,
    상기 제2의 방향과 상기 제3의 방향을 포함하는 평면에서의 단면에서 봤을 때, 상기 제2 보디 부분의 깊이는 상기 제2의 방향으로 단조롭게 감소하고,
    상기 제2 보디 부분은, 상기 제2 보디 부분의 하면이, 상기 제1 접속점으로부터, 상기 제2 보디 부분의 깊이가 D2로 변화할 때까지의 제1 구간과,
    상기 제2 보디 부분의 하면이, 상기 제2 접속점으로부터, 상기 보디 영역이 상기 저농도 불순물층의 상면에서 종단되는 점으로 변화할 때까지의 제2 구간을 갖고,
    상기 제2의 방향에 있어서, 상기 제1 접속점으로부터, 상기 보디 영역이 상기 저농도 불순물층의 상면에서 종단되는 점까지의 길이를 L1[μm]로 하고,
    상기 제2의 방향에 있어서, 상기 제2 접속점으로부터, 상기 보디 영역이 상기 저농도 불순물층의 상면에서 종단되는 점까지의 길이를 L2[μm]로 하면,
    D2＞D1×L2/L1의 관계에 있는, 반도체 장치.
  4. 청구항 3에 있어서,
    상기 제1의 방향과 상기 제3의 방향을 포함하는 평면에서의 단면에서 봤을 때, 상기 제1의 방향으로 번갈아 또한 주기적으로 나타나는 상기 제2 보디 부분의 얕은 곳의 깊이를 d21[μm]로 하고, 깊은 곳의 깊이를 d22[μm]로 하며, 주기를 a[μm]로 하면,
    상기 제1의 방향에 있어서, 상기 제2 보디 부분의 깊이가 d22-(d22-d21)/4가 되는 최근접 구간은, a×D2/D1과 대략 동일한, 반도체 장치.
  5. 페이스 다운 실장이 가능한 칩 사이즈 패키지형의 반도체 장치로서,
    제1 도전형의 불순물을 포함하는 제1 도전형의 반도체 기판과,
    상기 반도체 기판 상에 접하여 형성되고, 상기 반도체 기판의 상기 제1 도전형의 불순물의 농도보다 낮은 농도의 상기 제1 도전형의 불순물을 포함하는 제1 도전형의 저농도 불순물층과,
    상기 저농도 불순물층에 형성된 상기 제1 도전형과 상이한 제2 도전형의 보디 영역과,
    상기 보디 영역에 형성된 상기 제1 도전형의 소스 영역과,
    상기 보디 영역 및 상기 소스 영역과 전기적으로 접속된 소스 전극과,
    상기 저농도 불순물층의 상면으로부터 상기 보디 영역을 관통하여 상기 저농도 불순물층의 일부까지의 깊이로 형성되고, 상기 저농도 불순물층의 상면과 평행한 제1의 방향으로 연장되는 게이트 트렌치와,
    상기 게이트 트렌치의 내부에 형성된 게이트 절연막과,
    상기 게이트 트렌치의 내부에서, 상기 게이트 절연막 상에 형성된 게이트 도체를 갖는 세로형 전계 효과 트랜지스터를 구비하고,
    상기 제1의 방향과, 상기 저농도 불순물층의 상면에 있어서 직교하는 방향을 제2의 방향으로 하고, 상기 제1의 방향과 상기 제2의 방향에 모두 직교하는 방향을 제3의 방향으로 하면,
    상기 보디 영역은, 상기 저농도 불순물층의 평면에서 봤을 때, 도통 채널이 형성되는 활성 영역을 내포하고, 상기 저농도 불순물층의 상면으로부터의 깊이가 D1[μm]로 일정한 제1 보디 부분과,
    상기 평면에서 봤을 때, 상기 활성 영역을 둘러싸는 외주 영역 측에서 상기 제1 보디 부분에 인접하고, 상기 제2의 방향으로 유한한 길이로, 상기 저농도 불순물층의 상면으로부터의 깊이가 상기 제1 보디 부분의 깊이보다 얕은 D2[μm]로 일정한 구간을 갖는 제2 보디 부분으로 이루어지고,
    상기 저농도 불순물층의 상면으로부터 상기 소스 영역의 하면까지의 깊이를 Ds[μm]로 하면, D2＜Ds＜D1이며,
    상기 제1 보디 부분의 상기 제3의 방향에 있어서의 상기 제2 도전형의 불순물 농도 프로파일과, 상기 제2 보디 부분의 상기 제3의 방향에 있어서의 상기 제2 도전형의 불순물 농도 프로파일은, 상기 저농도 불순물층의 상면으로부터 깊이 D2까지의 구간에 있어서, 상기 제2 도전형의 불순물 농도가 1E19cm-3 이상이 되는 범위에서 일치하는,
    반도체 장치.
  6. 청구항 5에 있어서,
    상기 제2의 방향과 상기 제3의 방향을 포함하는 평면에서의 단면에서 봤을 때, 상기 저농도 불순물층에 직접 접촉하는 산화막은, 상기 제2의 방향에 있어서, 상기 제1 보디 부분과 상기 제2 보디 부분의 경계보다, 상기 반도체 장치의 외주 영역 측에 설치되는, 반도체 장치.
  7. 청구항 6에 있어서,
    상기 제2의 방향과 상기 제3의 방향을 포함하는 평면에서의 단면에서 봤을 때,
    상기 제2 보디 부분의 깊이가 D2로 일정해지는 구간은, 상기 제2 보디 부분의 깊이가 일정해지는 구간 중, 상기 제1 보디 부분에 최근접하는 구간이며,
    상기 보디 영역의 하면에서, 상기 제1 보디 부분의 깊이 D1이 종단되고, 상기 제2 보디 부분의 하면에 접속하는 점을 제1 접속점으로 하고,
    상기 제2 보디 부분의 하면에 있어서, 상기 제1 보디 부분으로부터 가장 떨어지고, 깊이 D2가 종단되는 점을 제2 접속점으로 하면,
    상기 제2의 방향과 상기 제3의 방향을 포함하는 평면에서의 단면에서 봤을 때, 상기 제2 보디 부분의 깊이는 상기 제2의 방향으로 단조롭게 감소하고,
    상기 제2 보디 부분은, 상기 제2 보디 부분의 하면이, 상기 제1 접속점으로부터, 상기 제2 보디 부분의 깊이가 D2로 변화할 때까지의 제1 구간과,
    상기 제2 보디 부분의 하면이, 상기 제2 접속점으로부터, 상기 보디 영역이 상기 저농도 불순물층의 상면에서 종단되는 점으로 변화할 때까지의 제2 구간을 갖고,
    상기 제2의 방향과 상기 제3의 방향을 포함하는 평면에서의 단면에서 봤을 때, 상기 제2 보디 부분의 상기 제2 구간은 상기 산화막의 바로 아래에 있는, 반도체 장치.
  8. 청구항 7에 있어서,
    상기 제2의 방향에 있어서, 상기 제1 접속점으로부터, 상기 보디 영역이 상기 저농도 불순물층의 상면에서 종단되는 점까지의 길이를 L1[μm]로 하면,
    상기 반도체 장치의 드레인-소스간 사양 최대 전압 BVDSS[V]가, BVDSS≤26.4×(L1)2-36.4×L1＋31.5의 관계에 있는, 반도체 장치.
  9. 청구항 5에 있어서,
    상기 제2의 방향과 상기 제3의 방향을 포함하는 평면에서의 단면에서 봤을 때, 상기 게이트 도체와 같은 전위가 되는 게이트 배선 구조는, 상기 제2의 방향에 있어서, 상기 제2 보디 부분보다, 상기 반도체 장치의 외주 영역 측에만 설치되는, 반도체 장치.
  10. 청구항 1 또는 청구항 5에 있어서,
    상기 제3의 방향에 있어서, 상기 게이트 트렌치의 내부에 있어서의 상기 게이트 도체의 상면은, 상기 소스 영역과 상기 보디 영역의 계면보다 상부에 있고,
    상기 게이트 도체의 상면으로부터, 상기 소스 영역과 상기 보디 영역의 계면까지의 길이와, 상기 보디 영역과 상기 저농도 불순물층의 계면으로부터, 상기 게이트 트렌치의 선단까지의 길이의 합은, 상기 반도체 장치의 면내에서 일정한, 반도체 장치.
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Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008010723A (ja) 2006-06-30 2008-01-17 Sanyo Electric Co Ltd 絶縁ゲート型半導体装置
JP2011204710A (ja) * 2010-03-24 2011-10-13 Fuji Electric Co Ltd 半導体装置
JP2015153787A (ja) * 2014-02-10 2015-08-24 トヨタ自動車株式会社 半導体装置及び半導体装置の製造方法
JP2021044275A (ja) * 2019-09-06 2021-03-18 富士電機株式会社 半導体装置

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1187698A (ja) * 1997-09-02 1999-03-30 Kansai Electric Power Co Inc:The 高耐圧半導体装置及びこの装置を用いた電力変換器
JP3539415B2 (ja) * 2001-09-25 2004-07-07 日産自動車株式会社 炭化珪素半導体装置及び炭化珪素半導体装置の製造方法
JP4777630B2 (ja) * 2004-09-21 2011-09-21 株式会社日立製作所 半導体装置
JP2014038937A (ja) * 2012-08-16 2014-02-27 Mitsubishi Electric Corp 半導体装置
JP6728519B2 (ja) * 2016-08-02 2020-07-22 パナソニックセミコンダクターソリューションズ株式会社 半導体装置、および半導体パッケージ装置
JP6696450B2 (ja) * 2017-01-27 2020-05-20 株式会社デンソー 炭化珪素半導体装置
WO2019198416A1 (ja) * 2018-04-13 2019-10-17 住友電気工業株式会社 半導体装置
JP7486373B2 (ja) * 2020-07-29 2024-05-17 三菱電機株式会社 半導体装置
JP7074173B2 (ja) * 2020-10-16 2022-05-24 富士電機株式会社 半導体装置および半導体装置の製造方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008010723A (ja) 2006-06-30 2008-01-17 Sanyo Electric Co Ltd 絶縁ゲート型半導体装置
JP2011204710A (ja) * 2010-03-24 2011-10-13 Fuji Electric Co Ltd 半導体装置
JP2015153787A (ja) * 2014-02-10 2015-08-24 トヨタ自動車株式会社 半導体装置及び半導体装置の製造方法
JP2021044275A (ja) * 2019-09-06 2021-03-18 富士電機株式会社 半導体装置

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