CN117280477A - 半导体装置 - Google Patents

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Abstract

半导体装置具备纵型场效应晶体管，该纵型场效应晶体管具有低浓度杂质层(33)、体区域(18)、在与低浓度杂质层(33)的上表面平行的第1方向上延伸的栅极沟槽(17)、形成在栅极沟槽(17)的内部的栅极绝缘膜(16)和形成在栅极绝缘膜(16)上的栅极导体(15)，体区域(18)包括将有源区域包含在内且深度为一定的第1体部分(181)、以及与第1体部分(181)邻接、以在低浓度杂质层(33)的上表面中与第1方向正交的第2方向上为有限的长度而具有在比第1体部分(181)的深度浅的位置为一定的区间的第2体部分(182)，第2体部分(182)在与第2方向垂直的平面的剖视中具有沿着第1方向交替且周期性地出现杂质相对为高浓度的区域和相对为低浓度的区域的部分。

Description

半导体装置
技术领域
本公开涉及半导体装置，特别是涉及芯片尺寸封装型的半导体装置。
背景技术
对于纵型场效应晶体管，要求使耐压稳定化。
现有技术文献
专利文献
专利文献1：日本特开2008—10723号公报
发明内容
发明要解决的课题
保证纵型场效应晶体管的安全驱动的、能够在漏极—源极间施加的最大电压被记载在制品规格书中，将其称作规格最大电压(额定电压)。
如果施加高于规格最大电压的电压，则在纵型场效应晶体管的构造的某处发生碰撞离化。此时的施加电压是纵型场效应晶体管的耐压。纵型场效应晶体管必须被设计为使耐压比规格最大电压高。
在具有栅极沟槽的纵型场效应晶体管的情况下，栅极沟槽的顶端是对应于电压施加而容易发生碰撞离化的部位，起因于栅极沟槽的制造上的完成状况，在纵型场效应晶体管的耐压方面也会产生偏差。
在专利文献1中，公开了纵型场效应晶体管的构造，表示了体(body)区域的端部的构造的例子。
用来解决课题的手段
为了解决上述的课题，本公开的半导体装置，是能够面朝下安装的芯片尺寸封装型的半导体装置，其特征在于，具备纵型场效应晶体管，该纵型场效应晶体管具有：第1导电型的半导体基板，包含第1导电型的杂质；第1导电型的低浓度杂质层，在上述半导体基板上与其相接而形成，包含比上述半导体基板的上述第1导电型的杂质浓度低浓度的上述第1导电型的杂质；与上述第1导电型不同的第2导电型的体区域，形成于上述低浓度杂质层；上述第1导电型的源极区域，形成于上述体区域；栅极沟槽，从上述低浓度杂质层的上表面形成到将上述体区域贯通而达到上述低浓度杂质层的一部分中的深度，在与上述低浓度杂质层的上表面平行的第1方向上延伸；栅极绝缘膜，形成在上述栅极沟槽的内部；以及栅极导体，在上述栅极沟槽的内部形成在上述栅极绝缘膜上；设上述低浓度杂质层的上表面中与上述第1方向正交的方向为第2方向，设与上述第1方向及上述第2方向都正交的方向为第3方向时，上述体区域包括：第1体部分，在上述低浓度杂质层的平面视图中，将形成导通沟道的有源区域包含在内，距上述低浓度杂质层的上表面的深度是一定的；以及第2体部分，在上述平面视图中，在将上述有源区域包围的外周区域侧与上述第1体部分邻接，以在上述第2方向上为有限的长度而具有距上述低浓度杂质层的上表面的深度在比上述第1体部分的深度浅的位置成为一定的区间，上述第2体部分，在包含上述第1方向和上述第3方向的平面的剖视中，具有沿着上述第1方向交替且周期性地出现上述第2导电型的杂质相对为高浓度的区域和上述第2导电型的杂质相对为低浓度的区域的部分。
本公开的半导体装置，也可以是，在包含上述第1方向和上述第3方向的平面的剖视中，上述第2体部分具有沿着上述第1方向交替且周期性地出现浅处和深处的部分。
本公开的半导体装置，也可以是，在包含上述第2方向和上述第3方向的平面的剖视中，设上述第1体部分的深度为以μm为单位的D1，设上述第2体部分的深度一定的区间中的与上述第1体部分最接近的区间的上述第2体部分的深度为以μm为单位的D2，设上述体区域的下表面中的、上述第1体部分的深度D1达到末端而与上述第2体部分的下表面连接的点为第1连接点，设上述第2体部分的下表面中的、距上述第1体部分最远而深度D2达到末端的点为第2连接点时，在包含上述第2方向和上述第3方向的平面的剖视中，上述第2体部分的深度在上述第2方向上单调地减小，上述第2体部分具有：第1区间，是上述第2体部分的下表面从上述第1连接点到上述第2体部分的深度向D2变化的区间；以及第2区间，是上述第2体部分的下表面从上述第2连接点到上述体区域向在上述低浓度杂质层的上表面处达到末端的点变化的区间，设在上述第2方向上从上述第1连接点到上述体区域在上述低浓度杂质层的上表面处达到末端的点的长度为以μm为单位的L1，设在上述第2方向上从上述第2连接点到上述体区域在上述低浓度杂质层的上表面处达到末端的点的长度为以μm为单位的L2时，处于D2>D1×L2/L1的关系。
本公开的半导体装置，也可以是，在包含上述第1方向和上述第3方向的平面的剖视中，设在上述第1方向上交替且周期性地出现的上述第2体部分的浅处的深度为以μm为单位的d21，设深处的深度为以μm为单位的d22，设周期为以μm为单位的a时，在上述第1方向上，上述第2体部分的深度为d22－(d22－d21)/4的最接近区间与a×D2/D1大致相等。
根据上述那样的结构，当在纵型场效应晶体管的漏极—源极间施加了规格最大电压以上的电压时，能够避免由栅极沟槽的完成状况引起的耐压的偏差，并且对于规格最大电压能够确保充分的裕度。此外，能够通过1次的杂质注入比较容易且自由地控制体区域的末端构造，所以能够得到降低半导体装置的制造成本的效果。
本公开的半导体装置，也可以是，是能够面朝下安装的芯片尺寸封装型的半导体装置，具备纵型场效应晶体管，该纵型场效应晶体管具有：第1导电型的半导体基板，包含第1导电型的杂质；第1导电型的低浓度杂质层，在上述半导体基板上与其相接而形成，包含比上述半导体基板的上述第1导电型的杂质浓度低浓度的上述第1导电型的杂质；与上述第1导电型不同的第2导电型的体区域，形成于上述低浓度杂质层；上述第1导电型的源极区域，形成于上述体区域；源极电极，与上述体区域及上述源极区域电连接；栅极沟槽，从上述低浓度杂质层的上表面形成到将上述体区域贯通而达到上述低浓度杂质层的一部分中的深度，在与上述低浓度杂质层的上表面平行的第1方向上延伸；栅极绝缘膜，形成在上述栅极沟槽的内部；以及栅极导体，在上述栅极沟槽的内部形成在上述栅极绝缘膜上；设上述低浓度杂质层的上表面中与上述第1方向正交的方向为第2方向，设与上述第1方向及上述第2方向都正交的方向为第3方向时，上述体区域包括：第1体部分，在上述低浓度杂质层的平面视图中，将形成导通沟道的有源区域包含在内，距上述低浓度杂质层的上表面的深度固定为以μm为单位的D1；以及第2体部分，在上述平面视图中，在将上述有源区域包围的外周区域侧与上述第1体部分邻接，以在上述第2方向上为有限的长度而具有距上述低浓度杂质层的上表面的深度固定为比上述第1体部分的深度浅的以μm为单位的D2的区间，设从上述低浓度杂质层的上表面到上述源极区域的下表面的深度为以μm为单位的Ds时，D2<Ds<D1，在从上述低浓度杂质层的上表面到深度D2的区间中，上述第1体部分的上述第3方向上的上述第2导电型的杂质浓度分布和上述第2体部分的上述第3方向上的上述第2导电型的杂质浓度分布，在上述第2导电型的杂质浓度为1E19cm－3以上的范围中一致。
本公开的半导体装置，也可以是，在包含上述第2方向和上述第3方向的平面的剖视中，与上述低浓度杂质层直接接触的氧化膜在上述第2方向上被设置在比上述第1体部分与上述第2体部分的边界靠上述半导体装置的外周区域侧。
本公开的半导体装置，也可以是，在包含上述第2方向和上述第3方向的平面的剖视中，上述第2体部分的深度固定为D2的区间是上述第2体部分的深度为固定的区间中的最接近于上述第1体部分的区间，设上述体区域的下表面中的、上述第1体部分的深度D1达到末端而与上述第2体部分的下表面连接的点为第1连接点，设上述第2体部分的下表面中的、距上述第1体部分最远而深度D2达到末端的点为第2连接点时，在包含上述第2方向和上述第3方向的平面的剖视中，上述第2体部分的深度在上述第2方向上单调地减小；上述第2体部分具有：第1区间，是上述第2体部分的下表面从上述第1连接点到上述第2体部分的深度向D2变化的区间；以及第2区间，是上述第2体部分的下表面从上述第2连接点到上述体区域向在上述低浓度杂质层的上表面处达到末端的点变化的区间，在包含上述第2方向和上述第3方向的平面的剖视中，上述第2体部分的上述第2区间处于上述氧化膜的正下方。
本公开的半导体装置，也可以是，设在上述第2方向上从上述第1连接点到上述体区域在上述低浓度杂质层的上表面处达到末端的点的长度为以μm为单位的L1时，上述半导体装置的以V为单位的漏极—源极间规格最大电压BVDSS处于BVDSS≤26.4×(L1)2－36.4×L1+31.5的关系。
根据上述那样的结构，能够减小体区域与源极电极的接触电阻，并且当在纵型场效应晶体管的漏极—源极间施加了规格最大电压以上的电压时能够避免由栅极沟槽的完成状况引起的耐压的偏差，并且能够对于规格最大电压确保充分的裕度。
本公开的半导体装置，也可以是，在包含上述第2方向和上述第3方向的平面的剖视中，在上述第2方向上，与上述栅极导体为相同电位的栅极布线构造仅被设置在比上述第2体部分靠上述半导体装置的外周区域侧。
根据上述那样的结构，在体区域的末端部，能够不易受到来自栅极布线的电场的影响，所以能够得到将纵型场效应晶体管的耐压在目标范围中稳定化的效果。
本公开的半导体装置，也可以是，在上述第3方向上，上述栅极沟槽的内部的上述栅极导体的上表面比上述源极区域与上述体区域的界面靠上部，从上述栅极导体的上表面到上述源极区域与上述体区域的界面的长度和从上述体区域与上述低浓度杂质层的界面到上述栅极沟槽的顶端的长度之和在上述半导体装置的面内是一定的。
根据上述那样的结构，能够抑制纵型场效应晶体管的阈值电压Vth[V]的制造偏差，所以能够提高由Vth偏差引起的制造成品率。
发明效果
本公开的目的在于，提供能够使纵型场效应晶体管的耐压稳定化、并且表现出相对于规格最大电压确保了充分裕度的耐压的半导体装置。
附图说明
图1是表示实施方式1的半导体装置的构造的一例的剖视示意图。
图2A是表示实施方式1的半导体装置的构造的一例的平面示意图。
图2B是表示在实施方式1的半导体装置中流动的主电流的剖视示意图。
图3A是表示实施方式1的第1晶体管的大致单位结构的平面示意图。
图3B是实施方式1的第1晶体管的大致单位结构的立体示意图。
图4是表示实施方式1的半导体装置的构造的一例的平面示意图。
图5A是在实施方式1的半导体装置中表示半导体装置的外周的构造的一例的剖视示意图。
图5B是将图5A的一部分放大了的剖视示意图。
图5C是对于图5A所示的半导体装置的外周的构造叠加了进行碰撞离化像的模拟而得的结果的剖视示意图。
图6是表示改变了实施方式1的半导体装置的第1体部分与第2体部分的深度之差时的、各个构造的耐压和第1体部分与第2体部分的深度之差的关系的曲线图。
图7是表示实施方式1的半导体装置的制造过程的一工序的状态的剖视示意图。
图8是表示实施方式1的半导体装置的制造过程的一工序的状态的剖视示意图。
图9是表示实施方式1的半导体装置的制造过程的一工序的状态的剖视示意图。
图10A是表示对实施方式1的半导体装置的构造进行模拟的结果的剖视示意图。
图10B是绘制了对实施方式1的半导体装置的掺杂浓度进行模拟的结果的曲线图。
图10C是绘制了对实施方式1的半导体装置的掺杂浓度进行模拟的结果的曲线图，是将图10B的一部分放大表示的图。
图10D是将图10A的一部分强调而表示的剖视示意图。
图11A是在实施方式2的半导体装置中表示半导体装置的外周的构造的一例的剖视示意图。
图11B是将图11A的一部分放大了的剖视示意图。
图11C是对图11A所示的半导体装置的外周的构造叠加了进行碰撞离化像的模拟而得的结果的剖视示意图。
图11D是实施方式2的半导体装置的表示半导体装置的外周的构造的一例的剖视示意图。
图12是对实施方式2的半导体装置的第1体部分和第2体部分中的第2导电型的杂质分布进行了模拟的结果。
图13A是改变了实施方式2的半导体装置的第2体部分的长度时的、各个构造的碰撞离化像的模拟结果。
图13B是表示改变了实施方式2的半导体装置的第2体部分的长度时的、各个构造的VDS—IDS的关系的曲线图。
图13C是表示改变了实施方式2的半导体装置的第2体部分的长度时的、各个构造的耐压与第2体部分的长度的关系的曲线图。
图14是在比较例的半导体装置中表示半导体装置的外周的构造的一例的剖视示意图。
图15A1是表示比较例的半导体装置的制造过程的剖视示意图。
图15A2是表示比较例的半导体装置的制造过程的剖视示意图。
图15A3是表示比较例的半导体装置的制造过程的剖视示意图。
图15A4是表示比较例的半导体装置的制造过程的剖视示意图。
图15A5是表示比较例的半导体装置的制造过程的剖视示意图。
图15A6是表示比较例的半导体装置的制造过程的剖视示意图。
图15B1是表示实施方式2的半导体装置的制造过程的剖视示意图。
图15B2是表示实施方式2的半导体装置的制造过程的剖视示意图。
图15B3是表示实施方式2的半导体装置的制造过程的剖视示意图。
图15B4是表示实施方式2的半导体装置的制造过程的剖视示意图。
图15B5是表示实施方式2的半导体装置的制造过程的剖视示意图。
图16A是表示比较例的半导体装置的构造的一例的剖视示意图。
图16B是表示实施方式2的半导体装置的构造的一例的剖视示意图。
具体实施方式
[1.半导体装置的构造]
以下，在后述的本公开的实施方式之前，说明对于各个实施方式共用的事项。
关于本公开的纵型场效应晶体管，以双重(dual)结构为例进行说明。双重结构并不是必须的，也可以是单重(single)结构的纵型场效应晶体管，也可以是三重(triple)以上的结构的纵型场效应晶体管。
图1是表示半导体装置的构造的一例的剖视图。图2A是其平面图，半导体装置的大小、形状、电极焊盘的配置是一例。图2B是示意地表示在半导体装置中流动的主电流的剖视图。图1及图2B是图2A的I—I切断面。
如图1及图2A所示，半导体装置1具有半导体层40、金属层30、在半导体层40内的第1区域A1中形成的第1纵型场效应晶体管10(以下也称作“晶体管10”)、和在半导体层40内的第2区域A2中形成的第2纵型场效应晶体管20(以下也称作“晶体管20”)。这里，如图2A所示，第1区域A1和第2区域A2在半导体层40的平面视图中相互邻接，将半导体装置1在面积上二等分。在图2A中，用虚线90表示了第1区域A1和第2区域A2的虚拟边界线。
半导体层40通过将半导体基板32和低浓度杂质层33层叠而构成。半导体基板32配置在半导体层40的背面侧，由包含第1导电型的杂质的第1导电型的硅构成。低浓度杂质层33配置在半导体层40的表面侧，与半导体基板32接触而形成，包含比半导体基板32的第1导电型的杂质的浓度低的浓度的第1导电型的杂质，是第1导电型。低浓度杂质层33例如可以通过外延生长而形成在半导体基板32上。另外，低浓度杂质层33也是晶体管10及晶体管20的漂移层，在本说明书中有时也称作漂移层。
金属层30与半导体层40的背面侧接触而形成，由银(Ag)或铜(Cu)构成。另外，在金属层30中，可以微量地含有在金属材料的制造工序中作为杂质而混入的金属以外的元素。此外，金属层30既可以形成在半导体层40的背面侧的整个面，也可以不形成在整个面。
如图1及图2A所示，在低浓度杂质层33的第1区域A1中，形成有包含与第1导电型不同的第2导电型的杂质的第1体区域18。在第1体区域18中，形成有包含第1导电型的杂质的第1源极区域14、第1栅极导体15及第1栅极绝缘膜16。
第1栅极绝缘膜16形成在多个第1栅极沟槽17的内部，所述多个第1栅极沟槽17形成为从半导体层40的上表面将第1体区域18贯通而达到低浓度杂质层33的一部分为止的深度，第1栅极导体15形成在第1栅极绝缘膜16上。
第1源极电极11包括部分12和部分13，部分12经由部分13而与第1源极区域14及第1体区域18连接。第1栅极导体15是被嵌入在半导体层40的内部中的嵌入栅极电极，与第1栅极电极焊盘119电连接。
第1源极电极11的部分12是在面朝下(facedown)安装中的回流时与焊料接合的层，作为非限定性的一例，可以由包含镍、钛、钨、钯中的某1种以上的金属材料构成。在部分12的表面，可以施以金等的镀层。
第1源极电极11的部分13是将部分12与半导体层40连接的层，作为非限定性的一例，可以由包含铝、铜、金、银中的某1种以上的金属材料构成。
在低浓度杂质层33的第2区域A2中，形成有包含第2导电型的杂质的第2体区域28。在第2体区域28中，形成有包含第1导电型的杂质的第2源极区域24、第2栅极导体25及第2栅极绝缘膜26。
第2栅极绝缘膜26形成在多个第2栅极沟槽27的内部，所述多个第2栅极沟槽27形成为从半导体层40的上表面将第2体区域28贯通而达到低浓度杂质层33的一部分为止的深度，第2栅极导体25形成在第2栅极绝缘膜26上。
第2源极电极21包括部分22和部分23，部分22经由部分23而与第2源极区域24及第2体区域28连接。第2栅极导体25是被嵌入在半导体层40的内部中的嵌入栅极电极，与第2栅极电极焊盘129电连接。
第2源极电极21的部分22是在面朝下安装中的回流时与焊料接合的层，作为非限定性的一例，可以由包含镍、钛、钨、钯中的某1种以上的金属材料构成。在部分22的表面，可以施以金等的镀层。
第2源极电极21的部分23是将部分22与半导体层40连接的层，作为非限定性的一例，可以由包含铝、铜、金、银中的某1种以上的金属材料构成。
通过晶体管10及晶体管20的上述结构，半导体基板32作为将晶体管10的第1漏极区域及晶体管20的第2漏极区域共用的共用漏极区域发挥功能。有低浓度杂质层33的与半导体基板32相接的一侧的一部分也作为共用漏极区域发挥功能的情况。此外，金属层30作为将晶体管10的漏极电极及晶体管20的漏极电极共用的共用漏极电极发挥功能。
如图1所示，第1体区域18被具有开口的层间绝缘层34覆盖，设有经由层间绝缘层34的开口而与第1源极区域14连接的第1源极电极11的部分13。层间绝缘层34及第1源极电极的部分13被具有开口的钝化层35覆盖，设有经由钝化层35的开口而与第1源极电极的部分13连接的部分12。
第2体区域28被具有开口的层间绝缘层34覆盖，设有经由层间绝缘层34的开口而与第2源极区域24连接的第2源极电极21的部分23。层间绝缘层34及第2源极电极的部分23被具有开口的钝化层35覆盖，设有经由钝化层35的开口而与第2源极电极的部分23连接的部分22。
因而，多个第1源极电极焊盘116及多个第2源极电极焊盘126分别是指第1源极电极11及第2源极电极21在半导体装置1的表面局部地露出的区域、所谓的端子的部分。同样，1个以上的第1栅极电极焊盘119及1个以上的第2栅极电极焊盘129分别是指第1栅极电极19(在图1、图2A、图2B中未图示)及第2栅极电极29(在图1、图2A、图2B中未图示)在半导体装置1的表面局部地露出的区域、所谓的端子的部分。
在半导体装置1中，例如也可以是，设第1导电型为N型，设第2导电型为P型，第1源极区域14、第2源极区域24、半导体基板32及低浓度杂质层33是N型半导体，并且第1体区域18及第2体区域28是P型半导体。
此外，在半导体装置1中，例如也可以是，设第1导电型为P型，设第2导电型为N型，第1源极区域14、第2源极区域24、半导体基板32及低浓度杂质层33是P型半导体，并且第1体区域18及第2体区域28是N型半导体。
在以下的说明中，假设晶体管10和晶体管20是设第1导电型为N型、设第2导电型为P型的所谓N沟道型晶体管的情况，对半导体装置1的导通动作进行说明。
另外，这里关于晶体管10和晶体管20，以在功能、特性、构造等中没有任何差异的具备对称性的情况为前提而进行了说明。图1、图2A、图2B也以对称性为前提进行了描绘，但在本发明的芯片尺寸封装型的双重结构的纵型场效应晶体管中，对称性并不一定是必要的条件。
关于单重结构的纵型场效应晶体管，可以大致认为是仅由双重结构的纵型场效应晶体管的单侧(晶体管10)形成的结构。但是，在芯片尺寸封装型中，在具备源极电极焊盘116、栅极电极焊盘119的半导体层40的表面侧，还需要设置漏极电极焊盘。该情况下，需要从半导体层40的表面侧预先形成与在半导体层40的背面侧具备的漏极层电连接的漏极引出构造。
[2.纵型场效应晶体管的动作]
图3A及图3B分别是在半导体装置1的X方向及Y方向上反复形成的晶体管10(或晶体管20)的大致单位结构的平面图及立体图。在图3A及图3B中，为了容易理解而没有图示半导体基板32、第1源极电极11(或第2源极电极21)、钝化层35及层间绝缘层34。
Y方向是与半导体层40(低浓度杂质层33)的上表面平行、第1栅极沟槽17及第2栅极沟槽27延伸的方向。此外，X方向是指与半导体层40(低浓度杂质层33)的上表面平行且与Y方向正交的方向，Z方向是指与X方向及Y方向都正交、表示半导体装置的高度方向的方向。在本公开中，有时也将Y方向表示为第1方向，将X方向表示为第2方向，将Z方向表示为第3方向。
如图3A及图3B所示，在晶体管10中，具备将第1体区域18与第1源极电极11电连接的第1连接部18A。第1连接部18A是第1体区域18中的没有形成第1源极区域14的区域，包含与第1体区域18相同的第2导电型的杂质。第1源极区域14和第1连接部18A沿着Y方向交替地且周期性地反复配置。关于晶体管20也是同样的。
在半导体装置1中，如果对第1源极电极11施加高电压并对第2源极电极21施加低电压，以第2源极电极21为基准对第2栅极电极29(第2栅极导体25)施加阈值以上的电压，则在第2体区域28中的第2栅极绝缘膜26的附近形成导通沟道。结果，以第1源极电极11—第1连接部18A—第1体区域18—低浓度杂质层33—半导体基板32—金属层30—半导体基板32—低浓度杂质层33—形成于第2体区域28的导通沟道—第2源极区域24—第2源极电极21这样的路径流过主电流，半导体装置1成为导通状态。另外，在该导通路径中的第2体区域28与低浓度杂质层33的界面处有PN结(也称作主结)，作为体二极管(body diode)发挥功能。此外，由于该主电流流过金属层30，所以通过使金属层30较厚，主电流路径的截面积扩大，能够降低半导体装置1的导通电阻。
同样，在半导体装置1中，如果对第2源极电极21施加高电压并对第1源极电极11施加低电压，以第1源极电极11为基准对第1栅极电极19(第1栅极导体15)施加阈值以上的电压，则在第1体区域18中的第1栅极绝缘膜16的附近形成导通沟道。结果，以第2源极电极21—第2连接部28A—第2体区域28—低浓度杂质层33—半导体基板32—金属层30—半导体基板32—低浓度杂质层33—形成于第1体区域18的导通沟道—第1源极区域14—第1源极电极11这样的路径流过主电流，半导体装置1成为导通状态。另外，在该导通路径中的第1体区域18与低浓度杂质层33的界面处有PN结(也称作主结)，作为体二极管发挥功能。
[3.有源区域和外周区域(端部)]
图4是表示半导体装置1的构成要素中的第1体区域18和第2体区域28以及第1有源区域112和第2有源区域122在半导体层40(低浓度杂质层33)的平面视图中的形状的一例的平面图。虽然在图4中没有图示，但第1栅极沟槽17及第2栅极沟槽27都在Y方向上延伸。
第1有源区域112是指将对晶体管10的第1栅极电极19(第1栅极导体15)施加了阈值以上的电压时形成导通沟道的部分全部包含在内的最小范围。形成导通沟道的部分是多个第1栅极沟槽17各自与第1源极区域14邻接的部分。在半导体层40的平面视图中，第1有源区域112包含在第1体区域18内。
第2有源区域122是指将对晶体管20的第2栅极电极29(第2栅极导体25)施加了阈值以上的电压时形成导通沟道的部分全部包含在内的最小范围。形成导通沟道的部分是多个第2栅极沟槽27各自与第2源极区域24邻接的部分。在半导体层40的平面视图中，第2有源区域122包含在第2体区域28内。
将第1区域A1中的包围第1有源区域112的区域称作第1外周区域，将第2区域A2中的包围第2有源区域122的区域称作第2外周区域。
在本公开中，在半导体装置1的第1外周区域中，第1体区域18在X方向及Y方向上都阶段性地变浅而达到末端。此外，在半导体装置1的第2外周区域中，第2体区域28在X方向及Y方向上都阶段性地变浅而达到末端。
以下，按每个实施方式，说明体区域达到末端的形状的特征和效果，首先对第1体区域18或第2体区域28的下表面即主结18b的识别方式进行说明。另外，在本公开中，体区域的下表面和主结含义相同。
作为主结18b的识别方式的一例，有如下方法，即：将半导体装置1切断以使XZ面或YZ面露出，将包括第1外周区域或第2外周区域的截面中的一定范围进行染色处理(staining process)之后进行SEM(Scanning Electron Microscope(扫描电子显微镜))观察。染色处理是用以一定比例混合了硝酸、氢氟酸、乙酸的化学溶液进行蚀刻的方法，由此，能够使包含P型杂质的半导体区域的色调黑色化，使体区域与漂移层的界面清晰。
作为主结18b的识别方式的另一例，有如下方法，即：将半导体装置1切断以使XZ面或YZ面露出，将包括第1外周区域或第2外周区域的截面中的一定范围用扫描型静电电容显微镜法(SCM＝Scanning Capacitance Microscopy)进行测定的方法。
SCM虽然难以测定观察表面的半导体的杂质浓度，但对于导电型能够以高精度测定，所以能够测量截面中的半导体的导电型。在SCM中，通常用依赖于载流子浓度的电容变动来表示N型P型的差异，按所测定的每个单位部位，得到绝对值表示其极性的信号强度的数值数据。
主结18b的位置在原理上既不是N型也不是P型，所以只要追踪数值数据为0或0附近的位置即可。因而，如果在横轴上绘制X方向的位置，在纵轴上绘制极性的信号强度，则可以将纵轴为0处认为是主结18b的位置。
在本公开中，有时表述为主结18b是平坦的，但并不是指一定规定了严格的平坦度，而是包括经由通过SCM得到的分布或通过SEM得到的图像而认为是位置平均而大致平坦的情况。
另外，在以后的各实施方式的说明中，并不重视半导体装置1是双重结构，只要没有特别声明，就不区分第1、第2地记载各个构成要素。标号以对第1构成要素赋予的标号为代表而加以使用。
(实施方式1)
[1—1.体区域的端部构造的形状]
图5A是示意地表示本实施方式1的半导体装置1的X方向上的外周区域的构造(以下有时称作端部的构造或末端构造)的一部分的图。此外，图5B是图5A的一部分，是将体区域18的端部构造的一部分放大了的图。
另外，在图5A和图5B及后述的图5C中，关于钝化层35和金属层30省略了图示。
在双重型的半导体装置1的情况下，在平面视图中，由于第1外周区域将第1有源区域112包围，第2外周区域将第2有源区域122包围，所以在半导体装置1的中央侧(晶体管10与晶体管20的边界线90的附近)也具备类似的构造。也可以理解为，图5A所示的剖视示意图作为在图4所示的各虚线框处从箭头侧观察截面而得到的图进行共用。
如图5A所示，体区域18包括第1体部分181和第2体部分182，第1体部分181将形成导通沟道的有源区域112包含在内，距上述低浓度杂质层33的上表面的深度是一定的，第2体部分182不包括有源区域112，在低浓度杂质层33的平面视图中，在将有源区域112包围的外周区域侧与第1体部分181邻接，具有在X方向上为有限的长度且距低浓度杂质层33的上表面的深度在比第1体部分181的深度浅的位置处为一定的区间。
在包括X方向和Z方向的平面(XZ面)的剖视中，设第1体部分181的深度(第1体部分181的上表面到下表面、即到主结18b为止的Z方向的长度)为D1[μm]，设第2体部分182中深度(第2体部分182的上表面到下表面、即到主结18b为止的Z方向的长度)为一定的区间中的与第1体部分181最接近的区间的深度为D2[μm]，则D1>D2。另外，在图5A或图5B中，由于在第2体部分182中深度为一定的区间只有1处，所以该区间的深度是D2。
在同一剖视下，第1体部分181是体区域18中的、体区域18的下表面18b在包含有源区域112的范围中的深度D1处呈平坦形状的部分。从体区域18的下表面18b在外周区域侧开始向+Z方向上升的点开始、到在外周区域侧在低浓度杂质层33的上表面达到末端的点为止，是第2体部分182。
在同一剖视下，在体区域18的下表面18b中，将第1体部分181的深度D1达到末端、与第2体部分182的下表面连接的点设为第1连接点18a1时，第1体部分181与第2体部分182的边界18a成为经过第1连接点18a1的Z方向的直线。
进而，在同一剖视下，第2体部分182包括体区域18的下表面18b从第1连接点18a1到向深度D2变化的、朝向X方向的有限长度的第1区间。第1连接点18a1既可以理解为包含在第1体部分181中，也可以理解为包含在第2体部分182的第1区间中。此外，在第2体部分182中，可以理解为在第1区间中包含深度为D2且维持为平坦的区间。
在同一剖视下，在第2体部分182的下表面中，将在X方向上距第1体部分最远、深度D2达到末端的位置设为第2连接点18a2时，第2体部分182包括从第2连接点18a2到体区域18在低浓度杂质层33的上表面处达到末端的点的、朝向X方向的有限长度的第2区间。第2区间包含第2连接点18a2。
在同一剖视下，理解为在第1区间中包含第2体部分182中的深度为D2且维持为平坦的区间时，第2连接点18a2是体区域18的下表面18b中的将第2体区域182的第1区间与第2区间连接的点。
在同一剖视下，几何学地理解第2体部分182的下表面时，第2连接点18a2可以说是回折方向与第1连接点18a1相同的与第1连接点18a1最接近的拐点。
在同一剖视下，第1区间中的体区域18的下表面18b在深度从D1变化为D2的范围内不具有深度比D1深的部位。此外，在同一剖视下，第2区间中的体区域18的下表面18b在深度从D2变化到零(低浓度杂质层33的上表面)的范围内不具有深度比D2深的部位。即，在同一剖视下，第2体部分182的深度在X方向上单调减小。
在同一剖视下，设第2体部分182的沿着X方向的长度为L1[μm]。L1是从第1连接点18a1开始到第2体部分182在低浓度杂质层33的上表面处达到末端的点为止的X方向上的长度。
在同一剖视下，在第2体部分182中，设第2区间的沿着X方向的长度为L2[μm]。L2是从第2连接点18a2开始到第2体部分182在低浓度杂质层33的上表面处达到末端的点为止的X方向上的长度。
此外，在同一剖视下，在比第2体部分182靠半导体装置1的外周区域侧，不存在表现出第2导电型的半导体区域。
D1和D2的大小关系以及L1和L2的大小，是决定半导体装置1的外周区域中的主结(也将其称作主结端)的曲率的要素，对此后述。对应于主结端的曲率，耗尽层的扩展受到影响，碰撞离化的发生容易度确定。
[1—2.在体区域中设置端部构造的效果]
在图5C中表示采用图5A所示的构造、在漏极—源极间施加了制品规格下的额定电压(这里是22V)时的模拟中的碰撞离化像。在图5C中，以颜色的浓淡表示碰撞离化率的差，并使其局部地叠加于图5A而表示。由此可知，沿着主结18b(体区域18的下表面18b)，电场强度变得最强而容易发生碰撞离化的部位处于第2体部分182的第2区间中。
在第2体部分182中，存在较浅的部分(D1>D2)，从而如图5C内的白线所示那样，夹着主结18b的耗尽层的扩展受到限制。
进而，第2连接点18a2及比其靠外周区域侧的第2区间受到主结18b的形状的影响而等电位线的密度提高，电场强度增大而容易发生碰撞离化。因而，第2体部分182的第2区间最成为对于漏极—源极间的电压施加而言耐压最低的构造。
使用图5B说明有利于使耐压在第2区间中变低的条件。
如图5B所示，在XZ平面的剖视中，设将第1连接点18a1与在低浓度杂质层33的上表面中体区域18达到末端的点(为了方便而将其称作上表面末端点)连结的直线为直线1。设直线1与低浓度杂质层33的上表面所成的角度为θ1时，tanθ1＝D1/L1。
如果在漏极—源极间施加电压，则耗尽层夹着主结18b向上下扩展。着眼于耗尽层的下端，第1连接点18a1处的耗尽层下端从主结18b向－Z方向隔开一定距离而存在。设经过该处且与直线1平行的直线为直线3。
另外，上述一定距离根据第1体部分181的主结18b附近的第2导电型的杂质浓度、低浓度杂质层33的第1导电型的杂质浓度等决定。
如果假设第2体部分182的主结18b是与直线1一致的形状，则耗尽层下端能够用直线3近似，该情况下，第2体部分182中的耗尽层下端均匀，不存在电场强度特别增大的部位。
但是，如果第2体部分182的主结18b是图5B所示那样的形状，则特别是由于第2连接点18a2向比直线1靠下方(－Z方向)突出，从而包含第2连接点18a2的第2区间的耗尽层的扩展被压制。结果，电场强度增大，所以能够在第2区间中设置耐压低的部位。
设将第2连接点18a2及上表面末端点连结的直线2与低浓度杂质层33的上表面所成的角度为θ2(tanθ2＝D2/L2)时，为了使第2连接点18a2比直线1向下方突出，优选的是θ2>θ1成立。换言之，关于第2体部分182中的深度D2，优选的是D1×L2/L1<D2<D1的关系成立。
在包含有源区域112的第1体部分181中耐压变低的部位从构造上来看为栅极沟槽17的顶端附近。在栅极沟槽17的顶端附近发生碰撞离化的情况下，起因于栅极沟槽17的制造上的完成状况而在耐压中产生偏差。因此，通过刻意地将比栅极沟槽17的顶端更容易发生碰撞离化的构造设置在半导体装置的外周区域中，能够抑制耐压的偏差。
因而，作为晶体管10，通过刻意地进行设计以使第2体部分182中的耐压比第1体部分181中的耐压低，从使晶体管10的耐压稳定化方面来看是优选的。
即，优选的是，成立以下关系：晶体管10的制品规格所表示的漏极—源极间的规格最大电压(额定电压)<第2体部分182的耐压<第1体部分181的耐压。
在图6中绘制了第1体部分181的深度D1与第2体部分182的深度D2的差异(D1－D2[μm])和耐压BVDSS[V]的关系的一例。当设漏极—源极间电流为IDS[A]，设漏极—源极间电压为VDS[V]时，BVDSS[V]是IDS＝1.0μA时的VDS，将其定义为该构造下的耐压(BVDSS＝VDS@IDS＝1.0μA)。在图6中，在与以L1、L2为代表的其他参数一起将D1的值固定的基础上，仅使D2的值变化。
根据图6，D1－D2越大，即第2连接点18a2越浅，则耐压越低，最终收敛。从使晶体管10的耐压稳定的观点看，第2区间的耐压低是优选的。即，使以下关系成立：晶体管10的制品规格所表示的漏极—源极间的规格最大电压<第2体部分182中的耐压<第1体部分181中的耐压。
根据图6的结果，如果设d＝D1－D2[μm]，则漏极—源极间的规格最大电压BVDSS优选处于BVDSS≤9534×d4+7087×d3+1970×d2+249×d+31的关系。
但是，在D2过浅的情况下，第2区间的耐压变得过低，所以有可能难以对晶体管10的规格最大电压确保充分的裕度。如果在如上述那样使D1×L2/L1<D2的关系成立的基础上调整d＝D1－D2，则能够使第2区间的耐压变低，并且充分地确保对于希望的规格最大电压的耐压的裕度。
此外，在本公开中，优选的是，在半导体装置1的平面视图中，在比第2体部分182靠半导体装置1的外周区域侧，不存在表现出第2导电型的半导体区域。如果在比第2体部分182靠半导体装置1的外周区域侧具备表现出第2导电型的半导体区域，则受到其影响，主结18b进一步向半导体装置1的外周区域侧延伸。结果，第2体部分182中的耐压增大，有抵消本公开所希望的效果的情况。
[1—3.形成体区域的端部构造的方法]
以下，对于本实施方式1的制造晶体管10的方法、特别是体区域18的端部构造的形成方式进行说明。
图7是表示在制造本实施方式1的构造的过程中、为了形成体区域18而即将要注入第2导电型的杂质之前的状态的示意图。
图7的(A)是将半导体装置1进行平面(XY平面)观察时的示意图，分别在下段侧表示了沿着图7的(A)所示的I—I线、II—II线剖视观察XZ面时的示意图。图7的(B)和图7的(C)分别是沿着图7的(A)的III—III线、IV—IV线剖视观察YZ面时的示意图。
在图7的(A)、(B)、(C)中，在形成体区域18的端部构造的区域中，将抗蚀剂布图，在Y方向上交替且周期性地设置开口部。沿着Y方向，设周期为a1[μm]，设抗蚀剂的开口部的宽度为a2[μm]。示意地表示在该状态下将第2导电型的杂质刚刚注入后的状态的是图8的(A)、(B)、(C)。
在原理上，第2导电型的杂质仅被向抗蚀剂开口部注入，但如果以有限的角度进行注入，则有对于半导体层40被抗蚀剂覆盖的区域也进行一定程度的注入的情况。在图8的(A)中的下段的XZ剖视图及图8的(C)中也考虑该情况而表示。
示意地表示出从图8的(A)、(B)、(C)的状态将抗蚀剂除去后进行了热处理之后的状态的是图9的(A)、(B)、(C)。被注入的第2导电型的杂质因热而扩散，到达比刚注入后深的位置。
在图7的(A)中，在Y方向的全长没有被抗蚀剂覆盖的区域(III—III线)和在Y方向上抗蚀剂周期性地开口的区域(IV—IV线)中，在刚注入后的杂质的到达深度方面没有显著的差异(图8的(B)和(C))。
但是，如果进行热处理，则在Y方向的全长没有被抗蚀剂覆盖的区域(III—III线)中杂质到达较深的位置，相对于此，在Y方向上抗蚀剂周期性地开口的区域(IV—IV线)中，杂质不仅对于Z方向扩散，也在Y方向上从被注入的区域向没有被注入的区域扩散。结果，在IV—IV线处，在与III—III线相比相对浅的位置，第2导电型的杂质的扩散收敛。
因而，导致在体区域18的端部，如图9的(A)的下段侧所示，形成相当于第2体部分182的、第2导电型的杂质的到达深度浅的部分。通过对抗蚀剂的开口部的宽度a2、周期a1等的尺寸控制以及注入条件、热处理条件进行操作，能够对第2体部分182的形状、特别是主结18b的形状进行控制。
如以上这样，在本实施方式1的制造方法中，通过将抗蚀剂布图，仅将第2导电型的杂质注入1次，就能够同时形成第1体部分181和第2体部分182，所以能够降低制造成本。
根据本实施方式1的制造方法，虽然根据注入条件、热处理条件而有差异，但在半导体装置1的平面(XY面)视图中，在第2体部分182中，包含交替且周期性地出现第2导电型的杂质浓度是相对高浓度的区域和是相对低浓度的区域的部分。
此外，在YZ平面的剖视中，在第2体部分182中，包含交替且周期性地出现第2导电型的杂质浓度是相对高浓度的区域和是相对低浓度的区域的部分。
此外，在YZ平面的剖视下，在第2体部分182中，包含沿着Y方向交替且周期性地出现浅处和深处的部分。此时，在同一剖视下，第2体部分182的下表面沿着Y方向表现出凹凸形状。
在半导体装置1的平面视图中，所谓第2导电型的杂质是相对高浓度的区域，在图8的(A)、(B)、(C)中对应于抗蚀剂开口的区域，其在YZ平面的剖视中对应于第2导电型的杂质是相对高浓度的区域，进而在YZ平面的剖视中，对应于第2体部分182沿着Y方向周期性地产生的深处。
同样，在半导体装置1的平面视图中，所谓第2导电型的杂质是相对低浓度的区域，在图8的(A)、(B)、(C)中对应于被抗蚀剂覆盖的区域，其在YZ平面的剖视中对应于第2导电型的杂质是相对低浓度的区域，进而在YZ平面的剖视中，对应于第2体部分182沿着Y方向周期性地产生的浅处。
在图10A中作为一例表示了对通过本制造方法制造的晶体管10的YZ平面的截面进行模拟的结果。图10A所示的模拟，将抗蚀剂的布图的周期设为0.8μm，将抗蚀剂的开口部的宽度设为0.2μm。可知，虽然也依赖于制造条件，但主结18b沿着Y方向呈周期性的凹凸形状，在第2体部分182中，包含沿着Y方向交替且周期性地呈现浅处和深处的部分。
图10B是绘制了对通过同一制造方法制造的晶体管10的掺杂浓度进行模拟的结果的图，图10C是将在图10B中部分地包围的范围放大了的图。横轴是距半导体层40(低浓度杂质层33)的上表面的深度，纵轴是掺杂浓度。所谓掺杂浓度，是也考虑了杂质的导电型的浓度，在第1导电型的杂质浓度和第2导电型的杂质浓度相等的部位被抵消而值成为零。即，值为零之处是主结18b。
在图10B、图10C中，分别绘制了图10A所示的第2体部分182的浅处(Pos1)和第2体部分182的深处(Pos2)的Z方向上的掺杂浓度。可知在这里例示的制造条件下，以大约0.04～0.05μm的宽度呈现出Z方向的深度的差异。
使用图10D，对第2体部分182的制造时的与杂质注入有关的开口尺寸和主结18b的最终形状的关系进行说明。
图10D是为了促进理解而将图10A的白框所示的范围强调表示的示意图。在图10D中，主结18b的形状变更为类似于正弦函数的形状，图10D内的尺寸也以与实际尺寸不同的关系来表示。
如图8的(A)、(C)所示那样，在形成体区域18的端部构造的区域中，抗蚀剂被布图，在Y方向上交替且周期性地设有开口部。设沿着Y方向的周期为a1[μm]，设抗蚀剂的开口部的宽度为a2[μm]时，在图10D中，将主结18b的相邻的极大点相连的距离对应于周期a1。
由于在图8的(A)、(C)中杂质注入在抗蚀剂的开口部进行，所以在图10D中，主结18b的各个极小点分别相当于Y方向上的抗蚀剂的开口部的中央位置。同样，在图10D中，主结18b的各个极大点分别相当于Y方向上的抗蚀剂的非开口部的中央位置。
在YZ平面的剖视中，由于被注入到抗蚀剂的开口部中的杂质通过热处理而向Y方向的两侧的非注入区域扩散，所以从抗蚀剂的开口部的中央朝向Y方向的两侧，随着杂质浓度的下降而第2体部分182变浅。由于起因于杂质的扩散，所以主结18b可以理解为，从各个极小点向Y方向的两侧变化到幅度的一半为止的宽度，与杂质实际被注入的宽度、即抗蚀剂的开口部的宽度大致等同。
因而，如果与图10D对应，则设第2体部分182变浅处的深度为d21[μm]，设变深处的深度为d22[μm]时(可以看作有d21<D2<d22的关系)，在Y方向上第2体部分的深度成为d22－(d22－d21)/4的最接近区间与抗蚀剂的开口部的宽度a2大致一致。
这里，设n是在抗蚀剂中设置开口部的反复数量时，为了使第2体部分182较浅而不能注入杂质的体积L1×(a1×n)×(D1－D2)、和在第2体部分182中由于被抗蚀剂覆盖而不被注入杂质的区域的体积L1×((a1－a2)×n)×D1必须为相同程度。因而，a2＝a1×D2/D1的关系成立。
就与图10D的对应关系而言，在Y方向上，第2体部分182的深度成为d22－(d22－d21)/4的最接近区间与a1×D2/D1大致相等。这里，大致相等是指a1×D2/D1的值的1/2倍到2倍的范围。其考虑了因杂质注入时的注入角度或热处理条件带来的波动。
此外，通过本实施方式1的制造方法制造的晶体管10的体区域18中的第2导电型的杂质浓度，从低浓度杂质层33的上表面向主结18b，典型的是从1.0E18cm－3级到1.0E16cm－3级平缓地减小至少1位数以上的浓度。第2导电型的杂质浓度分布在第1体部分181中在Z方向上落入在D1的幅度内，相对于此，在第2体部分182中，在Z方向上被压缩在D2的幅度内。因此，第2体部分182中的第2导电型的杂质的Z方向的浓度梯度大于第1体部分181中的第2导电型的杂质的Z方向的浓度梯度。
(实施方式2)
[2—1.体区域的端部构造的形状]
图11A是示意地表示本实施方式2中的半导体装置1的X方向上的外周区域的构造(以下有时称作端部的构造或末端构造)的一部分的图。此外，图11B是将图11A的一部分、即体区域18的端部构造的一部分放大了的图。
另外，在图11A和图11B及后述的图11C中，关于钝化层35和金属层30省略了图示。
在附图中，对于相当于在实施方式1中说明的构造物的部分赋予相同的标号，对于与实施方式1同样的内容省略说明。
本实施方式2的与实施方式1的差异在于，第2体部分182的深度D2与第1体部分181的深度D1相比大幅变小。在图11A的例子中，设从低浓度杂质层33的上表面到第1源极区域14的下表面的深度为Ds[μm]时，D2<Ds<D1。
此外，在第1体部分181及第2体部分182中，共通地，从低浓度杂质层33的上表面到深度D2的区域中的第2导电型的杂质浓度p2[cm－3]和在第1体部分181中从深度D2到深度D1的区域中的第2导电型的杂质浓度p1[cm－3]较大地不同，这一点也是本实施方式2的特征。
在图12的(A)中表示了本实施方式2的第1体部分181(实线)和第2体部分182(虚线)在深度方向上的第2导电型的杂质浓度分布。此外，在图12的(B)中表示了第1体部分181(实线)和第2体部分182(虚线)在深度方向上的第1导电型的杂质浓度分布。图12的(A)、(B)都是使用过程模拟(process simulation)而得到的数据。
根据图12的(A)，第1体部分181中的第2导电型的杂质浓度分布(实线)和第2体部分182的第2导电型的杂质浓度分布(虚线)，在从低浓度杂质层33的上表面到深度D2的区间中，在第2导电型的杂质浓度为1E19cm－3以上的范围中一致。
进而，根据图12的(B)，比D2深的位置的第1导电型的杂质浓度分布，在第1体部分181(实线)中和在第2体部分182的正下方的漂移层33(虚线)中是同等的。
即使存在第1导电型的杂质，也是以比其高浓度地存在第2导电型的杂质的范围作为体区域18发挥功能。因此，第1体部分181中的主结18b位于比D2靠下部侧，直到深度D1的位置为止。相对于此，第2体部分182以深度D2达到主结18b。
另外，在本实施方式2中，也是在比第2体部分182靠半导体装置1的外周区域侧不存在表现出第2导电型的半导体区域。
此外，图12的(A)中的z1、z2分别是第1体部分181和第2体部分182中的第2导电型的杂质浓度与低浓度杂质层33中的第1导电型的杂质浓度一致之处。即，表示了各个部分的主结18b的位置。通过分别得到第1导电型和第2导电型的杂质浓度分布，能够如图12的(A)所示那样分别根据z1、z2来识别第1体部分181的深度D1和第2体部分182的深度D2。
[2—2.在体区域中设置端部构造的效果]
在图11C中表示了采用图11A所示的构造、在漏极—源极间施加了制品规格的额定电压(这里是22V)时的模拟中的碰撞离化像。在图11C中，用颜色的浓淡表示碰撞离化率的差，将其部分地叠加于图11A而表示。由此可知，在主结18b中，电场强度变得最强而容易发生碰撞离化的部位处于第2体部分182的第2区间中。
在第2体部分182中，比第1体部分181的深度D1浅的部分具有一定的长度(L1>0，D2<Ds)，从而如图11C内的白线所示那样，夹着主结18b的耗尽层的扩散受到限制。特别是，由于第2体部分182具有1E19cm－3以上的高浓度杂质浓度，从而特别是耗尽层上端容易受到扩散的限制。
此外，第2连接点18a2及比其靠外周区域侧的第2区间，受到主结18b的形状的影响而等电位线的密度变高，电场强度增大而容易发生碰撞离化。因而，第2体部分182的第2区间成为对于漏极—源极间的电压施加而言耐压最低的构造。
在图13A中表示了以图11A所示的构造(D2<Ds)和具有图12的(A)及(B)所示的杂质浓度分布的构造为基准、对以6个等级改变了第2体部分182的长度L1时的碰撞离化的发生容易度进行模拟的结果。
在图13A中，与图11C同样，表示在漏极—源极间施加了制品规格的额定电压(这里是22V)时的模拟中的碰撞离化像。此外，图13B是对各个等级下的VDS—IDS的关系进行模拟的结果。VDS[V]是漏极—源极间电压，IDS[A]是漏极—源极间电流。
图13A中，从左起，第2体部分182的长度依次是0.7μm、0.6μm、0.5μm、0.4μm、0.3μm、0.2μm，在第2体部分182的第2区间中最容易发生碰撞离化这一点对于它们都是共通的。但是，耐压对应于以上顺序而变大。
图13B所示的VDS—IDS的绘制中，从左起对应于以上顺序。如果将IDS＝1.0μA时的VDS设定为该构造下的耐压(这里设为BVDSS[V])，则耐压按6个等级从左起依次成为BVDSS＝18.9V、19.3V、19.9V、21.1V、22.9V、25.3V。可以认为，如果分别施加高于它的电压作为VDS，则发生碰撞离化，体二极管雪崩击穿。即，即使主结端的杂质浓度分布、D1、D2相同，也能够通过使第2体部分182的长度L1较长而将第2体部分182的耐压向较低方向控制。
L1＝0.2μm的等级实质上相当于在第2体部分182中不存在固定为深度D2的部位的情况。尽管观察到由于主结端以接近于垂直的形状上升从而在末端位置处容易发生碰撞离化的状态，但是此时的耐压25.3V与第1体部分181的耐压没有大的差别。
因而，第2体部分182无法有效地发挥本公开所希望的功能的情况下的耐压为25.3V。晶体管10直到施加低于25.3V的电压为止没有问题地发挥功能，但如果被施加高于25.3V的电压则雪崩击穿。晶体管10的制品的规格最大电压必须低于25.3V。
但是，如图13A所示，如果使L1>0.2μm而设置第2体部分182，则由于该部分的耐压下降，所以能够将第2体部分182的耐压控制得比第1体部分181的耐压低。由此，在第2体部分182中比第1体部分181先发生雪崩击穿，所以能够使晶体管10的耐压稳定化。
在横轴设为L1、在纵轴设为BVDSS而将图13B的结果进行了绘制的图是图13C。如果将结果用近似式表示，则可知BVDSS＝26.4×(L1)2－36.4×L1+31.5(L1>0.2)。因而，在第1体部分181和第2体部分182的深度是D2<Ds、并且第2体部分的长度高于0.2μm的情况下，通过预先将晶体管10的耐压设为低于26.4×(L1)2－36.4×L1+31.5的关系，能够成立以下这样的所希望的关系，即：晶体管10的漏极—源极间的规格最大电压<第2体部分182的耐压<第1体部分181的耐压。
另外，上述关系式是D2<Ds<D1、并且从低浓度杂质层33的上表面到深度D2的范围中的第2导电型的杂质浓度分布是图12的(A)所示那样的情况下的结果，但如果如图11C所示那样向进一步促进第2体部分182的碰撞离化的方向调整，则同样成立。因而，优选的是D2<Ds，到深度D2为止的范围中的第2导电型的杂质浓度优选的是包含比图12的(A)所示的情况高的部位。
如上述那样，在本实施方式2中，在体区域18中，在从低浓度杂质层33的上表面到深度D2的区域中，具备第2导电型的杂质浓度为1E19cm－3以上的高浓度的范围。该高浓度层由于占据体区域18与源极电极11接触的位置，所以还起到降低源极电极11与体区域18之间的接触电阻的作用。
在本实施方式2中统一的D2<Ds这一条件，是为了得到降低该源极电极11与体区域18之间的接触电阻的效果而必要的条件，对此在本实施方式2的制造方法中进行说明。
本实施方式2也可以说是使具有与源极电极11接触而降低与体区域18的接触电阻的功能的高浓度第2导电型杂质层在体区域18的末端部突出的形态。关于高浓度第2导电型杂质层在体区域18的末端部的突出，例如也可以如图11D所示那样，是深度D2为一定的区间很少的情况。
如以上说明那样，在体区域18的末端部分，设置将长度、深度、浓度变更了的第2体部分182，对耗尽层的扩散的限制进行控制，从而能够准备使晶体管10的耐压最低的部位。第2体部分182既可以在平面视图中以将第1体部分181的外周绕一圈的方式包围而设置，也可以仅在第1体部分181的大致矩形的外周中的任意边处设置，或者仅在局部的部位设置。
在图14中表示将体区域的端部构造用与本实施方式2类似的构造形成的比较例的示意图。在这里所示的比较例中，也是对于与本公开的构成要素存在对应关系的构成要素使用相同的标号。
在比较例中，在体区域18的端部，体区域18阶段性地变浅。较浅的部分是相当于本实施方式2的第2体部分182的构造。比较例中的相当于第2体部分182的构造，仅在其正下方存在包含比低浓度杂质层33的浓度高浓度的第1导电型杂质的部位，从而进行控制以使主结18b设置在较浅位置。
在比较例的构造中，在相当于第2体部分182的部位，夹着主结18b，上部的体区域18及下部的漂移层33都分布有高浓度的杂质。因此，与本实施方式2的构造相比，耗尽层不仅在上端难以扩展而且在下端也难以扩散，碰撞离化更容易发生。由于相当于第2体部分182的部位的耐压显著地变低，所以有难以确保与半导体装置1的规格最大电压相比的裕度的特征。
相对于此，在本实施方式2的构造中，由于第2体部分182的耐压不会极端地变低，所以有对于半导体装置1的规格最大电压容易确保充分的裕度的优点。
[2—3.形成体区域的端部构造的方法]
以下，对于实施方式2的制造晶体管10的方法，特别重视体区域18的端部构造的形成方式而进行说明。
图15A1至图15A6是表示制造图14所示的比较例的构造的过程的示意图，图15B1至图15B5是表示制造本实施方式2的构造的过程的示意图。
如图15A1及图15B1所示，对低浓度杂质层33实施加工这一点在比较例和本实施方式2中是共通的。
首先，说明比较例的构造的制造方法。首先，以设置相当于第2体部分182的端部构造的目的，预先进行向作为其设置部位的低浓度杂质层33内以比低浓度杂质层33的浓度高的浓度注入第1导电型的杂质的工序(图15A2)。为了进行该工序，在半导体晶片上涂布抗蚀剂，使用中间掩模(reticle)进行仅将该设置部位开口的曝光处理。第1导电型的杂质注入仅对开口部分实施。
在图15A2所示的工序之后，在低浓度杂质层33内，仅有通过图15A2所示的工序被注入了第1导电型的杂质的部位作为第1导电型的杂质浓度不同的部位存在。
接着，如图15A3所示，为了形成体区域18(相当于第1体部分181和第2体部分182的部分)，在半导体晶片上涂布抗蚀剂，使用将体区域18的设置部位开口的中间掩模进行曝光处理，在开口部分中注入第2导电型的杂质。
此时，在形成体区域18的范围中，并行地均匀地在相同条件下注入第2导电型的杂质。为了与在之后的其他工序中进行的第2导电型的杂质注入的条件相区别，为了方便而将其称作第2条件。在第2条件下，进行调整，以使得包含第2导电型的杂质浓度低于1E19cm－3的部分。
在图15A3所示的工序中，由于对于低浓度杂质层33已经在图15A2所示的工序中局部地以高浓度注入了第1导电型的杂质，所以仅在该部分，第2导电型的杂质浓度和第1导电型的杂质浓度在相对较浅的位置处相等。因而，能够将主结18b仅在该部分处设置得较浅。这成为相当于在本实施方式2中所述的第2体部分182的部位。
在比较例所示的制造方法中，之后，形成栅极沟槽17、栅极绝缘膜16、栅极导体15、将栅极导体15与在之后的工序中形成的栅极电极19连接的栅极导体布线15a及层间绝缘层等。接着，如图15A4所示，从体区域18的上表面，有选择地注入第1导电型的杂质而形成源极区域14。关于所谓的有选择，参照图3A、图3B所示的源极区域14的配置。
接着，在半导体层40的上表面，以比在图15A3所示的工序中形成的体区域18中的第2导电型的杂质浓度高的浓度，注入1E19cm―3以上的第2导电型的杂质，形成体接触层(图15A5)。此时的注入条件为了与在图15A3所示的工序中进行的注入的条件(第2条件)相区别而称作第1条件。在图15A5所示的工序中，不进行抗蚀剂涂布，以半导体层40的上表面上具备的氧化膜36为掩模进行注入，所以优选的是调整第1条件以使得不将氧化膜36透过。
在比较例的制造方法中，在图15A5所示的工序以后，经过各工序而形成源极电极11及栅极电极19(图15A6)，进而形成未图示的钝化层等，最终完成晶体管10。
另一方面，在本实施方式2的制造方法中，如图15B1至图15B5所示，与比较例的制造方法相比，工序的有无及工序顺序部分地不同。首先，在本实施方式2的制造方法中，不存在与比较例的制造方法中的图15A2所示的工序对应的过程。此外，在本实施方式2的制造方法中，与比较例的制造方法的图15A3所示的工序对应的工序被向图15B4延后。
在本实施方式2的制造方法中，从图15B1所示的状态起，首先，形成栅极沟槽17、栅极绝缘膜16、栅极导体15、将栅极导体15与在之后的工序中形成的栅极电极19连接的栅极导体布线15a及层间绝缘层等。
接着，从低浓度杂质层33的上表面，有选择地注入第1导电型的杂质，形成源极区域14(图15B2)。如果仅提取该工序，则与比较例的制造方法中的图15A4所示的工序没有变化之处。
接着，在本实施方式2的制造方法中，进行相当于比较例的制造方法的图15A5的体接触层的形成(图15B3)。体接触层形成体区域18的上部，由于与后述的下个工序一起将体区域18以两个阶段构成，所以图15B3所示的工序是所谓的体区域形成第1工序。
在体区域形成第1工序(图15B3)中，设以1E19cm―3以上的高浓度注入第2导电型的杂质的条件为第1条件。第1条件也可以理解为与在比较例的制造方法中由图15A5表示的工序的注入条件同等。在体区域形成第1工序(图15B3)中，利用已经形成在半导体层40上的氧化膜36作为注入的掩模。因此，不需要抗蚀剂涂布及使用中间掩模的曝光处理。体区域形成第1工序(图15B3)除了杂质的注入区域在平面视图中不同以外，与比较例的制造方法的由图15A5表示的工序相比没有变化之处。
此外，在体区域形成第1工序(图15B3)中，必须考虑在之后实施的热处理中的扩散而选择条件，以使杂质被注入的深度为D2。重要的是使D2<Ds。这是因为，在该阶段中，由于已经形成了源极区域14，所以如果使D2>Ds，则有可能损害作为晶体管10的主功能的导通沟道的形成。
接着，在本实施方式2中，如图15B4所示，在体区域18中进行第1体部分181的形成。这是体区域形成第2工序。此时，对于半导体晶片涂布抗蚀剂，进行仅将形成第1体部分181的区域开口的曝光处理。对于抗蚀剂的开口部分，在第2条件下，将第2导电型的杂质注入以使其成为低于1E19cm－3的浓度。可以理解为，第2条件与比较例的制造方法中的图15A3所示的工序的注入条件同等。
在体区域形成第2工序(图15B4)中使用的中间掩模相当于在比较例的制造方法的图15A3所示的工序中使用的中间掩模。
在体区域形成第2工序(图15B4)中，向与在体区域形成第1工序(图15B3)中已经形成的体接触层相比在平面视图中窄一圈的区域注入第2导电型的杂质，形成第1体部分181。没有通过体区域形成第2工序(图15B4)注入第2导电型的杂质的末端部分中的体接触层成为第2体部分182。
另外，这里，体接触层和高浓度第2导电型杂质层含义相同。
第2体部分182的长度L1通过对在体区域形成第2工序(图15B4)中使用的中间掩模的设计进行控制来调节。此外，通过在体区域形成第1工序(图15B3)中进行的第2导电型的杂质的注入条件来调节第2体部分182的深度D2。
在本实施方式2的制造方法中，在图15B4所示的工序以后，经过各工序，形成源极电极11及栅极电极19(图15B5)，进而形成未图示的钝化层等，最终完成晶体管10。
本实施方式2的制造方法换言之是如下的半导体装置的制造方法，即：进行体区域形成第1工序，接着进行体区域形成第2工序，在所述体区域形成第1工序中，向在平面视图中形成体区域18的区域，从低浓度杂质层33的上表面以第1条件注入第2导电型的杂质，在从低浓度杂质层33的上表面到深度D2的区间中，形成第2导电型的杂质浓度为1E19cm－3以上的部分，在所述体区域形成第2工序中，选择在平面视图中成为第1体部分181的区域，从低浓度杂质层33的表面以第2条件注入第2导电型的杂质，在从深度D2到D1的区间中，形成第2导电型的杂质浓度低于1E19cm－3的部分。
此外，是形成第2体部分182的部位在形成低浓度杂质层33以后且体区域形成第1工序之前第1导电型的杂质及第2导电型的杂质不被注入的制造方法。由此，如上述那样，能够得到与现有比较例相比对于最大规格电压以较大的裕度确保了耐压的半导体装置1。
本实施方式2的制造方法的优点主要有3点。
第1点是，能够省略一个工序、即图15A2所示的工序，该工序是在比较例中为了形成第2体部分182而必要的。由于能够将使用的中间掩模减少1个，所以制造方法容易，能够降低制造成本。
第2点是，如图15B5所示，第2体部分182不被配置在栅极导体布线15a的正下方。
在晶体管10驱动时，阈值Vth[V]以上的电压被施加于栅极导体布线15a。因此，从栅极导体布线15a产生电场，有可能使第2体部分182的耐压从目标设计值变化。
但是，在本实施方式2的构造中，与低浓度杂质层33直接接触的氧化膜36在第2方向上仅被限定配置在比第1体部分181与第2体部分182的边界18a靠半导体装置1的外周区域侧。
或者，与栅极导体15为同电位的栅极导体布线15a在第2方向上仅被限定配置在比第2体部分182靠半导体装置1的外周区域侧。
严格来讲，如图11B所示，第2体部分182的第2区间也可以处于与低浓度杂质层33直接接触的氧化膜36的正下方，但优选的是不在栅极导体布线15a的正下方。此外，第1体部分181优选的是与源极电极11接触，但也可以是在第2体部分182的第1区间中不与源极电极11接触的构造。
如果是上述那样的构造，则第2体部分182不易受到从栅极导体布线15a产生的电场的影响，能够得到耐压稳定化的效果。
第3点是，关于用来将晶体管10驱动的阈值Vth，能够减小起因于制造上的构造完成状况的偏差。
在本实施方式2的制造方法中，如图15B2、图15B3、图15B4所示，由于连续进行晶体管10中的源极区域14的形成、和体区域18的形成(体区域形成第1工序和体区域形成第2工序)，所以低浓度杂质层33的上表面的状态在这些工序之间是统一的。因而，在各个工序中实施的杂质的注入不会分别地受到低浓度杂质层33的上表面的状态的影响而分别单独地产生偏差。
将这表示在图16B的(1)、(2)中。根据低浓度杂质层33的上表面的状态，在源极区域14的形成(图15B2)中进行的第1导电型的杂质注入，即使是相同的注入条件，注入后的源极区域14的深度也变化。图16B的(1)是以某个上表面状态相对较浅地形成源极区域14的情况的例子。图16B的(2)是以其他上表面状态相对较深地形成源极区域14的情况的例子。
在本实施方式2的制造方法中，接着进行体区域形成第1工序(图15B3)和体区域形成第2工序(图15B4)，由于低浓度杂质层33的上表面状态持续不变，所以在图16B的(1)的上表面状态下，体区域18也与源极区域14同样地形成得相对较浅。在图16B的(2)的上表面状态下，体区域18也与源极区域14同样地形成得相对较深。
无论在哪个上表面状态下，源极区域14和体区域18都同样地形成得较浅或较深，所以与其差对应的导通沟道长度不变。因而，能够抑制用于驱动晶体管10的阈值Vth的由于导通沟道长度引起的偏差的产生。
低浓度杂质层33的上表面的状态也包含半导体装置1的面内的偏差，但在本实施方式2的制造方法中，由于与该部位的上表面的状态分别对应，所以有在面内也能抑制导通沟道长度的偏差的效果。
相对于此，在比较例的制造方法中，在体区域18的形成(图15A3)与源极区域14的形成(图15A4)之间，插入了形成栅极沟槽17、栅极绝缘膜16、栅极导体15、栅极导体布线15a及层间绝缘层等的工序。因而，在注入用来形成体区域18的第2导电型的杂质的时点、和注入用来形成源极区域14的第1导电型的杂质的时点，低浓度杂质层33的上表面的状态变化。
将这表示在图16A的(1)、(2)中。根据低浓度杂质层33的上表面的状态，在体区域18的形成(图15A3)中进行的第2导电型的杂质注入，即使是相同的注入条件，注入后的体区域18的深度也变化。图16A的(1)是以某个上表面状态相对较浅地形成体区域18的情况下的例子。图16A的(2)是以其他上表面状态相对较深地形成体区域18的情况下的例子。
在比较例的制造方法中，由于在之后进行的源极区域14的形成(图15A4)中低浓度杂质层33的上表面状态确实地变化，所以如在图16A的(1)及(2)中所表示的那样，与体区域18的深度无关地决定源极区域14的深度。因而，与其差对应的导通沟道长度不是统一的。受到构造完成状况的偏差和面内偏差的影响，在用于驱动晶体管10的阈值Vth中，较大地产生起因于导通沟道长度的偏差。
即，在本实施方式2的制造方法中，优选的是，形成源极区域14的工序、体区域形成第1工序和体区域形成第2工序以该顺序连续。结果，形成的晶体管10的导通沟道长度在半导体装置1的面内是一定的。
上述特征换言之是以下这样的。即，本实施方式2的半导体装置1，在与第1方向(Y方向)及第2方向(X方向)都正交的第3方向(Z方向)上，栅极沟槽17的内部的栅极导体15的上表面比源极区域14与体区域18的界面靠上部，从栅极导体15的上表面开始到源极区域14与漂移层33的界面(主结)为止的长度在半导体装置1的面内是一定的。
或者，在与第1方向(Y方向)及第2方向(X方向)都正交的第3方向(Z方向)上，栅极沟槽17的内部的栅极导体15的上表面比源极区域14与体区域18的界面靠上部，从栅极导体15的上表面开始到源极区域14与体区域18的界面为止的长度、和从体区域18与漂移层33的界面(主结)18b开始到栅极沟槽17的顶端为止的长度之和在半导体装置1的面内是一定的。
另外，这里所述的一定，不是严格地指尺寸的一定，而是指在任意抽取的多个测定部位，导通沟道长度处于±10％的范围内。在±10％的范围的情况下，对于得到本实施方式2的效果不会产生任何障碍。
以上，通过有3点优点，本实施方式2的制造方法比以往比较例的制造方法更优越。
工业实用性
本发明的具备纵型场效应晶体管的半导体装置能够作为对电流路径的导通状态进行控制的装置广泛利用。
标号说明
10 晶体管(第1纵型场效应晶体管)
11 第1源极电极
12、13 部分
14 第1源极区域
15 第1栅极导体
15a 栅极导体布线
16 第1栅极绝缘膜
17 第1栅极沟槽
18 第1体区域
18A 第1连接区域
18a 第1体部分与第2体部分的边界
18a1 第1连接点
18a2 第2连接点
18b 主结(PN结、体区域的下表面)
19 第1栅极电极
20 晶体管(第2纵型场效应晶体管)
21 第2源极电极
22、23 部分
24 第2源极区域
25 第2栅极导体
26 第2栅极绝缘膜
27 第2栅极沟槽
28 第2体区域
28A 第2连接区域
29 第2栅极电极
30 金属层
32 半导体基板
33 低浓度杂质层或漂移层
34 层间绝缘层
35 钝化层
36 氧化膜
40 半导体层
90 晶体管与晶体管的边界线
112 第1有源区域
116 第1源极焊盘
119 第1栅极焊盘
122 第2有源区域
126 第2源极焊盘
129 第2栅极焊盘
181 第1体部分
182 第2体部分

Claims (10)

1.一种半导体装置，是能够面朝下安装的芯片尺寸封装型的半导体装置，其特征在于，
具备纵型场效应晶体管，该纵型场效应晶体管具有：
第1导电型的半导体基板，包含第1导电型的杂质；
第1导电型的低浓度杂质层，在上述半导体基板上与其相接而形成，包含比上述半导体基板的上述第1导电型的杂质浓度低浓度的上述第1导电型的杂质；
与上述第1导电型不同的第2导电型的体区域，形成于上述低浓度杂质层；
上述第1导电型的源极区域，形成于上述体区域；
栅极沟槽，从上述低浓度杂质层的上表面形成到将上述体区域贯通而达到上述低浓度杂质层的一部分中的深度，在与上述低浓度杂质层的上表面平行的第1方向上延伸；
栅极绝缘膜，形成在上述栅极沟槽的内部；以及
栅极导体，在上述栅极沟槽的内部形成在上述栅极绝缘膜上；
设上述低浓度杂质层的上表面中与上述第1方向正交的方向为第2方向，设与上述第1方向及上述第2方向都正交的方向为第3方向时，
上述体区域包括：
第1体部分，在上述低浓度杂质层的平面视图中，将形成导通沟道的有源区域包含在内，距上述低浓度杂质层的上表面的深度是一定的；以及
第2体部分，在上述平面视图中，在将上述有源区域包围的外周区域侧与上述第1体部分邻接，以在上述第2方向上为有限的长度而具有距上述低浓度杂质层的上表面的深度在比上述第1体部分的深度浅的位置成为一定的区间，
上述第2体部分，在包含上述第1方向和上述第3方向的平面的剖视中，具有沿着上述第1方向交替且周期性地出现上述第2导电型的杂质相对为高浓度的区域和上述第2导电型的杂质相对为低浓度的区域的部分。
2.如权利要求1所述的半导体装置，其特征在于，
在包含上述第1方向和上述第3方向的平面的剖视中，上述第2体部分具有沿着上述第1方向交替且周期性地出现浅处和深处的部分。
3.如权利要求1所述的半导体装置，其特征在于，
在包含上述第2方向和上述第3方向的平面的剖视中，设上述第1体部分的深度为以μm为单位的D1，设上述第2体部分的深度一定的区间中的与上述第1体部分最接近的区间的上述第2体部分的深度为以μm为单位的D2，设上述体区域的下表面中的、上述第1体部分的深度D1达到末端而与上述第2体部分的下表面连接的点为第1连接点，设上述第2体部分的下表面中的、距上述第1体部分最远而深度D2达到末端的点为第2连接点时，
在包含上述第2方向和上述第3方向的平面的剖视中，上述第2体部分的深度在上述第2方向上单调地减小；
上述第2体部分具有：
第1区间，是上述第2体部分的下表面从上述第1连接点到上述第2体部分的深度向D2变化的区间；以及
第2区间，是上述第2体部分的下表面从上述第2连接点到上述体区域向在上述低浓度杂质层的上表面处达到末端的点变化的区间；
设在上述第2方向上从上述第1连接点到上述体区域在上述低浓度杂质层的上表面处达到末端的点的长度为以μm为单位的L1，设在上述第2方向上从上述第2连接点到上述体区域在上述低浓度杂质层的上表面处达到末端的点的长度为以μm为单位的L2时，
处于D2>D1×L2/L1的关系。
4.如权利要求3所述的半导体装置，其特征在于，
在包含上述第1方向和上述第3方向的平面的剖视中，设在上述第1方向上交替且周期性地出现的上述第2体部分的浅处的深度为以μm为单位的d21，设深处的深度为以μm为单位的d22，设周期为以μm为单位的a时，
在上述第1方向上，上述第2体部分的深度为d22－(d22－d21)/4的最接近区间与a×D2/D1大致相等。
5.一种半导体装置，是能够面朝下安装的芯片尺寸封装型的半导体装置，其特征在于，
具备纵型场效应晶体管，该纵型场效应晶体管具有：
第1导电型的半导体基板，包含第1导电型的杂质；
第1导电型的低浓度杂质层，在上述半导体基板上与其相接而形成，包含比上述半导体基板的上述第1导电型的杂质浓度低浓度的上述第1导电型的杂质；
与上述第1导电型不同的第2导电型的体区域，形成于上述低浓度杂质层；
上述第1导电型的源极区域，形成于上述体区域；
源极电极，与上述体区域及上述源极区域电连接；
栅极沟槽，从上述低浓度杂质层的上表面形成到将上述体区域贯通而达到上述低浓度杂质层的一部分中的深度，在与上述低浓度杂质层的上表面平行的第1方向上延伸；
栅极绝缘膜，形成在上述栅极沟槽的内部；以及
栅极导体，在上述栅极沟槽的内部形成在上述栅极绝缘膜上；
设上述低浓度杂质层的上表面中与上述第1方向正交的方向为第2方向，设与上述第1方向及上述第2方向都正交的方向为第3方向时，
上述体区域包括：
第1体部分，在上述低浓度杂质层的平面视图中，将形成导通沟道的有源区域包含在内，距上述低浓度杂质层的上表面的深度固定为以μm为单位的D1；以及
第2体部分，在上述平面视图中，在将上述有源区域包围的外周区域侧与上述第1体部分邻接，以在上述第2方向上为有限的长度而具有距上述低浓度杂质层的上表面的深度固定为比上述第1体部分的深度浅的以μm为单位的D2的区间，
设从上述低浓度杂质层的上表面到上述源极区域的下表面的深度为以μm为单位的Ds时，D2<Ds<D1，
在从上述低浓度杂质层的上表面到深度D2的区间中，上述第1体部分的上述第3方向上的上述第2导电型的杂质浓度分布和上述第2体部分的上述第3方向上的上述第2导电型的杂质浓度分布在上述第2导电型的杂质浓度为1E19cm－3以上的范围中一致。
6.如权利要求5所述的半导体装置，其特征在于，
在包含上述第2方向和上述第3方向的平面的剖视中，与上述低浓度杂质层直接接触的氧化膜在上述第2方向上被设置在比上述第1体部分与上述第2体部分的边界靠上述半导体装置的外周区域侧。
7.如权利要求6所述的半导体装置，其特征在于，
在包含上述第2方向和上述第3方向的平面的剖视中，
上述第2体部分的深度固定为D2的区间是上述第2体部分的深度为固定的区间中的最接近于上述第1体部分的区间，
设上述体区域的下表面中的、上述第1体部分的深度D1达到末端而与上述第2体部分的下表面连接的点为第1连接点，设上述第2体部分的下表面中的、距上述第1体部分最远而深度D2达到末端的点为第2连接点时，
在包含上述第2方向和上述第3方向的平面的剖视中，上述第2体部分的深度在上述第2方向上单调地减小；
上述第2体部分具有：
第1区间，是上述第2体部分的下表面从上述第1连接点到上述第2体部分的深度向D2变化的区间；以及
第2区间，是上述第2体部分的下表面从上述第2连接点到上述体区域向在上述低浓度杂质层的上表面处达到末端的点变化的区间，
在包含上述第2方向和上述第3方向的平面的剖视中，上述第2体部分的上述第2区间处于上述氧化膜的正下方。
8.如权利要求7所述的半导体装置，其特征在于，
设在上述第2方向上从上述第1连接点到上述体区域在上述低浓度杂质层的上表面处达到末端的点的长度为以μm为单位的L1时，
上述半导体装置的以V为单位的漏极—源极间规格最大电压BVDSS处于BVDSS≤26.4×(L1)2－36.4×L1+31.5的关系。
9.如权利要求5所述的半导体装置，其特征在于，
在包含上述第2方向和上述第3方向的平面的剖视中，在上述第2方向上，与上述栅极导体为相同电位的栅极布线构造仅被设置在比上述第2体部分靠上述半导体装置的外周区域侧。
10.如权利要求1或5所述的半导体装置，其特征在于，
在上述第3方向上，上述栅极沟槽的内部的上述栅极导体的上表面比上述源极区域与上述体区域的界面靠上部，
从上述栅极导体的上表面到上述源极区域与上述体区域的界面的长度和从上述体区域与上述低浓度杂质层的界面到上述栅极沟槽的顶端的长度之和在上述半导体装置的面内是一定的。
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