JP2015070193A - 半導体装置 - Google Patents

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Abstract

【課題】半導体基板の表面に形成されたソース電極のコンタクト抵抗を充分に低減する。
【解決手段】左側のｐ層３１２は、半導体基板２０の表面に形成された溝２５の内面に形成されている。ｐ層３１１、３１２のどちらの表面においても、ソース領域となるｎ＋層３２が形成されている。右側のｐ層３１１において形成されたｎ＋層３２を貫通してｐ＋層３３が形成されている。これにより、ゲート電極４０の右側のｎ＋層３２、ｐ＋層３３と、ゲート電極４０の左側の溝２５内のｎ＋層３２は、共通のソース電極（主電極）５０に接続される。
【選択図】図１

Description

本発明は、半導体基板表面に主電極を具備する半導体装置の構造に関する。
パワー半導体素子として使用されてパワーＭＯＳＦＥＴの構造として、ＤＭＯＳ（Ｄｏｕｂｌｅ Ｄｉｆｆｕｓｅｄ ＭＯＳＦＥＴ）構造が用いられている。ＤＭＯＳ構造においては、ドレインとして機能するｎ＋基板の上に、ｎ層（エピタキシャル層）が形成された半導体基板が用いられる。このｎ層の表面にボディ領域となるｐ層がイオン注入等によって局所的に形成され、更に表面において、このｐ層の中にソース領域となるｎ＋層が局所的に形成される。ソース領域となるｎ＋層に隣接したゲート電極直下のボディ領域におけるチャネルのオン・オフがゲート電極に印加された電圧によって制御され、スイッチング動作がなされる。こうした構成のＭＯＳＦＥＴは、例えば特許文献１に記載されている。半導体基板は、シリコン（Ｓｉ）や炭化珪素（ＳｉＣ）で構成され、製造工程は異なるが、どちらにおいても同様の構造のパワー半導体素子が得られる。
特許文献１に記載の技術に限らず、こうしたＤＭＯＳ構造においては、表面にソース電極が形成され、このソース電極には、表面のソース領域（ｎ＋層）と共に、ボディ領域（ｐ層）が接続される。動作時には、ソース電極を介して大電流が流されるため、ソース電極とｎ＋層、ｐ層との間のコンタクト抵抗は小さくすることが必要である。このため、特許文献１に記載の技術においては、これらと直接接する電極の材料を最適化することによって、このコンタクト抵抗を小さくしている。
ＷＯ２００９／１２８３８２号公報
素子が微細化された場合には、ソース領域となるｎ＋層の面積は小さくなる。こうした場合においては、電極の材料を最適化したとしても、ソース電極との間の接触面積が小さくなるため、そのコンタクト抵抗を充分に低減することは困難であった。こうした状況は、特に半導体基板がＳｉＣで構成される場合において顕著であった。
このように、半導体基板の表面に形成されたソース電極のコンタクト抵抗を充分に低減することは困難であった。
本発明は、かかる問題点に鑑みてなされたものであり、上記問題点を解決する発明を提供することを目的とする。
本発明は、上記課題を解決すべく、以下に掲げる構成とした。
本発明の半導体装置は、半導体基板の表面側において第１の導電型をもつソース領域が前記第１の導電型と逆の第２の導電型をもつボディ領域の中に形成され、前記ソース領域及び前記ボディ領域と接続された主電極と、前記主電極を介して流れる電流を制御する電圧が印加されるゲート電極と、を前記半導体基板の表面側に具備する半導体装置であって、前記半導体基板の表面には溝が形成され、前記溝の内側面に前記ソース領域が露出し、前記主電極は、前記溝の内側面における前記ソース領域と接続されたことを特徴とする。
本発明の半導体装置は、前記ボディ領域と前記ソース領域とが、前記溝の内面において順次形成されたことを特徴とする。
本発明の半導体装置は、前記ボディ領域と前記ソース電極とが接続されるボディ領域接続領域が前記溝の底面よりも高い位置に設けられたことを特徴とする。
本発明の半導体装置は、前記半導体基板の表面において前記ゲート電極が一方向に延伸して形成され、前記溝及び前記ボディ領域接続領域は、前記ゲート電極と平行な方向において、交互に設けられたことを特徴とする。
本発明の半導体装置は、前記半導体基板の表面において前記ゲート電極が一方向に延伸して形成され、前記ソース領域及び前記ボディ領域は、前記ゲート電極からみた前記一方向と垂直な両側において前記半導体基板の表面に形成され、前記ゲート電極からみた前記一方向の一方の側において前記溝が形成され、前記主電極は前記溝の中に形成された前記ソース領域と接続されたことを特徴とする。
本発明の半導体装置は、前記ボディ領域と前記ソース電極とが接続されるボディ領域接続領域が前記溝の底面に設けられたことを特徴とする。
本発明の半導体装置において、前記主電極と前記ソース領域及び／又は前記ボディ領域とは、シリサイド電極を介して接続されたことを特徴とする。
本発明は以上のように構成されているので、半導体基板の表面に形成されたソース電極のコンタクト抵抗を充分に低減することができる。
本発明の実施の形態に係る半導体装置の断面図（ａ）、上面図（ｂ）である。 本発明の実施の形態に係る半導体装置の製造方法を示す工程断面図である。 本発明の実施の形態に係る半導体装置の製造方法を示す工程断面図（続き）である。 本発明の実施の形態に係る半導体装置の第１の変形例の上面図である。 本発明の実施の形態に係る半導体装置の第２の変形例の上面図（ａ）、断面図（ｂ）である。 本発明の実施の形態に係る半導体装置の第３の変形例の上面図（ａ）、断面図（ｂ）（ｃ）である。 ｐ層とｎ＋基板間の距離とソース・ドレイン間の耐圧との間の関係を算出した一例である。
以下、本発明の実施の形態となる半導体装置について説明する。この半導体装置は、半導体基板上に形成されたゲート電極によって、ソース電極・ドレイン電極間に流れる電流のオン・オフが制御されるＭＯＳＦＥＴである。このＭＯＳＦＥＴは、シリコン（Ｓｉ）や炭化珪素（ＳｉＣ）からなる半導体基板に形成される。この半導体装置においては、半導体基板の表面にソース電極が形成され、そのコンタクト抵抗が充分に低減される。
図１は、この半導体装置１０の構造を示す断面図（ａ）、上面図（ｂ）である。上面図（図１（ｂ））においては、半導体基板中の構成のみが示されており、ゲート電極、ソース電極等の記載は省略されている。図１（ａ）の断面図は、このＡ−Ａ方向の断面を示している。
ここでは、ｎ＋基板２１の上にｎ層２２が形成された半導体基板２０が用いられる。これらは、Ｓｉ、ＳｉＣ等で構成される。半導体基板２０の表面側には、ボディ領域となるｐ層３１が図中左右２箇所に形成されているが、これらの形態は大きく異なる。ゲート電極４０は、２つのｐ層３１の間において、ゲート酸化膜４１を介して形成されている。
ここで、右側のｐ層３１１は、特許文献１に記載の技術等と同様に、半導体基板２０（ｎ層２２）の表面に形成されているのに対し、左側のｐ層３１２は、半導体基板２０（ｎ層２２）の表面に形成された溝２５の内面に形成されている。ただし、ｐ層３１１、３１２のどちらの表面においても、ソース領域となるｎ＋層３２が形成されている。また、右側のｐ層３１１において形成されたｎ＋層３２を貫通してｐ＋層３３が形成されている。ｐ＋層３３は、その下のｐ層（ボディ領域）３１とソース電極（主電極）との間を接続するために設けられたボディ領域接続領域となる。
図１（ｂ）に示されるように、溝２５は、図１（ａ）における紙面と垂直方向に延伸しており、ｐ層３１１、３１２、ｎ＋層３２、ｐ＋層３３等も、これに沿って形成されている。また、ゲート電極４０、ゲート酸化膜４１についても同様である。
ゲート電極４０の右側においては、半導体基板２０の表面に露出したｎ＋層３２、ｐ＋層３３を覆って、Ｎｉシリサイド（ＮｉＳｉ）からなるシリサイド電極４２が形成されている。また、ゲート電極４０の左側においては、シリサイド電極４２は、溝２５の内面（側面、底面）に露出したｎ＋層３２を覆って形成されている。ゲート電極４０の上面側が層間絶縁層４３で覆われた上で、ソース電極５０が図中全面にわたり形成されている。これにより、ゲート電極４０の右側のｎ＋層３２、ｐ＋層３３と、ゲート電極４０の左側の溝２５内のｎ＋層３２は、共通のソース電極（主電極）５０に接続される。また、半導体基板２０の裏面側に露出したｎ＋基板２１にはドレイン電極５１が形成されている。
なお、実際の半導体装置においては、図１の構成は横方向に複数形成されており、ソース電極５０、ドレイン電極５１、ゲート電極４０はそれぞれ電気的に接続される。このため、ソース電極５０、ドレイン電極５１は、それぞれ半導体基板２０の表面側、裏面側を広い範囲で覆うように形成される。また、図示の範囲外、例えば半導体基板２０の表面側における溝２５の延伸方向の端部等において、全てのゲート電極４０は共通のゲート配線に接続され、ソース電極５０から独立した端子として表面側で取り出される。また、ｐ層３１１、３１２についても同様であり、ゲート電極４０と同様に、これらは共通のｐ層３１として、図示の範囲外で接続される。
上記の構造は、ソース電極５０、ドレイン電極５１間に流れる電流をゲート電極４０に印加された電圧で制御することができるＭＯＳＦＥＴ（パワーＭＯＳＦＥＴ）として機能する。この際、チャネルは、ゲート電極４０の下右側のｐ層３１１、下左側のｐ層３１２の表面に形成される。このチャネルを介して流れた電流は、更にｎ層２２を上下方向に流れる。この際、シリサイド電極４２が設けられたことにより、ｎ＋層３２、ｐ＋層３３との間のコンタクト抵抗を低くすることができる。
この構造においては、ｐ層３１２、ｎ＋層３２が順次溝２５中に形成され、ｎ＋層３２が溝２５の内側面、底面で露出する。このため、シリサイド電極４２とｎ＋層３２との間の接触面積を大きくすることができる。この際、この接触面積を特に溝２５の側面を用いることによって大きくすることができるために、溝２５を深く形成すれば、素子全体を大きくすることなしに接触面積を大きくとることができ、コンタクト抵抗を低減することができる。
ここで、ソース電極４０と接続されるのは、ｎ＋層（ソース領域）３２とｐ層（ボディ領域）３１であり、溝２５を形成することによって特に接触面積が大きくなるのは、ｎ＋層３２のみである。一般に、ＭＯＳＦＥＴにおいて、大電流が流されるのはソース領域（ｎ＋層）とドレイン電極の間であり、ｐ層（ボディ領域）にソース電極が接続されるのは、この動作の際の電位の制御が主目的である。このため、上記の動作において、ｐ層３１（ｐ層３１１、３１２）を介して大電流が流れることはなく、ｎ＋層３２のみに対するコンタクト抵抗を低減できる上記の構成は有効である。
この際、ソース領域となるｎ＋層３２は、ゲート電極４０の両側に形成され、ソース電極５０との間の接触面積が大きくなるのは、図１（ａ）における中央のゲート電極４０の左側のソース領域となるｎ＋層３２であり、右側のｎ＋層３２との間の接触面積は大きくならない。しかしながら、左側のｎ＋層３２と右側のｎ＋層３２とは共通のソース電極５０に接続されるため、ＭＯＳＦＥＴのソース領域として同様に機能する。
また、図１においては、ソース電極５０と接続されるｐ層３１は、図１においてはｐ＋層３３を介したｐ層３１１のみであり、ｐ層３１２はソース電極５０とは直接接続されない。しかしながら、前記の通り、ｐ層３１は実際には半導体基板２０においては一体化されているために、ｐ層３１１、３１２の電位はソース電極５０の電位として制御される。
このため、図１（ａ）の構成においては、図中中央のゲート電極４０の左側において、ｎ＋層３２とソース電極５０との間の電気的接続を行い、この部分では、ｎ＋層３２とソース電極５０の間のコンタクト面積を広げ、かつシリサイド電極４２を介することによって、コンタクト抵抗を低減している。一方、図中中央のゲート電極４０の右側においては、主にｐ層３１との間の電気的接続を行っている。ただし、この部分においても、ｐ＋層３３とシリサイド電極４２を介することにより、コンタクト抵抗を低減している。
また、前記の通り、動作電流は、ソース領域（ｎ＋層３２）からゲート電極４０下のチャネルを流れ、更にｎ層２２を下向きに流れる。この際、溝２５が形成された場合、ｎ層２２における電流経路は狭くなる。これに対して、上記の構造においては、ゲート電極４０の左側において溝２５を形成することによってｎ＋層３２とソース電極５０の間のコンタクト面積を広げた一方で、ゲート電極４０の右側においては溝２５の底面よりも高い位置にｐ＋層３３（ボディ領域接続領域）を設けている。これによって、ｎ層２２における上下方向の電流経路を広くすることができ、この部分の抵抗の増大を抑制することができる。
このように、上記の半導体装置においては、ソース電極５０のコンタクト抵抗を低減し、大電流動作を容易に行わせることができる。
次に、上記の半導体装置の製造方法について説明する。まず、図２（ａ）に示されるように、ＳｉＣのｎ＋基板２１の上にＳｉＣのｎ層２２がエピタキシャル成長によって形成された半導体基板２０が準備される。なお、図においては、ｎ＋基板２１はｎ層２２よりも厚く記載されているが、この膜厚設定は任意である。
次に、図２（ｂ）に示されるように、半導体基板（ｎ層２２）の表面に溝２５を形成する。溝２５は、例えばフォトレジストをマスクとし、ＣＦ４、ＳＦ６等のガスを用いたドライエッチングで形成することができ、例えば１μｍ程度の深さとすることができる。
次に、図２（ｃ）に示されるように、ｐ層３１（ｐ層３１１、３１２）を、フォトレジストをマスクとしたイオン注入によって形成する。この際に使用されるイオン種としては例えばアルミニウム（Ａｌ）を用い、２８０〜７００ｋｅＶ程度のエネルギーのものを用いることができる。この際には、溝２５との間の合わせ精度が高いことが要求されるが、この際に用いられるアライメントマークは、前記の溝２５のドライエッチングの際に、半導体基板２０上の凹部として同時に形成されるため、この合わせ精度を高くすることができる。イオン注入後、フォトレジスト除去、熱処理が行われることによって、ｐ層３１が形成される。
同様に、図２（ｄ）に示されるように、ｎ＋層３２をｐ層３１中に形成する。この場合のイオン注入は、７０〜２００ｋｅＶ程度のエネルギーの燐（Ｐ）イオンを用いて行われる。
次に、図２（ｅ）に示されるように、ｐ層３１１中に形成されたｎ＋層３２中に、イオン注入によって、ｐ＋層３３を形成する。この工程は、マスクパターンとイオンのドーズ量以外は図２（ｃ）と同様に行うことができる。この場合のドーズ量は、前記のｐ層３１を形成する場合よりも２桁程度高くすることが好ましい。
なお、ｐ層３１を形成するためのイオン注入（図２（ｃ））、ｎ＋層３２を形成するためのイオン注入（図２（ｄ））、ｐ＋層を形成するためのイオン注入（図２（ｅ））の順序を代えてもよい。また、熱処理は、これらのイオン注入のうちの最後に行われたものの後にのみ１回行ってもよい。この際の温度は例えば１８００℃程度である。
次に、図２（ｆ）に示されるように、図２（ｅ）の形態とされた半導体基板２０を熱酸化することによって、ＳｉＯ２からなるゲート酸化膜４１を表面に形成する。その厚さは、例えば５０ｎｍ程度とする。
次に、図２（ｇ）に示されるように、ゲート酸化膜４１上にゲート電極４０を形成する。ゲート電極４０は、例えば燐（Ｐ）やホウ素（Ｂ）が高濃度にドープされた多結晶シリコンを用いることができる。この材料をＣＶＤ法等によって全面に成膜した後に、フォトレジストをマスクとしたドライエッチングを行うことによって、図２（ｇ）の形態とすることができる。
次に、図２（ｈ）に示されるように、全面に層間絶縁層４３を形成する。層間絶縁層４３としては、例えばゲート酸化膜４１と同様にＳｉＯ２を使用することができるが、層間絶縁層４３とはゲート酸化膜４１よりも厚く、例えば６００ｎｍ程度の厚さでＣＶＤ法等によって成膜される。
次に、図３（ｉ）に示されるように、層間絶縁層４３及びゲート酸化膜４１を局所的にエッチングすることによって、ソース電極５０とコンタクトをとるべき半導体基板２０の表面を露出させる。この工程は、フォトレジストをマスクとしたＣＨＦ３等のガスを用いたドライエッチングによって行うことができる。これによって、ゲート電極４０の左側で溝２５中のｐ層３１２及びｎ＋層３２が、右側でｎ＋層３２及びｐ＋層３３が露出する。
次に、図３（ｊ）に示されるように、層間絶縁層４３に形成された開口部にシリサイド電極４２を形成する。実際にはこの工程は、図３（ｉ）の工程におけるドライエッチング後に、使用したフォトレジストを除去せずにシリサイド電極４２となる金属材料（例えばＮｉ等）を成膜した後に、フォトレジストを除去し、その後にシリサイド化反応を生じさせる熱処理を行うことによって行われる。これによって、層間絶縁層４３に形成された開口部以外に成膜された金属材料は除去され、この開口部以外においてのみシリサイド電極４２を形成することができる。
その後、図３（ｋ）に示されるように、表面側にソース電極５０を、裏面側にドレイン電極５１を、それぞれ形成する。これによって、図１の構成の半導体装置が容易に製造される。
なお、上記の構成において、溝２５やｐ＋層３３の構成として、図１以外の構成のものを用いることもできる。図４は、こうした構成の半導体装置（第１の変形例）の上面図である。そのＢ−Ｂ方向の断面図は、図１（ａ）と同様であり、そのＣ−Ｃ方向の断面は図１（ａ）を左右反転させた形状となる。
図１の構成においては、溝２５が連続的に形成され、溝２５と並行にｐ＋層３３（ボディ領域接続領域）が形成されていたのに対し、図４の構成においては、溝２５、ｐ＋層３３が互い違いに形成されている。この構成によって、ｎ＋層３２、ｐ＋層３３（ｐ層３１）へのコンタクト部分が分散され、電流を一様にソース電極５０に流し、かつｐ層３１の電位分布も一様にすることができる。この際、溝２５の側壁が用いられることにより、ｎ＋層３２に対するコンタクト抵抗が小さくなることは前記の通りである。また、ｎ層２２における上下方向の電流経路が広くなるのも前記と同様である。
また、図５は、ゲート電極４０の両側に溝２５を形成した第２の変形例の半導体装置の上面図（ａ）、そのＤ−Ｄ方向の断面図（ｂ）である。この構成においては、ゲート電極４０の左右の構造が対称となる。この場合には、ゲート電極４０の左右のどちらの側においてもソース電極５０の接触面積を大きくすることができる。また、ｐ＋層（ボディ領域接続領域）３３の総面積も広くすることができる。このため、ソース電極５０のコンタクト抵抗を特に低減することができる。ただし、ｎ層２２における上下方向の電流経路は狭くなるため、動作時におけるｎ層２２の抵抗が充分に低い場合において、この構成は特に有効である。
また、上記の半導体装置は、いずれも表面にゲート電極が形成されたプレーナゲート型であったが、溝中にゲート電極を具備するトレンチゲート型においても、同様の構成を適用することができる。図６は、こうした構成の半導体装置（第３の変形例）の上面図（ａ）、そのＥ−Ｅ方向の断面図（ｂ）、そのＦ−Ｆ方向の断面図（ｃ）である。平面図（図６（ａ））においては、ｐ層３１、ｎ＋層３２、ソース電極５０等の記載は省略されている。この半導体装置においては、ゲート溝６１が形成され、その中にゲート酸化膜４１、ゲート電極４０が形成されている。溝２５は、このゲート溝６１に並行に設けられる。第１の変形例と同様に、溝２５、ｐ＋層３３が互い違いに形成されていることにより、同様の効果を奏する。すなわち、プレーナゲート型に限定されず、トレンチゲート型の素子においても、ソース領域とソース電極との間の接続部分の構造を同様とすることができる。
上記のいずれの構成においても、溝２５を深く形成した場合には、ソース電極５０のコンタクト抵抗が小さくなる一方で、溝２５底面のｐ層３１（３１１）とドレイン電極５１と接続されたｎ＋基板１１との間の間隔が狭くなるために、ソース・ドレイン間の耐圧が低下する。図７は、半導体基板がＳｉＣで構成された場合におけるｐ層・ｎ＋基板間距離とソース・ドレイン間の耐圧との間の関係を算出した一例である。この結果より、例えば１２００Ｖ以上の耐圧を確保することが必要な場合には、この距離を７μｍ以上とすればよい。例えば、ｎ層２２の厚さを１１μｍ、ｐ層３１の厚さを１μｍとした場合には、耐圧１２００Ｖを確保できる溝２５の最大深さは３μｍとなる。
上記の例において、ソース電極とｐ層との間の接続方法は任意である。例えば、図１等において、ｐ＋層３３を形成する代わりに、同じ領域においてｎ＋層３２をエッチングにより除去し、ｐ層３１（ボディ領域）との間のコンタクトをとることも可能である。また、上記の例では、ソース領域がｎ型（第１の導電型）であり、ボディ領域がｐ型（第２の導電型）であるとしたが、導電型が逆の組み合わせであっても同様の構成によって同様の効果を奏することは明らかである。
また、上記の例では、ソース電極がシリサイド電極を介して半導体基板側と接するものとしたが、シリサイド電極を用いなくとも充分に低いコンタクト抵抗が得られる場合には、シリサイド電極は不要である。
なお、上記の例では、この半導体装置がＭＯＳＦＥＴ（パワーＭＯＳＦＥＴ）であるものとしたが、同様の構造が半導体基板の表面で用いられる半導体装置、例えばＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）においても同様の構造が有効であることは明らかである。
１０ 半導体装置（ＭＯＳＦＥＴ）
２０ 半導体基板
２１ ｎ＋基板
２２ ｎ層
２５ 溝
３１、３１１、３１２ ｐ層（ボディ領域）
３２ ｎ＋層（ソース領域）
３３ ｐ＋層
４０ ゲート電極
４１ ゲート酸化膜
４２ シリサイド電極
４３ 層間絶縁層
５０ ソース電極（主電極）
５１ ドレイン電極

Claims (7)

  1. 半導体基板の表面側において第１の導電型をもつソース領域が前記第１の導電型と逆の第２の導電型をもつボディ領域の中に形成され、前記ソース領域及び前記ボディ領域と接続された主電極と、前記主電極を介して流れる電流を制御する電圧が印加されるゲート電極と、を前記半導体基板の表面側に具備する半導体装置であって、
    前記半導体基板の表面には溝が形成され、
    前記溝の内側面に前記ソース領域が露出し、前記主電極は、前記溝の内側面における前記ソース領域と接続されたことを特徴とする半導体装置。
  2. 前記ボディ領域と前記ソース領域とが、前記溝の内面において順次形成されたことを特徴とする請求項１に記載の半導体装置。
  3. 前記ボディ領域と前記ソース電極とが接続されるボディ領域接続領域が前記溝の底面よりも高い位置に設けられたことを特徴とする請求項２に記載の半導体装置。
  4. 前記半導体基板の表面において前記ゲート電極が一方向に延伸して形成され、
    前記溝及び前記ボディ領域接続領域は、前記ゲート電極と平行な方向において、交互に設けられたことを特徴とする請求項３に記載の半導体装置。
  5. 前記半導体基板の表面において前記ゲート電極が一方向に延伸して形成され、
    前記ソース領域及び前記ボディ領域は、前記ゲート電極からみた前記一方向と垂直な両側において前記半導体基板の表面に形成され、
    前記ゲート電極からみた前記一方向の一方の側において前記溝が形成され、前記主電極は前記溝の中に形成された前記ソース領域と接続されたことを特徴とする請求項３に記載の半導体装置。
  6. 前記ボディ領域と前記ソース電極とが接続されるボディ領域接続領域が前記溝の底面に設けられたことを特徴とする請求項２に記載の半導体装置。
  7. 前記主電極と前記ソース領域及び／又は前記ボディ領域とは、シリサイド電極を介して接続されたことを特徴とする請求項１から請求項６までのいずれか１項に記載の半導体装置。
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