WO2022118509A1 - 半導体装置 - Google Patents

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WO2022118509A1
WO2022118509A1 PCT/JP2021/032187 JP2021032187W WO2022118509A1 WO 2022118509 A1 WO2022118509 A1 WO 2022118509A1 JP 2021032187 W JP2021032187 W JP 2021032187W WO 2022118509 A1 WO2022118509 A1 WO 2022118509A1
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mosfet
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建瑠 須藤
知夏 末松
浩史 三木
慶亮 小林
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株式会社日立製作所
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    • H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors

Definitions

  • the present invention relates to a semiconductor device, and more particularly to a semiconductor device using a semiconductor substrate made of silicon carbide.
  • MOSFET Metal Oxide Semiconductor Field Effect Transistor
  • Si silicon
  • SiC silicon carbide
  • the thickness of the drift layer for maintaining the withstand voltage is reduced to about 1/10 as compared with the Si power MOSFET, and the impurities in the drift layer are reduced.
  • the concentration can be increased by about 100 times.
  • the element resistance can be theoretically reduced by three orders of magnitude or more.
  • the SiC power MOSFET can reduce the on-resistance at the same withstand voltage and can operate in a high temperature environment. Therefore, SiC semiconductor devices are expected to have higher performance than Si semiconductor devices.
  • Patent Document 1 discloses a trench-type SiC power MOSFET as a device capable of widening an effective channel width.
  • a trench is formed in the SiC substrate, and a part of the gate electrode is embedded in the trench.
  • the electric field is concentrated at the corner of the trench, so that the bending of the energy band becomes strong and the parasitic channel with a low threshold voltage is likely to occur. Therefore, in the past, measures have been taken to eliminate the above-mentioned parasitic channels.
  • the SiC power MOSFET has a problem that the channel mobility is lowered because the electron scattering is strong at the interface between the gate insulating film such as the silicon oxide film and the SiC layer.
  • the impurity concentration in the channel region it is conceivable to reduce the impurity concentration in the channel region, but this causes problems such as a low threshold voltage and a tendency for the SiC power MOSFET to become a normalion.
  • the semiconductor device includes a MOSFET made of silicon carbide and formed on a semiconductor substrate which is the first conductive type.
  • the MOSFET is formed on the semiconductor substrate, is made of silicon carbide, and has a first conductive type epitaxial layer and a second conductive layer formed on the epitaxial layer and opposite to the first conductive type.
  • the channel region has a special portion in which an inversion layer is formed by a two-dimensional electric field distribution when the MOSFET is in the ON state.
  • the semiconductor device includes a MOSFET made of silicon carbide and formed on a semiconductor substrate which is the first conductive type.
  • the MOSFET is formed on the semiconductor substrate, is made of silicon carbide, and has a first conductive type epitaxial layer and a second conductive layer formed on the epitaxial layer and opposite to the first conductive type.
  • the current flowing in the vicinity of the first corner portion formed by the upper surface of the body region and the side surface of the trench occupies 50% or more of the current flowing in the entire channel region.
  • the performance of the semiconductor device can be improved.
  • FIG. It is a perspective view which shows the semiconductor device in Embodiment 3.
  • FIG. It is sectional drawing which shows the semiconductor device in Embodiment 3.
  • FIG. It is sectional drawing which shows the semiconductor device in Embodiment 3.
  • FIG. It is a schematic diagram which shows the simulation result by the inventors of this application. It is a schematic diagram which shows the simulation result by the inventors of this application. It is a schematic diagram which shows the simulation result by the inventors of this application. It is a graph which shows the measurement result by the inventors of this application. It is an enlarged sectional view which shows the semiconductor device in Embodiment 3.
  • FIG. It is a graph which shows the measurement result by the inventors of this application. It is an enlarged sectional view which shows the semiconductor device in the modification.
  • the X, Y, and Z directions described in the present application intersect each other and are orthogonal to each other.
  • the Z direction is described as the vertical direction, the vertical direction, the height direction, or the thickness direction of a certain structure.
  • the expression "planar view" used in the present application means that a surface composed of the X direction and the Y direction is viewed from the Z direction.
  • FIGS. 1 and 2 are an enlarged schematic view of a part of a SiC power MOSFET provided in a semiconductor device, and show a cross section in the gate width direction. Further, FIG. 1 is a SiC power MOSFET in the prior art, and FIG. 2 is a SiC power MOSFET in the first embodiment.
  • the SiC power MOSFET is formed on a semiconductor substrate made of silicon carbide (SiC).
  • An epitaxial layer made of SiC is formed on the semiconductor substrate, and a body region 3 is formed on the epitaxial layer.
  • a gate electrode GE is formed on the body region 3 via a gate insulating film GI.
  • a part of the body region 3 constitutes a channel region CH adjacent to the gate electrode GE via the gate insulating film GI.
  • the inversion layer IVL is formed in the channel region CH.
  • the direction in which the current flows is the Y direction, and the arrows in the figure indicate the direction of the electric field.
  • the direction of the electric field is configured only in the Z direction, and the inversion layer IVL is formed by the one-dimensional electric field distribution.
  • the direction of the electric field is configured in the Z direction and the X direction, and the inverted layer IVL is formed by the two-dimensional electric field distribution.
  • the location where such a two-dimensional electric field distribution is generated exists at least in a part of the channel region CH, and may exist in the entire channel region CH.
  • a portion of the channel region CH where a two-dimensional electric field distribution is generated will be described as a special portion SP.
  • the channel region CH of the SiC power MOSFET has the special portion SP, a current can be passed to a position away from the interface between the gate insulating film GI and the body region 3. Then, when the SiC power MOSFET is in the ON state, the current flowing through the special portion SP becomes dominant and occupies 50% or more of the current flowing through the entire channel region CH. Therefore, it is possible to suppress the decrease in the threshold voltage and improve the channel mobility.
  • FIG. 3 shows a planar type MOSFET as an example of the SiC power MOSFET provided in the semiconductor device according to the first embodiment. Note that FIG. 3 is a cross-sectional view in the gate length direction.
  • the semiconductor substrate 1 has a front surface and a back surface, is made of SiC, and is n-type. Above the surface of the semiconductor substrate 1, an epitaxial layer 2 made of SiC and having an n ⁇ type is formed. Further, a back surface electrode 8 is formed as a drain electrode on the back surface of the semiconductor substrate 1.
  • a p - type body region 3 is formed in the epitaxial layer 2.
  • a p-type diffusion region 4 and an n-type source region 5 are formed in the p - type body region 3.
  • the p-type diffusion region 4 is provided for the purpose of reducing the contact resistance between the p - type body region 3 and the source electrode 7.
  • the gate electrode GE is formed on the epitaxial layer 2 via the gate insulating film GI so as to cover at least a part of the p - type body region 3.
  • the gate insulating film GI is, for example, a silicon oxide film
  • the gate electrode GE is, for example, a polycrystalline silicon film into which an n-type impurity is introduced.
  • the channel region CH is a part of the p - type body region 3 and is a region adjacent to the gate electrode GE via the gate insulating film GI. Further, the epitaxial layer 2 located on the opposite side of the n-type source region 5 so as to sandwich the channel region CH functions as a part of the SiC power MOSFET drain region.
  • the path passing through the back surface electrode 8, the n-type semiconductor substrate 1, the n - type epitaxial layer 2, the channel region CH, the n-type source region 5, and the source electrode 7 is the current path.
  • the parameters such as the impurity concentration contained in each configuration are as follows.
  • the n-type semiconductor substrate 1 has an impurity concentration of, for example, 1 ⁇ 10 18 to 1 ⁇ 10 21 cm -3 .
  • the n - type epitaxial layer 2 has a thickness of, for example, 1 to 100 ⁇ m, and has a lower impurity concentration than the n-type semiconductor substrate 1, for example, impurities of 1 ⁇ 10 15 to 1 ⁇ 10 16 cm -3 . Has a concentration.
  • the p - type body region 3 is formed deeper than the p-type diffusion region 4 and the n-type source region 5, and has an impurity concentration of, for example, 1 ⁇ 10 16 to 1 ⁇ 10 18 cm -3 .
  • the p-type diffusion region 4 has a higher impurity concentration than the p - type body region 3, for example, 1 ⁇ 10 18 to 1 ⁇ 10 20 cm -3 .
  • the n-type source region 5 has a higher impurity concentration than the n - type epitaxial layer 2, for example, 1 ⁇ 10 18 to 1 ⁇ 10 20 cm -3 .
  • An interlayer insulating film 6 is formed on the epitaxial layer 2 so as to cover the gate insulating film GI and the gate electrode GE.
  • the interlayer insulating film 6 is, for example, a silicon oxide film.
  • a source electrode 7 is formed on the interlayer insulating film 6.
  • the source electrode 7 is configured to include, for example, a metal film mainly composed of aluminum.
  • the source electrode 7 is embedded in a plurality of holes formed in the interlayer insulating film 6 and is electrically connected to the p-type diffusion region 4 and the n-type source region 5. With such a configuration, the source potential can be supplied from the source electrode 7 to the p - type body region 3, the p-type diffusion region 4, and the n-type source region 5.
  • the source potential is, for example, a ground potential.
  • the interlayer insulating film 6 exists between the gate electrode GE and the source electrode 7, they are insulated from each other.
  • a silicide film is provided at the bottom of the hole for the purpose of reducing the contact resistance between the p-type diffusion region 4 and the n-type source region 5 and the source electrode 7. It may have been.
  • FIG. 4 and 5 are enlarged views of the special portion SP of the channel region CH and are cross-sectional views in the gate width direction.
  • FIG. 4 shows the impurity concentration of the special portion SP.
  • FIG. 5 shows the impurity concentration of FIG. 4 and the inverting charge density generated in the special portion SP when the SiC power MOSFET is turned on.
  • the arrows in the figure indicate the direction of the electric field.
  • the special portion SP is configured by alternately arranging a low concentration region and a high concentration region having a higher impurity concentration than the low concentration region.
  • the special portion SP includes a plurality of low-concentration regions and a plurality of high-concentration regions, and is configured by repeatedly arranging the low-concentration region and the high-concentration region in the gate width direction (X direction). There is.
  • such an alternate arrangement can be formed by selectively implanting ions using, for example, a resist pattern in the step of forming the p - type body region 3.
  • the electric field direction is configured in the Z direction and the X direction, and a two-dimensional electric field distribution is generated. That is, the two-dimensional electric field distribution is generated in a plane perpendicular to the direction (Y direction) of the current flowing through the channel region CH.
  • the electric field is dispersed and a high threshold voltage is obtained as compared with the case where the entire channel region CH has a low concentration (low concentration uniform).
  • the electric field is concentrated and the threshold voltage becomes low as compared with the case where the entire channel region CH has a high concentration (high concentration uniform).
  • FIG. 6 shows the relationship between the gate voltage and the amount of inverting charge. “Low concentration uniform”, “High concentration uniform”, when the entire channel region CH has a medium concentration (medium concentration uniform), and implementation.
  • the graph of the alternate arrangement of Form 1 is shown.
  • the impurity concentration of "low concentration uniform” is about 1 x 10 17 cm -3
  • the impurity concentration of "medium concentration uniform” is about 4 x 10 17 cm -3
  • the threshold voltage can be maintained constant as an appropriate value.
  • FIG. 7 shows the relationship between the depth position of the p - type body region 3 (channel region CH) and the charge density, and shows a graph of “medium concentration uniform” and the alternate arrangement of the first embodiment. There is.
  • the alternate arrangement of the first embodiment obtains a higher charge density than the “medium concentration uniform”. That is, in the alternate arrangement of the first embodiment, more charges are generated at a position away from the interface between the gate insulating film GI and the p - type body region 3.
  • the SiC power MOSFET has a problem that the channel mobility becomes low because the scattering at the interface is strong. Further, if the impurity concentration in the channel region CH is lowered in order to increase the channel mobility, there is a problem that the threshold voltage becomes low.
  • the decrease in the threshold voltage can be suppressed. Then, since a large amount of electric charge can be generated at a position away from the interface, it is less likely to be affected by scattering at the interface. Therefore, the resistance at a deep position can be reduced and the channel mobility can be improved.
  • the current flowing through the special portion SP becomes dominant. Specifically, the current flowing through the special portion SP occupies 50% or more of the current flowing through the entire channel region CH.
  • the first embodiment it is possible to suppress the decrease in the threshold voltage and improve the channel mobility, so that the performance of the semiconductor device provided with the SiC power MOSFET can be improved.
  • a method different from the alternate arrangement of the first embodiment is applied in order to generate a two-dimensional electric field distribution.
  • a part of the special portion SP includes a negatively charged trap layer 9a as shown in FIG. 8 or a positively charged trap layer 9b as shown in FIG. Includes.
  • the special portion SP including the negative trap layer 9a or the positive trap layer 9b can be formed by intentionally leaving the above-mentioned defects in a part of the channel region CH.
  • the presence of the negative trap layer 9a or the positive trap layer 9b can cause electric field dispersion and electric field concentration. That is, even in the second embodiment, a two-dimensional electric field distribution can be generated as in the first embodiment.
  • the region where the negative trap layer 9a exists has low channel mobility. Moreover, it becomes a high resistance region. That is, the region in which the negative trap layer 9a exists acts like the high concentration region of the first embodiment. Therefore, a special portion SP in which the inverted layer IVL is formed by the two-dimensional electric field distribution can be provided in a part of the channel region CH.
  • FIG. 10 is a table summarizing the measurement results of FIGS. 6 and 7 of the first embodiment and the measurement results of the second embodiment. As shown in FIG. 10, also in the second embodiment, it is possible to suppress the decrease in the threshold voltage and improve the channel mobility.
  • the planar type MOSFET is exemplified as the SiC power MOSFET, but in the third embodiment, the trench gate type MOSFET as shown in FIGS. 11 to 13 is exemplified as the SiC power MOSFET.
  • a plurality of trench TRs are formed in the p - type body region 3 so that their bottom surfaces are located within the plurality of p - type body regions.
  • a part of the gate electrode GE is embedded inside a plurality of trench TRs via the gate insulating film GI.
  • the depth of the trench TR from the upper surface of the n - type epitaxial layer 2 is shallower than the depth of the p - type body region 3, for example, 0.1 to 1.5 ⁇ m.
  • an insulating film 12 is formed between the p - shaped body region 3 outside the trench TR and the gate electrode GE.
  • the insulating film 12 is made of, for example, a silicon oxide film. Further, the thickness of the insulating film 12 is thicker than the thickness of the gate insulating film GI. Therefore, the electric field applied to the channel region CH is almost unaffected by the gate electrode GE on the insulating film 12, and is mainly affected by the gate electrode GE located on the side surface of the trench TR.
  • an n-type current diffusion region 10 is formed in a p - type body region 3 opposite to the n-type source region 5 with the trench TR interposed therebetween.
  • the n-type current diffusion region 10 is formed over the n - type epitaxial layer 2 and functions as a part of the drain region together with the n - type epitaxial layer 2.
  • the impurity concentration of the n-type current diffusion region 10 is equivalent to the impurity concentration of the n-type source region 5.
  • a p-type electric field relaxation region 11 is formed on the surface of the n-type current diffusion region 10.
  • the impurity concentration of the p-type electric field relaxation region 11 is equivalent to the impurity concentration of the p-type diffusion region 4.
  • the side surface S1 of the trench TR is in contact with the n-type source region 5, and the side surface S2 facing the side surface S1 is in contact with the n-type current diffusion region 10.
  • the side surface S3 of the trench TR and the side surface S4 facing the side surface S3 are in contact with the p - shaped body region 3.
  • the p - shaped body region 3 located between the trenches TR becomes the channel region CH.
  • a special portion SP in which a two-dimensional electric field distribution is generated is provided in the vicinity of the corner portion CP1 composed of the side surfaces S3 and S4 of the trench TR and the upper surface of the p - shaped body region 3. be able to.
  • FIGS. 14 to 16 are schematic views showing the simulation results by the inventors of the present application.
  • FIG. 17 is a graph showing the relationship between the gate voltage and the drain current.
  • the "corner portion” shown in FIGS. 14 to 17 corresponds to the corner portion CP1 in FIG. 13, and the "flat portion” corresponds to the side surface S3 and the side surface S4 in FIG.
  • the width of the depletion layer DPL formed in the vicinity of the corner portion is a flat portion (side surface S3) separated from the corner portion. , 10% or more larger than the width of the depletion layer DPL formed in the vicinity of the side surface S4).
  • the subthreshold slope (d (log (Id)) / d (Vgs)) in the vicinity of the corner portion (corner portion CP1) is a corner. It is different from the subthreshold slope in the vicinity of the flat portion (side surface S3, side surface S4) away from the portion. In the vicinity of the corner, the potential changes at a speed about three times as fast as in the vicinity of the flat portion away from the corner. Therefore, even with the same change in Vgs (d (Vgs)), the amount of change in current is larger near the corners, and the subthreshold slope becomes steeper.
  • FIG. 18 is an enlarged cross-sectional view of the vicinity of the trench TR
  • FIG. 19 is a graph showing the relationship between the gate voltage and the amount of inverting charge. Further, in FIG. 19, the measurement is performed in a state where the flat portion (side surface S3, side surface S4) is divided into the first to third flat portions.
  • the SiC power MOSFET rises at the corners before the first to third flat portions and the bottom portion. That is, the threshold voltage is low at the corner.
  • the current in the first to third flat portions is the main one as in the prior art, the current in the corner portion is regarded as a parasitic channel that causes minute leakage from an early stage.
  • the SiC power MOSFET is designed so that the current at the corners becomes the main component when the SiC power MOSFET is on, the subthreshold slope is steep and the amount of current is large at the corners, so that the SiC power MOSFET is Can be used as an excellent switch element.
  • the design is performed so that the current flowing in the vicinity of the corner portion CP1 (special portion SP) occupies 50% or more of the current flowing in the entire channel region CH.
  • Specific designs include methods such as making the depth of the trench TR shallower or increasing the concentration of impurities in the flat portion.
  • the special portion SP in the vicinity of the corner portion CP1 having a steep subthreshold slope is used as the main channel, so that the threshold voltage can be set as in the first and second embodiments. It is possible to suppress the decrease and improve the channel mobility.
  • Modification example 20 and 21 show a modification of the third embodiment and are enlarged cross-sectional views of the vicinity of the trench TR.
  • FIG. 20 shows only the structure of the trench TR
  • FIG. 21 shows a state in which the gate insulating film GI and the gate electrode GE are embedded inside the trench TR.
  • a plurality of corners CP2 are formed inside the trench TR.
  • the side surface S3 of the trench TR includes a plurality of top surfaces T31 and a plurality of side surfaces S31.
  • the plurality of upper surfaces T31 connect the two side surfaces S31.
  • the side surface S4 of the trench TR includes a plurality of top surfaces S41 and a plurality of side surfaces S41.
  • the plurality of upper surfaces S41 connect the two side surfaces S41.
  • a plurality of corner portions CP2 are configured by such a plurality of upper surface T31 and a plurality of side surface S31, and a plurality of upper surface T41 and a plurality of side surface S41. Then, a two-dimensional electric field distribution can be generated in the vicinity of the plurality of corners CP2.
  • the special portion SP is provided not only in the vicinity of the corner portion CP1 but also in the vicinity of the plurality of corner portions CP2. Since the number of special unit SPs can be increased, it becomes easy to use a plurality of special unit SPs as the main channel, and the channel mobility is further improved.
  • a plurality of trench TRs are adjacent to each other in the X direction, a plurality of corner portions CP2 are provided in each of the plurality of trench TRs. Further, the number of corner portions CP2 formed in the trench TR is provided on each of the side surface S3 and the side surface S4, but the number of corner portions CP2 may be three or more.
  • FIG. 22 and 23 are graphs showing the relationship between the gate voltage and the drain electrode.
  • FIG. 22 is a graph of the third embodiment
  • FIG. 23 is a graph of a modified example.
  • the amount of current in the corner portion is larger than the amount of current in the flat portion, and the amount of current in the corner portion is the main component. It turns out. That is, it can be seen that the corners function as the main channel.
  • the modified example is more current. It turns out that a larger amount can be obtained.
  • the total of the current flowing in the vicinity of the corner portion CP1 and the current flowing in the vicinity of the plurality of corner portions CP2 occupies 50% or more of the current flowing in the entire channel region CH.
  • FIG. 24 and 25 are enlarged cross-sectional views of the vicinity of the corner CP2.
  • FIG. 24 is a cross-sectional view of a modified example
  • FIG. 25 is a cross-sectional view of a comparative example.
  • the lengths of the plurality of top surfaces T31 and the lengths of the plurality of side surfaces S31 are the widths of the depletion layer DPL formed in the vicinity of the side surface S31 away from the corner CP2 when the SiC power MOSFET is on, respectively. Designed to be longer than.
  • the length of the upper surface T31 described here is a length along the X direction
  • the length of the side surface S31 is a length along the Y direction.
  • the electric field concentration is not sufficiently generated. If the length L1 of the upper surface T31 is longer than the width of the depletion layer DPL formed in the vicinity of the side surface S31 as in the modified example of FIG. 24, electric field concentration can be sufficiently generated.
  • the length L1 of the upper surface T31 is shown and the length of the side surface S31 is not shown, but the length of the side surface S31 is also the same as the length L1 of the upper surface T31, and the corner portion CP2. It is longer than the width of the depletion layer DPL formed in the vicinity of the side surface S31 away from.
  • the semiconductor substrate 1 is an n-type and the transistor is an n-type MOSFET, but a p-type semiconductor substrate can also be used.
  • the p-type MOSFET can be configured by reversing the conductive type of each impurity region formed on the semiconductor substrate.
  • n-type semiconductor substrate 2 n - type epitaxial layer 3 p - type body region 4 p-type diffusion region 5 n-type source region 6 interlayer insulating film 7 source electrode 8 backside electrode 9a negative trap layer 9b positive Trap layer 10 n-type current diffusion region 11 p-type electric field relaxation region 12 Insulation film CH channel region CP1, CP2 Corner DPL Depletion layer GE Gate electrode GI Gate insulating film IVL Inverted layer S1 to S4, S31, S41 Side surface SP special Part T31, T41 Top surface TR trench

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Abstract

閾値電圧の低下を抑制すると共に、チャネル移動度を向上させることで、半導体装置の性能を向上する。半導体装置は、炭化珪素からなり、且つ、ｎ型である半導体基板上に形成されたＭＯＳＦＥＴを備える。ＭＯＳＦＥＴは、ｐ－型のボディ領域３と、ゲート絶縁膜ＧＩと、ゲート電極ＧＥと、ｐ－型のボディ領域３の一部であり、且つ、ゲート絶縁膜ＧＩを介してゲート電極ＧＥに隣接するチャネル領域ＣＨとを有する。ここで、チャネル領域ＣＨは、ＭＯＳＦＥＴがオン状態の際に、２次元の電界分布によって反転層ＩＶＬが形成される特殊部ＳＰを有する。

Description

半導体装置
　本発明は、半導体装置に関し、特に、炭化珪素からなる半導体基板を用いた半導体装置に関する。
　パワー半導体デバイスの一つである電界効果トランジスタ（ＭＯＳＦＥＴ：Metal Oxide Semiconductor Field Effect Transistor）において、従来では、珪素（Ｓｉ）基板を用いたパワーＭＯＳＦＥＴ（ＳｉパワーＭＯＳＦＥＴ）が主流であった。しかし、炭化珪素（ＳｉＣ）における絶縁破壊に対する電界強度は、Ｓｉにおける電界強度と比較して、約１桁大きい。
　このため、ＳｉＣ基板を用いたパワーＭＯＳＦＥＴ（ＳｉＣパワーＭＯＳＦＥＴ）では、ＳｉパワーＭＯＳＦＥＴと比較して、耐圧を保持するためのドリフト層の厚さを約１／１０に薄くし、上記ドリフト層の不純物濃度を１００倍程度高くすることができる。その結果、ＳｉＣパワーＭＯＳＦＥＴにおいて、理論上、素子抵抗を３桁以上低くすることができる。また、ＳｉＣはＳｉに対してバンドギャップが約３倍大きいので、ＳｉＣパワーＭＯＳＦＥＴは、同耐圧におけるオン抵抗を低くでき、高温環境下における動作も可能である。それ故、ＳｉＣ半導体素子には、Ｓｉ半導体素子を超える性能が期待されている。
　例えば特許文献１には、実効的なチャネル幅を広くできるデバイスとして、トレンチ型のＳｉＣパワーＭＯＳＦＥＴが開示されている。このトレンチ型のＳｉＣパワーＭＯＳＦＥＴでは、ＳｉＣ基板にトレンチが形成され、上記トレンチ内にゲート電極の一部が埋め込まれている。
国際公開第２０１６／１１６９９８号
　トレンチ型のＳｉＣパワーＭＯＳＦＥＴでは、上記トレンチの角部において電界が集中することで、エネルギーバンドの曲がりが強くなり、低い閾値電圧の寄生チャネルが発生し易くなる。それ故、従来では、上記寄生チャネルを排除するような工夫が成されてきた。
　一方で、ＳｉＣパワーＭＯＳＦＥＴでは、酸化シリコン膜のようなゲート絶縁膜と、ＳｉＣ層との界面において電子の散乱が強いので、チャネル移動度が低くなるという問題がある。チャネル移動度を高くするために、チャネル領域の不純物濃度を低くすることが考えられるが、そうすると、閾値電圧が低くなり、ＳｉＣパワーＭＯＳＦＥＴがノーマリオンになり易くなる等の問題が生じる。
　従って、閾値電圧の低下を抑制すると共に、チャネル移動度を向上させることで、半導体装置の性能を向上できる技術の開発が望まれる。その他の課題および新規な特徴は、本明細書の記述および添付図面から明らかになる。
　本願において開示される実施の形態のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
　一実施の形態である半導体装置は、炭化珪素からなり、且つ、第１導電型である半導体基板上に形成されたＭＯＳＦＥＴを備える。前記ＭＯＳＦＥＴは、前記半導体基板上に形成され、炭化珪素からなり、且つ、前記第１導電型であるエピタキシャル層と、前記エピタキシャル層に形成され、且つ、前記第１導電型と反対の第２導電型であるボディ領域と、少なくとも前記ボディ領域の一部を覆うように、前記エピタキシャル層上にゲート絶縁膜を介して形成されたゲート電極と、前記ボディ領域の一部であり、且つ、前記ゲート絶縁膜を介して前記ゲート電極に隣接するチャネル領域と、を有する。ここで、前記チャネル領域は、前記ＭＯＳＦＥＴがオン状態の際に、２次元の電界分布によって反転層が形成される特殊部を有する。
　また、一実施の形態である半導体装置は、炭化珪素からなり、且つ、第１導電型である半導体基板上に形成されたＭＯＳＦＥＴを備える。前記ＭＯＳＦＥＴは、前記半導体基板上に形成され、炭化珪素からなり、且つ、前記第１導電型であるエピタキシャル層と、前記エピタキシャル層に形成され、且つ、前記第１導電型と反対の第２導電型であるボディ領域と、前記ボディ領域に形成され、且つ、その底面が前記ボディ領域内に位置するトレンチと、少なくとも前記ボディ領域の一部を覆うように、前記エピタキシャル層上に形成され、且つ、ゲート絶縁膜を介して前記トレンチの内部に埋め込まれたゲート電極と、前記ボディ領域の一部であり、且つ、前記ゲート絶縁膜を介して前記ゲート電極に隣接するチャネル領域と、を有する。ここで、前記ボディ領域の上面と、前記トレンチの側面とによって構成される第１角部の付近を流れる電流は、前記チャネル領域全体を流れる電流のうち５０％以上を占める。
　一実施の形態によれば、半導体装置の性能を向上できる。
従来技術における半導体装置を示す模式図である。 実施の形態１における半導体装置の特徴を説明するための模式図である。 実施の形態１における半導体装置を示す断面図である。 実施の形態１における半導体装置を示す断面図である。 実施の形態１における半導体装置を示す断面図である。 本願発明者らによる計測結果を示すグラフである。 本願発明者らによる計測結果を示すグラフである。 実施の形態２における半導体装置を示す断面図である。 実施の形態２における半導体装置を示す断面図である。 本願発明者らによる計測結果を示す表である。 実施の形態３における半導体装置を示す斜視図である。 実施の形態３における半導体装置を示す断面図である。 実施の形態３における半導体装置を示す断面図である。 本願発明者らによるシミュレーション結果を示す模式図である。 本願発明者らによるシミュレーション結果を示す模式図である。 本願発明者らによるシミュレーション結果を示す模式図である。 本願発明者らによる計測結果を示すグラフである。 実施の形態３における半導体装置を示す拡大断面図である。 本願発明者らによる計測結果を示すグラフである。 変形例における半導体装置を示す拡大断面図である。 変形例における半導体装置を示す拡大断面図である。 本願発明者らによる計測結果を示すグラフである。 本願発明者らによる計測結果を示すグラフである。 変形例における半導体装置を示す拡大断面図である。 比較例における半導体装置を示す拡大断面図である。
　以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なときを除き、同一または同様な部分の説明を原則として繰り返さない。
　また、本願で説明されるＸ方向、Ｙ方向およびＺ方向は、互いに交差し、互いに直交している。本願では、Ｚ方向をある構造体の縦方向、上下方向、高さ方向または厚さ方向として説明する。また、本願で用いられる「平面視」という表現は、Ｘ方向およびＹ方向によって構成される面を、Ｚ方向から見ることを意味する。
　（実施の形態１）
　＜半導体装置の主な特徴の概念＞
　以下に図１および図２を用いて、実施の形態１における半導体装置の主な特徴の概念を説明する。図１および図２は、半導体装置に備えられているＳｉＣパワーＭＯＳＦＥＴの一部を拡大した模式図であり、ゲート幅方向の断面を示している。また、図１は、従来技術におけるＳｉＣパワーＭＯＳＦＥＴであり、図２は、実施の形態１におけるＳｉＣパワーＭＯＳＦＥＴである。
　図１および図２に示されるように、ＳｉＣパワーＭＯＳＦＥＴは、炭化珪素（ＳｉＣ）からなる半導体基板上に形成されている。上記半導体基板上には、ＳｉＣからなるエピタキシャル層が形成され、上記エピタキシャル層にはボディ領域３が形成されている。ボディ領域３上には、ゲート絶縁膜ＧＩを介してゲート電極ＧＥが形成されている。ボディ領域３の一部は、ゲート絶縁膜ＧＩを介してゲート電極ＧＥに隣接するチャネル領域ＣＨを構成する。
　ＳｉＣパワーＭＯＳＦＥＴがオン状態の際に、チャネル領域ＣＨには、反転層ＩＶＬが形成される。なお、電流が流れる方向はＹ方向であり、図中の矢印は電界の向きを示している。
　ここで、図１では、電界の向きはＺ方向のみで構成されており、１次元の電界分布によって反転層ＩＶＬが形成されている。一方で、図２では、電界の向きはＺ方向およびＸ方向で構成されており、２次元の電界分布によって反転層ＩＶＬが形成されている。このような２次元の電界分布が発生している箇所は、少なくともチャネル領域ＣＨの一部に存在し、チャネル領域ＣＨの全体に存在していてもよい。実施の形態１では、チャネル領域ＣＨのうち、２次元の電界分布が発生している箇所を特殊部ＳＰとして説明する。
　ＳｉＣパワーＭＯＳＦＥＴのチャネル領域ＣＨが特殊部ＳＰを有していることで、ゲート絶縁膜ＧＩとボディ領域３との界面から離れた位置に、電流を流すことができる。そして、ＳｉＣパワーＭＯＳＦＥＴがオン状態の際に、特殊部ＳＰを流れる電流は、支配的となり、チャネル領域ＣＨの全体を流れる電流のうち５０％以上を占める。従って、閾値電圧の低下を抑制すると共に、チャネル移動度を向上させることができる。
　このような特殊部ＳＰの具体的な構成と、その効果とについて、以下に詳細に説明する。
　＜実施の形態１におけるＳｉＣパワーＭＯＳＦＥＴの構成＞
　図３には、実施の形態１における半導体装置に備えられているＳｉＣパワーＭＯＳＦＥＴの一例として、プレーナ型のＭＯＳＦＥＴが示されている。なお、図３は、ゲート長方向における断面図である。
　半導体基板１は、表面および裏面を有し、ＳｉＣからなり、且つ、ｎ型である。半導体基板１の表面の上方には、ＳｉＣからなり、且つ、ｎ－型であるエピタキシャル層２が形成されている。また、半導体基板１の裏面には、ドレイン電極として裏面電極８が形成されている。
　エピタキシャル層２には、ｐ－型のボディ領域３が形成されている。ｐ－型のボディ領域３には、ｐ型の拡散領域４およびｎ型のソース領域５が形成されている。ｐ型の拡散領域４は、ｐ－型のボディ領域３とソース電極７との間の接触抵抗を低減させる目的で設けられている。
　ゲート電極ＧＥは、少なくともｐ－型のボディ領域３の一部を覆うように、エピタキシャル層２上にゲート絶縁膜ＧＩを介して形成されている。なお、ゲート絶縁膜ＧＩは、例えば酸化シリコン膜であり、ゲート電極ＧＥは、例えばｎ型の不純物が導入された多結晶シリコン膜である。
　チャネル領域ＣＨは、ｐ－型のボディ領域３の一部であり、且つ、ゲート絶縁膜ＧＩを介してゲート電極ＧＥに隣接する領域である。また、チャネル領域ＣＨを挟むようにｎ型のソース領域５と反対側に位置するエピタキシャル層２は、ＳｉＣパワーＭＯＳＦＥＴドレイン領域の一部として機能する。裏面電極８、ｎ型の半導体基板１、ｎ－型のエピタキシャル層２、チャネル領域ＣＨ、ｎ型のソース領域５およびソース電極７を通る経路が、電流経路となる。
　なお、各構成に含まれる不純物濃度などのパラメータは、以下の通りである。
　ｎ型の半導体基板１は、例えば１×１０１８～１×１０２１ｃｍ－３の不純物濃度を有する。
　ｎ－型のエピタキシャル層２は、例えば１～１００μｍの厚さを有し、ｎ型の半導体基板１よりも低い不純物濃度を有し、例えば１×１０１５～１×１０１６ｃｍ－３の不純物濃度を有する。
　ｐ－型のボディ領域３は、ｐ型の拡散領域４およびｎ型のソース領域５よりも深い位置まで形成され、例えば１×１０１６～１×１０１８ｃｍ－３の不純物濃度を有する。
　ｐ型の拡散領域４は、ｐ－型のボディ領域３よりも高い不純物濃度を有し、例えば１×１０１８～１×１０２０ｃｍ－３の不純物濃度を有する。
　ｎ型のソース領域５は、ｎ－型のエピタキシャル層２よりも高い不純物濃度を有し、例えば１×１０１８～１×１０２０ｃｍ－３の不純物濃度を有する。
　ゲート絶縁膜ＧＩおよびゲート電極ＧＥを覆うように、エピタキシャル層２上には、層間絶縁膜６が形成されている。層間絶縁膜６は、例えば酸化シリコン膜である。また、層間絶縁膜６上には、ソース電極７が形成されている。ソース電極７は、例えばアルミニウムを主体とする金属膜を含んで構成される。
　また、ソース電極７は、層間絶縁膜６に形成された複数の孔の内部に埋め込まれ、且つ、ｐ型の拡散領域４およびｎ型のソース領域５に電気的に接続されている。このような構成によって、ｐ－型のボディ領域３、ｐ型の拡散領域４およびｎ型のソース領域５に、ソース電極７からソース電位を供給できる。なお、ソース電位は、例えば接地電位である。また、ゲート電極ＧＥとソース電極７との間には層間絶縁膜６が存在しているので、これらは互いに絶縁されている。
　なお、ここでは図示を省略するが、ｐ型の拡散領域４およびｎ型のソース領域５と、ソース電極７との間の接触抵抗を低減させる目的で、上記孔の底部に、シリサイド膜が設けられていてもよい。
　図４および図５は、チャネル領域ＣＨの特殊部ＳＰを拡大して示し、ゲート幅方向における断面図である。図４は、特殊部ＳＰの不純物濃度を示している。図５は、図４の不純物濃度で、ＳｉＣパワーＭＯＳＦＥＴがオン状態となった際に、特殊部ＳＰに発生する反転電荷密度を示している。なお、図中の矢印は電界の向きを示している。
　特殊部ＳＰは、低濃度領域と、低濃度領域よりも高い不純物濃度を有する高濃度領域とが交互に配置されることで、構成されている。言い換えれば、特殊部ＳＰは、複数の低濃度領域および複数の高濃度領域を含み、ゲート幅方向（Ｘ方向）において低濃度領域と高濃度領域とが繰り返して配置されることで、構成されている。
　なお、このような交互配置は、ｐ－型のボディ領域３の形成工程において、例えばレジストパターンを用いて選択的にイオン注入を行うことで形成できる。
　実施の形態１の交互配置により、ＳｉＣパワーＭＯＳＦＥＴがオン状態となった際に、電界の向きはＺ方向およびＸ方向で構成され、２次元の電界分布が発生する。すなわち、２次元の電界分布は、チャネル領域ＣＨを流れる電流の方向（Ｙ方向）に対して垂直な面に発生する。
　２次元の電界分布によって、低濃度領域は、チャネル領域ＣＨの全体が低濃度であった場合（低濃度均一）と比較して、電界が分散して高い閾値電圧となる。一方で、高濃度領域は、チャネル領域ＣＨの全体が高濃度であった場合（高濃度均一）と比較して、電界が集中して低い閾値電圧となる。
　図６は、ゲート電圧および反転電荷量の関係を示しており、「低濃度均一」、「高濃度均一」、チャネル領域ＣＨの全体が中濃度であった場合（中濃度均一）、および、実施の形態１の交互配置のグラフを示している。なお、「低濃度均一」の不純物濃度は１×１０１７ｃｍ－３程度であり、「中濃度均一」の不純物濃度は４×１０１７ｃｍ－３程度であり、「高濃度均一の不純物濃度」は１×１０１８ｃｍ－３程度である。
　図６から、実施の形態１の交互配置は、チャネル領域ＣＨの構成が「中濃度均一」と異なっていても、「中濃度均一」と同等の反転電荷量を得られることが判る。従って、実施の形態１の交互配置では、閾値電圧を適切な値として一定に維持することができる。
　図７は、ｐ－型のボディ領域３（チャネル領域ＣＨ）の深さ位置と、電荷密度との関係を示しており、「中濃度均一」および実施の形態１の交互配置のグラフを示している。
　図７から、同じ深さ位置であっても、実施の形態１の交互配置の方が、「中濃度均一」よりも高い電荷密度を得られていることが判る。すなわち、実施の形態１の交互配置では、ゲート絶縁膜ＧＩとｐ－型のボディ領域３との界面から離れた位置に、より多くの電荷が発生している。
　上述のように、ＳｉＣパワーＭＯＳＦＥＴでは、上記界面での散乱が強いので、チャネル移動度が低くなるという問題があった。また、チャネル移動度を高くするために、チャネル領域ＣＨの不純物濃度を低くすると、閾値電圧が低くなるという問題があった。
　これに対して、実施の形態１のような２次元の電界分布を適用することで、閾値電圧の低下を抑制できる。そして、上記界面から離れた位置に多くの電荷を発生させることができるので、上記界面での散乱の影響を受け難くなる。従って、深い位置における抵抗を低減でき、チャネル移動度を向上させることができる。
　また、実施の形態１では、ＳｉＣパワーＭＯＳＦＥＴがオン状態の際に、特殊部ＳＰを流れる電流が支配的となる。具体的には、特殊部ＳＰを流れる電流は、チャネル領域ＣＨの全体を流れる電流のうち５０％以上を占める。
　このように、実施の形態１によれば、閾値電圧の低下を抑制すると共に、チャネル移動度を向上させることができるので、ＳｉＣパワーＭＯＳＦＥＴを備えた半導体装置の性能を向上させることができる。
　（実施の形態２）
　以下に図８および図９を用いて、実施の形態２における半導体装置について説明する。なお、以下の説明では、実施の形態１との相違点について主に説明し、実施の形態１と重複する点についての説明を省略する。
　実施の形態２では、２次元の電界分布を発生させるために、実施の形態１の交互配置とは異なる方法を適用する。
　図８および図９は、図４および図５と同様に、ゲート幅方向における断面図である。実施の形態２では、特殊部ＳＰの一部は、図８に示されるような負に帯電しているトラップ層９ａを含むか、図９に示されるような正に帯電しているトラップ層９ｂを含んでいる。
　通常、ゲート絶縁膜ＧＩとｐ－型のボディ領域３との界面には、正または負に帯電している欠陥が発生しているが、例えば窒素と酸素とを含む雰囲気で熱処理（ＮＯ処理）を行うことで、この欠陥を改善することができる。実施の形態２では、チャネル領域ＣＨの一部において、上記欠陥をあえて選択的に残しておくことで、負のトラップ層９ａまたは正のトラップ層９ｂを含む特殊部ＳＰが形成できる。
　図８または図９に示されるように、負のトラップ層９ａまたは正のトラップ層９ｂが存在していることで、電界の分散および電界の集中を発生させることができる。すなわち、実施の形態２でも実施の形態１と同様に、２次元の電界分布を発生させることができる。
　例えば、チャネル領域ＣＨの不純物濃度を実施の形態１の「低濃度均一」のように１×１０１７ｃｍ－３程度とした場合、負のトラップ層９ａが存在する領域は、チャネル移動度が低く、且つ、高抵抗な領域となる。すなわち、負のトラップ層９ａが存在する領域が、実施の形態１の高濃度領域のように作用する。従って、チャネル領域ＣＨの一部に、２次元の電界分布によって反転層ＩＶＬが形成される特殊部ＳＰを設けることができる。
　図１０は、実施の形態１の図６および図７の計測結果と、実施の形態２の計測結果とを纏めた表である。図１０に示されるように、実施の形態２でも、閾値電圧の低下を抑制すると共に、チャネル移動度を向上させることができる。
　（実施の形態３）
　以下に図１１～図１９を用いて、実施の形態３における半導体装置について説明する。なお、以下の説明では、実施の形態１との相違点について主に説明し、実施の形態１と重複する点についての説明を省略する。
　実施の形態１では、ＳｉＣパワーＭＯＳＦＥＴとしてプレーナ型のＭＯＳＦＥＴを例示したが、実施の形態３では、ＳｉＣパワーＭＯＳＦＥＴとして図１１～図１３に示されるようなトレンチゲート型のＭＯＳＦＥＴを例示する。
　図１１～図１３に示されるように、ｐ－型のボディ領域３には、それらの底面が複数のｐ－型のボディ領域内に位置するように、複数のトレンチＴＲが形成されている。ゲート電極ＧＥのうち一部は、ゲート絶縁膜ＧＩを介して複数のトレンチＴＲの内部に埋め込まれている。なお、トレンチＴＲのｎ－型のエピタキシャル層２の上面からの深さは、ｐ－型のボディ領域３の深さよりも浅く、例えば０．１～１．５μｍである。
　また、実施の形態３では、トレンチＴＲを形成する過程で、トレンチＴＲの外部のｐ－型のボディ領域３とゲート電極ＧＥとの間には、絶縁膜１２が形成されている。絶縁膜１２は、例えば酸化シリコン膜からなる。また、絶縁膜１２の厚さは、ゲート絶縁膜ＧＩの厚さよりも厚い。それ故、チャネル領域ＣＨに掛かる電界は、絶縁膜１２上のゲート電極ＧＥからの影響をほぼ受けず、トレンチＴＲの側面に位置するゲート電極ＧＥからの影響を主体とする。
　Ｙ方向において、トレンチＴＲを挟んでｎ型のソース領域５と反対側のｐ－型のボディ領域３には、ｎ型の電流拡散領域１０が形成されている。ｎ型の電流拡散領域１０は、ｎ－型のエピタキシャル層２に跨って形成され、ｎ－型のエピタキシャル層２と共にドレイン領域の一部として機能する。なお、ｎ型の電流拡散領域１０の不純物濃度は、ｎ型のソース領域５の不純物濃度と同等である。
　また、ｎ型の電流拡散領域１０の表面には、ｐ型の電界緩和領域１１が形成されている。ｐ型の電界緩和領域１１の不純物濃度は、ｐ型の拡散領域４の不純物濃度と同等である。
　図１２に示されるように、Ｙ方向において、トレンチＴＲの側面Ｓ１は、ｎ型のソース領域５に接し、側面Ｓ１と対向する側面Ｓ２は、ｎ型の電流拡散領域１０に接している。また、図１３に示されるように、Ｘ方向において、トレンチＴＲの側面Ｓ３、および、側面Ｓ３と対向する側面Ｓ４は、ｐ－型のボディ領域３に接している。Ｘ方向において、各トレンチＴＲの間に位置するｐ－型のボディ領域３が、チャネル領域ＣＨとなる。
　実施の形態３では、トレンチＴＲの側面Ｓ３および側面Ｓ４と、ｐ－型のボディ領域３の上面とによって構成される角部ＣＰ１の付近に、２次元の電界分布が発生する特殊部ＳＰを設けることができる。
　図１４～図１６は、本願発明者らによるシミュレーション結果を示す模式図である。図１７は、ゲート電圧とドレイン電流との関係を示すグラフである。以下に図１４～図１７を用いて、トレンチＴＲの角部ＣＰ１の付近を特殊部ＳＰとして利用できることについて説明する。なお、図１４～図１７に示される「角部」は、図１３の角部ＣＰ１に相当し、「平坦部」は、図１３の側面Ｓ３および側面Ｓ４に相当する。
　図１４～図１６に示されるように、絶縁膜とｐ－型のボディ領域３との界面部分の電位がある値を超えると、反転電荷が湧き出すようになる。ここで、半導体（ｐ－型のボディ領域３）の内部の等電位線が深い位置に出現すると、反転電荷が界面から遠ざけられる。等電位線上では電荷密度が等しくなるが、電界が集中する角部では、より深い位置に等電位線が出現する。上述のようにＳｉＣパワーＭＯＳＦＥＴでは界面散乱が強いが、角部では、深い位置に湧いた電荷が埋め込みチャネルのように作用し、抵抗を大幅に低減することができる。このため、チャネル移動度を向上させることができる。
　なお、図１６に示されるように、ＳｉＣパワーＭＯＳＦＥＴがオン状態の際に、角部（角部ＣＰ１）の付近に形成される空乏層ＤＰＬの幅は、角部から離れた平坦部（側面Ｓ３、側面Ｓ４）の付近に形成される空乏層ＤＰＬの幅よりも１０％以上大きくなっている。
　また、図１７に示されるように、ＳｉＣパワーＭＯＳＦＥＴがオン状態の際に、角部（角部ＣＰ１）の付近におけるサブスレッショルドスロープ（ｄ（ｌｏｇ（Ｉｄ））／ｄ（Ｖｇｓ））は、角部から離れた平坦部（側面Ｓ３、側面Ｓ４）の付近におけるサブスレッショルドスロープと異なっている。角部の付近では、角部から離れた平坦部の付近と比較して、約３倍の速度で電位が変化している。従って、同じＶｇｓの変化（ｄ（Ｖｇｓ））でも、角部の付近の方が電流の変化量が大きくなり、サブスレッショルドスロープが急峻となる。
　図１８は、トレンチＴＲの付近を拡大した断面図であり、図１９は、ゲート電圧と反転電荷量のとの関係を示すグラフである。また、図１９では、平坦部（側面Ｓ３、側面Ｓ４）を第１～第３平坦部に分けた状態で計測が成されている。
　図１９に示されるように、ＳｉＣパワーＭＯＳＦＥＴは、角部において、第１～第３平坦部および底部よりも先に立ち上がることが判る。すなわち、角部では、閾値電圧が低い。ここで、従来技術のように、第１～第３平坦部での電流が主体であると、角部での電流は、早い段階から微小の漏れを生じる寄生チャネルと見做される。
　しかし、ＳｉＣパワーＭＯＳＦＥＴがオン状態の際に、角部での電流が主体となるように設計すれば、角部では、サブスレッショルドスロープが急峻であり、且つ、電流量が多いので、ＳｉＣパワーＭＯＳＦＥＴを優れたスイッチ素子として利用できる。例えば、角部ＣＰ１の付近（特殊部ＳＰ）を流れる電流がチャネル領域ＣＨの全体を流れる電流のうち５０％以上を占めるように、設計を行う。具体的な設計としては、トレンチＴＲの深さを浅くする、または、平坦部の不純物濃度を高くするなどの方法が挙げられる。
　このように、実施の形態３では、サブスレッショルドスロープが急峻な角部ＣＰ１の付近の特殊部ＳＰをメインチャネルとして利用することで、実施の形態１および実施の形態２と同様に、閾値電圧の低下を抑制すると共に、チャネル移動度を向上させることができる。
　（変形例）
　図２０および図２１は、実施の形態３の変形例を示し、トレンチＴＲの付近を拡大した断面図である。図２０は、トレンチＴＲの構造のみを示し、図２１は、トレンチＴＲの内部にゲート絶縁膜ＧＩおよびゲート電極ＧＥが埋め込まれた状態を示している。
　変形例では、トレンチＴＲの内部に、複数の角部ＣＰ２が形成されている。トレンチＴＲの側面Ｓ３は、複数の上面Ｔ３１および複数の側面Ｓ３１を含む。複数の上面Ｔ３１は、２つの側面Ｓ３１を結んでいる。トレンチＴＲの側面Ｓ４は、複数の上面Ｓ４１および複数の側面Ｓ４１を含む。複数の上面Ｓ４１は、２つの側面Ｓ４１を結んでいる。
　このような複数の上面Ｔ３１および複数の側面Ｓ３１と、複数の上面Ｔ４１および複数の側面Ｓ４１とによって、複数の角部ＣＰ２が構成されている。そして、複数の角部ＣＰ２の付近にも、２次元の電界分布を発生させることができる。
　すなわち、変形例では、特殊部ＳＰは、角部ＣＰ１の付近だけでなく、複数の角部ＣＰ２の付近にも設けられている。特殊部ＳＰの数を増やすことができるので、複数の特殊部ＳＰをメインチャネルとすることが容易となり、チャネル移動度が更に向上する。
　なお、Ｘ方向において複数のトレンチＴＲが隣接しているが、これらの複数のトレンチＴＲに、それぞれ複数の角部ＣＰ２が設けられている。また、トレンチＴＲに形成される角部ＣＰ２の数は、側面Ｓ３および側面Ｓ４にそれぞれ２つ設けられているが、角部ＣＰ２の数は、３つ以上であってもよい。
　図２２および図２３は、ゲート電圧とドレイン電極との関係を示すグラフである。図２２は、実施の形態３のグラフであり、図２３は、変形例のグラフである。
　図２２および図２３に示されるように、実施の形態３および変形例の両方において、平坦部の電流量よりも角部の電流量の方が多く、角部の電流量が主体となっていることが判る。すなわち、角部がメインチャネルとして機能していることが判る。
　そして、実施の形態３では、角部ＣＰ１のみを利用していることに対して、変形例では、角部ＣＰ１だけでなく複数の角部ＣＰ２を利用しているので、変形例の方が電流量をより多く得られることが判る。変形例では、角部ＣＰ１の付近を流れる電流と、複数の角部ＣＰ２の付近を流れる電流との合計は、チャネル領域ＣＨ全体を流れる電流のうち５０％以上を占めている。
　図２４および図２５は、角部ＣＰ２の付近を拡大した断面図である。図２４は、変形例の断面図であり、図２５は、比較例の断面図である。
　上述のように、角部ＣＰ２の数が多ければ、より良い特性が得られるが、等電位線は滑らかなので、角部ＣＰ２の段差が小さいと、電界集中が十分に発生しない。言い換えれば、角部ＣＰ２を構成する上面Ｔ３１および側面Ｓ３１の各々の長さが十分に長ければ、十分な電界集中を得られ、チャネル移動度を向上させることができる。
　例えば、複数の上面Ｔ３１の長さおよび複数の側面Ｓ３１の長さが、それぞれ、ＳｉＣパワーＭＯＳＦＥＴがオン状態の際に、角部ＣＰ２から離れた側面Ｓ３１の付近に形成される空乏層ＤＰＬの幅よりも長くなるように設計する。なお、ここで説明している上面Ｔ３１の長さは、Ｘ方向に沿う長さであり、側面Ｓ３１の長さは、Ｙ方向に沿う長さである。
　図２５の比較例のように、上面Ｔ３１の長さＬ１が側面Ｓ３１の付近に形成される空乏層ＤＰＬの幅よりも短いと、電界集中が十分に発生しない。図２４の変形例のように、上面Ｔ３１の長さＬ１が側面Ｓ３１の付近に形成される空乏層ＤＰＬの幅よりも長ければ、電界集中を十分に発生させることができる。
　なお、図２４および図２５では、上面Ｔ３１の長さＬ１について図示し、側面Ｓ３１の長さについて図示していないが、側面Ｓ３１の長さも、上面Ｔ３１の長さＬ１と同様に、角部ＣＰ２から離れた側面Ｓ３１の付近に形成される空乏層ＤＰＬの幅よりも長い。
　以上、本発明を上記実施の形態に基づいて具体的に説明したが、本発明は、上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能である。
　例えば、上記実施の形態では、半導体基板１はｎ型であり、トランジスタはｎ型のＭＯＳＦＥＴであったが、ｐ型の半導体基板を用いることもできる。その場合、半導体基板上に形成される各不純物領域の導電型を反対にすることで、ｐ型のＭＯＳＦＥＴを構成できる。
１　　ｎ型の半導体基板
２　　ｎ－型のエピタキシャル層
３　　ｐ－型のボディ領域
４　　ｐ型の拡散領域
５　　ｎ型のソース領域
６　　層間絶縁膜
７　　ソース電極
８　　裏面電極
９ａ　　負のトラップ層
９ｂ　　正のトラップ層
１０　　ｎ型の電流拡散領域
１１　　ｐ型の電界緩和領域
１２　　絶縁膜
ＣＨ　　チャネル領域
ＣＰ１、ＣＰ２　　角部
ＤＰＬ　　空乏層
ＧＥ　　ゲート電極
ＧＩ　　ゲート絶縁膜
ＩＶＬ　　反転層
Ｓ１～Ｓ４、Ｓ３１、Ｓ４１　側面
ＳＰ　　特殊部
Ｔ３１、Ｔ４１　　上面
ＴＲ　　トレンチ

Claims (15)

  1. 　炭化珪素からなり、且つ、第１導電型である半導体基板上に形成されたＭＯＳＦＥＴを備えた半導体装置であって、
    　前記ＭＯＳＦＥＴは、
    　　前記半導体基板上に形成され、炭化珪素からなり、且つ、前記第１導電型であるエピタキシャル層と、
    　　前記エピタキシャル層に形成され、且つ、前記第１導電型と反対の第２導電型であるボディ領域と、
    　　少なくとも前記ボディ領域の一部を覆うように、前記エピタキシャル層上にゲート絶縁膜を介して形成されたゲート電極と、
    　　前記ボディ領域の一部であり、且つ、前記ゲート絶縁膜を介して前記ゲート電極に隣接するチャネル領域と、
    　を有し、
    　前記チャネル領域は、前記ＭＯＳＦＥＴがオン状態の際に、２次元の電界分布によって反転層が形成される特殊部を有する、半導体装置。
  2. 　請求項１に記載の半導体装置において、
    　前記特殊部を流れる電流は、前記チャネル領域の全体を流れる電流のうち５０％以上を占める、半導体装置。
  3. 　請求項１に記載の半導体装置において、
    　前記ＭＯＳＦＥＴは、前記ボディ領域に形成され、前記エピタキシャル層よりも高い不純物濃度を有し、且つ、前記第１導電型であるソース領域を更に有し、
    　前記ＭＯＳＦＥＴのドレイン領域は、前記チャネル領域を挟むように前記ソース領域と反対側に位置する前記エピタキシャル層を含んで構成されている、半導体装置。
  4. 　請求項１に記載の半導体装置において、
    　前記２次元の電界分布は、前記チャネル領域を流れる電流の方向に対して垂直な面に発生する、半導体装置。
  5. 　請求項４に記載の半導体装置において、
    　前記特殊部は、低濃度領域と、前記低濃度領域よりも高い不純物濃度を有する高濃度領域とが交互に配置されることで、構成されている、半導体装置。
  6. 　請求項４に記載の半導体装置において、
    　前記特殊部の一部は、正または負に帯電しているトラップ層を含む、半導体装置。
  7. 　請求項４に記載の半導体装置において、
    　前記ＭＯＳＦＥＴは、前記ボディ領域に形成され、且つ、その底面が前記ボディ領域内に位置するトレンチを更に有し、
    　前記ゲート電極のうち一部は、前記ゲート絶縁膜を介して前記トレンチの内部に埋め込まれ、
    　前記特殊部は、前記ボディ領域の上面と、前記トレンチの側面とによって構成される第１角部の付近に設けられる、半導体装置。
  8. 　請求項７に記載の半導体装置において、
    　前記ＭＯＳＦＥＴがオン状態の際に、前記第１角部の付近に形成される空乏層の幅は、前記第１角部から離れた前記トレンチの側面の付近に形成される空乏層の幅よりも１０％以上大きい、半導体装置。
  9. 　請求項７に記載の半導体装置において、
    　前記ＭＯＳＦＥＴがオン状態の際に、前記第１角部の付近におけるサブスレッショルドスロープは、前記第１角部から離れた前記トレンチの側面の付近におけるサブスレッショルドスロープよりも急峻となる、半導体装置。
  10. 　請求項７に記載の半導体装置において、
    　前記トレンチの側面は、複数の第１側面と、それぞれ２つの前記第１側面を結ぶ複数の第１上面とを含み、
    　前記複数の第１側面および前記複数の第１上面によって、複数の第２角部が構成され、
    　前記特殊部は、前記複数の第２角部の付近にも設けられる、半導体装置。
  11. 　請求項１０に記載の半導体装置において、
    　前記複数の第１上面の長さおよび前記複数の第１側面の長さは、それぞれ、前記ＭＯＳＦＥＴがオン状態の際に、前記第２角部から離れた前記第１側面の付近に形成される空乏層の幅よりも長い、半導体装置。
  12. 　炭化珪素からなり、且つ、第１導電型である半導体基板上に形成されたＭＯＳＦＥＴを備えた半導体装置であって、
    　前記ＭＯＳＦＥＴは、
    　　前記半導体基板上に形成され、炭化珪素からなり、且つ、前記第１導電型であるエピタキシャル層と、
    　　前記エピタキシャル層に形成され、且つ、前記第１導電型と反対の第２導電型であるボディ領域と、
    　　前記ボディ領域に形成され、且つ、その底面が前記ボディ領域内に位置するトレンチと、
    　　少なくとも前記ボディ領域の一部を覆うように、前記エピタキシャル層上に形成され、且つ、ゲート絶縁膜を介して前記トレンチの内部に埋め込まれたゲート電極と、
    　　前記ボディ領域の一部であり、且つ、前記ゲート絶縁膜を介して前記ゲート電極に隣接するチャネル領域と、
    　を有し、
    　前記ボディ領域の上面と、前記トレンチの側面とによって構成される第１角部の付近を流れる電流は、前記チャネル領域全体を流れる電流のうち５０％以上を占める、半導体装置。
  13. 　請求項１２に記載の半導体装置において、
    　前記ＭＯＳＦＥＴは、前記ボディ領域に形成され、前記エピタキシャル層よりも高い不純物濃度を有し、且つ、前記第１導電型であるソース領域を更に有し、
    　前記ＭＯＳＦＥＴのドレイン領域は、前記チャネル領域を挟むように前記ソース領域と反対側に位置する前記エピタキシャル層を含んで構成されている、半導体装置。
  14. 　請求項１２に記載の半導体装置において、
    　前記トレンチの側面は、複数の第１側面と、それぞれ２つの前記第１側面を結ぶ複数の第１上面とを含み、
    　前記複数の第１側面および前記複数の第１上面によって、複数の第２角部が構成され、
    　前記第１角部の付近を流れる電流と、前記複数の第２角部の付近を流れる電流との合計は、前記チャネル領域全体を流れる電流のうち５０％以上を占める、半導体装置。
  15. 　請求項１４に記載の半導体装置において、
    　前記複数の第１上面の長さおよび前記複数の第１側面の長さは、それぞれ、前記ＭＯＳＦＥＴがオン状態の際に、前記第２角部から離れた前記第１側面の付近に形成される空乏層の幅よりも長い、半導体装置。
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