JP2009010199A - 縦型mosfet - Google Patents
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Abstract
【課題】耐圧及びオン抵抗への影響を抑えて、ドレイン・ソース間の容量及びドレイン・ゲート間の容量を低減した縦型MOSFET実現する。
【解決手段】基板に形成された比較的低不純物濃度の逆導電型からなるエピタキシャル層と、逆導電形からなるエピタキシャル層に所定の間隔で形成された逆導電型からなるベース層と、ベース層に形成された比較的高不純物濃度の逆導電型層およびこの逆導電型層を囲んで形成された比較的高不純物濃度の一導電型層と、所定の間隔で形成された逆導電型からなるベース層の間に前記基板に達するようにエピタキシャル層に埋め込んで形成された一導電型の埋め込み層と、埋め込み層上であって前記エピタキシャル層に埋め込んで形成された一導電型の埋め込み層と、エピタキシャル層上に絶縁膜で囲まれて所定の間隔に形成されたゲート電極と、ソース電極とで構成した。
【選択図】 図1
【解決手段】基板に形成された比較的低不純物濃度の逆導電型からなるエピタキシャル層と、逆導電形からなるエピタキシャル層に所定の間隔で形成された逆導電型からなるベース層と、ベース層に形成された比較的高不純物濃度の逆導電型層およびこの逆導電型層を囲んで形成された比較的高不純物濃度の一導電型層と、所定の間隔で形成された逆導電型からなるベース層の間に前記基板に達するようにエピタキシャル層に埋め込んで形成された一導電型の埋め込み層と、埋め込み層上であって前記エピタキシャル層に埋め込んで形成された一導電型の埋め込み層と、エピタキシャル層上に絶縁膜で囲まれて所定の間隔に形成されたゲート電極と、ソース電極とで構成した。
【選択図】 図1
Description
本発明は、半導体リレーなどのスイッチング素子に用いられる縦型MOSFETに関し、耐圧およびオン抵抗への影響を抑えて、ドレイン・ソース間の容量を低減させた縦型MOSFETに関するものである。
図7は従来の一般的な縦型MOSFETの断面構成図である。
図において、1はn−型ドリフト層からなる基板であり、この基板1の一方の面(図では下面)には不純物拡散などによりコンタクト層としてのn+型層5が形成され、このコンタクト層5にはドレイン電極9が形成されている。基板1の他方の表面にはn型層12が形成され、このn型層12の表面には所定の間隔を隔ててp型ベース層2が形成されている。
図において、1はn−型ドリフト層からなる基板であり、この基板1の一方の面(図では下面)には不純物拡散などによりコンタクト層としてのn+型層5が形成され、このコンタクト層5にはドレイン電極9が形成されている。基板1の他方の表面にはn型層12が形成され、このn型層12の表面には所定の間隔を隔ててp型ベース層2が形成されている。
p型ベース層2のそれぞれの表面にはp+型層3を囲んでn+型層が形成されており、n型層12とn+型層のそれぞれの上には絶縁膜(例えば酸化膜)6で囲まれた例えばポリシリコンからなるゲート電極7が所定の距離を隔てて形成されている。8は絶縁膜6で囲まれたゲート電極7およびp+型層3を覆って形成されたソース電極である。
なお、本発明において構成要素として表示する「n」は電子を多数キャリアとする要素を意味し、「p」は正孔を多数キャリアとする要素を意味し、「+」は比較的高不純物濃度であることを意味し、「−」は比較的低不純物濃度であることを意味し、「−−」は「−」よりもさらに低不純物濃度であることを意味している。
縦型MOSFETのオフ時の耐圧は、基板(n−ドリフト層)1の濃度と厚みで決まる。つまり、高耐圧が要求されるデバイスであれば、n−ドリフト層1の濃度を薄く、厚さを厚くして、pベース層2及びn−ドリフト層1の接合より空乏層を広げ所定の電圧を維持できるように設計される。
このような縦型MOSFETにおいて、ゲート電極7の電圧に基づき縦型MOSFETがオン状態となると、n−ドリフト層1は導電し、ドレイン電極9からソース電極8の向きに電流が流れる。また、ゲート電極7の電圧に基づき縦型MOSFETがオフ状態となると、n−ドリフト層1は、p型ベース層2との境界であるpn接合から空乏層11が拡張する。そして、ドレイン電極9とソース電極8との間の電圧が大きくなると、縦方向(素子内の厚み方向)と横方向(素子の幅の方向)との両方向に空乏層が拡張する。
即ち、ゲート電極7の電圧に基づき縦型MOSFETがオフ状態となり、ドレイン電極9とソース電極8との間に逆バイアス電圧が印加されると、n−ドリフト層1は、pベース層2から空乏層11が拡張する。
スイッチングを行う素子の重要な特性として、ドレイン・ソース間容量Cds、ドレイン・ゲート容量Cdgが挙げられるが、スイッチングのスピードを上げるために両者ともオフ時の容量は少ない方が望ましい。ドレイン・ソース間容量は、p型ベース層2とn−型ドリフト層1の間の接合容量(Cds1)とp型ベース層2とn型層12の間の接合容量(Cds2)の和でほぼ決まっている。
半導体の接合容量とは、空乏層(11)の容量であり、空乏層の広がり方は、p層、n層の濃度で決まる。また、ドレイン・ゲート容量はゲートのPoly−Si7とn−ドリフト層1(基板)とのゲート絶縁膜を介した容量である。
上記従来構造の場合p型ベース層2よりもn−型ドリフト層1の濃度が数桁のオーダーで薄いためn−形ドリフト層1の濃度が容量を支配する要因となっている。
上記従来構造の場合p型ベース層2よりもn−型ドリフト層1の濃度が数桁のオーダーで薄いためn−形ドリフト層1の濃度が容量を支配する要因となっている。
このような縦型MOS半導体装置や半導体リレー装置の先行技術としては、例えば下記の特許文献に示されたものがある。
ところで、上述の従来の例においては、次のような問題があった。
従来の縦型MOSFETでは、素子の耐圧及びオン抵抗からn−型ドリフト層の濃度やn型層の濃度は決まり、Cdsを低減するために濃度を下げて調整することができない。
本発明は、縦型MOSFETの構造を変えることによって、耐圧及びオン抵抗への影響を抑えて、ドレイン・ソース間の容量及びドレイン・ゲート間の容量を低減することを目的とする。
従来の縦型MOSFETでは、素子の耐圧及びオン抵抗からn−型ドリフト層の濃度やn型層の濃度は決まり、Cdsを低減するために濃度を下げて調整することができない。
本発明は、縦型MOSFETの構造を変えることによって、耐圧及びオン抵抗への影響を抑えて、ドレイン・ソース間の容量及びドレイン・ゲート間の容量を低減することを目的とする。
本発明は上記問題点を解決するためになされたもので、請求項1の縦型MOSFETにおいては、
比較的低不純物濃度で構成された一導電型のドリフト層としての基板(1)と、この基板の一方の面に形成された一導電型の比較的高不純物濃度からなるコンタクト層(5)を介して形成されたドレイン電極(9)と、
前記基板の他方の面に形成された比較的低不純物濃度の逆導電型からなるエピタキシャル層(14)と、
前記逆導電形からなるエピタキシャル層(14)に所定の間隔を隔てて不純物拡散等を用いて形成された逆導電型からなるベース層(2)と、
前記ベース層内に形成された比較的高不純物濃度の逆導電型層(3)およびこの逆導電型層を囲んで形成された比較的高不純物濃度の一導電型層(4)と、
前記所定の間隔で形成された逆導電型からなるベース層の間に前記基板に達するように前記エピタキシャル層(14)に埋め込んで形成された一導電型の埋め込み層(17)と、
前記埋め込み層(17)上であって前記エピタキシャル層(14)に形成された一導電型の不純物層(16)と、
前記エピタキシャル層上に絶縁膜(6)で囲まれて所定の間隔に形成されたゲート電極(7)と、、
前記ゲート電極および前記エピタキシャル層(14)を覆って形成されたソース電極(8)と、
で構成されたことを特徴とする。
比較的低不純物濃度で構成された一導電型のドリフト層としての基板(1)と、この基板の一方の面に形成された一導電型の比較的高不純物濃度からなるコンタクト層(5)を介して形成されたドレイン電極(9)と、
前記基板の他方の面に形成された比較的低不純物濃度の逆導電型からなるエピタキシャル層(14)と、
前記逆導電形からなるエピタキシャル層(14)に所定の間隔を隔てて不純物拡散等を用いて形成された逆導電型からなるベース層(2)と、
前記ベース層内に形成された比較的高不純物濃度の逆導電型層(3)およびこの逆導電型層を囲んで形成された比較的高不純物濃度の一導電型層(4)と、
前記所定の間隔で形成された逆導電型からなるベース層の間に前記基板に達するように前記エピタキシャル層(14)に埋め込んで形成された一導電型の埋め込み層(17)と、
前記埋め込み層(17)上であって前記エピタキシャル層(14)に形成された一導電型の不純物層(16)と、
前記エピタキシャル層上に絶縁膜(6)で囲まれて所定の間隔に形成されたゲート電極(7)と、、
前記ゲート電極および前記エピタキシャル層(14)を覆って形成されたソース電極(8)と、
で構成されたことを特徴とする。
請求項2においては、請求項1記載の縦型MOSFETにおいて、
前記エピタキシャル層上に絶縁膜(6)で囲まれて所定の間隔に形成されたゲート電極(7)のn型層(16)の上部を除去してゲート開口部(17)を形成したことを特徴とする。
前記エピタキシャル層上に絶縁膜(6)で囲まれて所定の間隔に形成されたゲート電極(7)のn型層(16)の上部を除去してゲート開口部(17)を形成したことを特徴とする。
請求項3においては、請求項1記載の縦型MOSFETにおいて、
前記エピタキシャル層上に絶縁膜(6)で囲まれて所定の間隔に形成されたゲート電極(7)のn型層(16)の上部の絶縁膜の厚さを厚くして凸部(18)を形成したことを特徴とする。
前記エピタキシャル層上に絶縁膜(6)で囲まれて所定の間隔に形成されたゲート電極(7)のn型層(16)の上部の絶縁膜の厚さを厚くして凸部(18)を形成したことを特徴とする。
請求項4の縦型MOSFETにおいては、
比較的低不純物濃度で構成された一導電型のドリフト層としての基板(1)と、この基板の一方の面に形成された一導電型の比較的高不純物濃度からなるコンタクト層(5)を介して形成されたドレイン電極(9)と、
前記基板の他方の面に形成された比較的低不純物濃度の逆導電型からなるエピタキシャル層(14)と、
前記逆導電形からなるエピタキシャル層(14)に所定の間隔で隔てて不純物拡散等を用いて形成された逆導電型からなるベース層(2)と、
前記ベース層内に形成された比較的高不純物濃度の逆導電型層(3)およびこの逆導電型層を囲んで形成された比較的高不純物濃度の一導電型層(4)と、
前記所定の間隔で形成された逆導電型からなるベース層の間に前記基板に達するように前記エピタキシャル層(14)に形成された一導電型の不純物層(16)と、
前記エピタキシャル層(14)上に絶縁膜(6)で囲まれて所定の間隔に形成されたゲート電極(7)と、
前記ゲート電極およびエピタキシャル層(14)を覆って形成されたソース電極(8)と、
で構成されたことを特徴とする縦型MOSFET。
比較的低不純物濃度で構成された一導電型のドリフト層としての基板(1)と、この基板の一方の面に形成された一導電型の比較的高不純物濃度からなるコンタクト層(5)を介して形成されたドレイン電極(9)と、
前記基板の他方の面に形成された比較的低不純物濃度の逆導電型からなるエピタキシャル層(14)と、
前記逆導電形からなるエピタキシャル層(14)に所定の間隔で隔てて不純物拡散等を用いて形成された逆導電型からなるベース層(2)と、
前記ベース層内に形成された比較的高不純物濃度の逆導電型層(3)およびこの逆導電型層を囲んで形成された比較的高不純物濃度の一導電型層(4)と、
前記所定の間隔で形成された逆導電型からなるベース層の間に前記基板に達するように前記エピタキシャル層(14)に形成された一導電型の不純物層(16)と、
前記エピタキシャル層(14)上に絶縁膜(6)で囲まれて所定の間隔に形成されたゲート電極(7)と、
前記ゲート電極およびエピタキシャル層(14)を覆って形成されたソース電極(8)と、
で構成されたことを特徴とする縦型MOSFET。
請求項5の縦型MOSFETにおいては、
比較的低不純物濃度で構成された一導電型のドリフト層としての基板(1)と、この基板の一方の面に形成された一導電型の比較的高不純物濃度からなるコンタクト層(5)を介して形成されたドレイン電極(9)と、
前記基板の他方の面に形成された一導電型層(12)と、この一導電型層(12)の表面に所定の間隔で埋め込んで形成された比較的低不純物濃度よりもさらに低不純物濃度の一導電形からなる層(13)と、
前記所定の間隔で埋め込んで形成された一導電形からなる層(13)の上であって前記基板に所定の間隔を隔てて不純物拡散等を用いて形成された逆導電型からなるベース層(2)と、
前記ベース層内に形成された比較的高不純物濃度の逆導電型層(3)およびこの逆導電型層を囲んで形成された比較的高不純物濃度の一導電型層(4)と、
前記基板の他方の面に形成された一導電型層(12)上に絶縁膜(6)で囲まれて所定の間隔に形成されたゲート(7)電極と、
前記ゲート電極および一導電型層(12)を覆って形成されたソース電極(8)と、
で構成されたことを特徴とする。
比較的低不純物濃度で構成された一導電型のドリフト層としての基板(1)と、この基板の一方の面に形成された一導電型の比較的高不純物濃度からなるコンタクト層(5)を介して形成されたドレイン電極(9)と、
前記基板の他方の面に形成された一導電型層(12)と、この一導電型層(12)の表面に所定の間隔で埋め込んで形成された比較的低不純物濃度よりもさらに低不純物濃度の一導電形からなる層(13)と、
前記所定の間隔で埋め込んで形成された一導電形からなる層(13)の上であって前記基板に所定の間隔を隔てて不純物拡散等を用いて形成された逆導電型からなるベース層(2)と、
前記ベース層内に形成された比較的高不純物濃度の逆導電型層(3)およびこの逆導電型層を囲んで形成された比較的高不純物濃度の一導電型層(4)と、
前記基板の他方の面に形成された一導電型層(12)上に絶縁膜(6)で囲まれて所定の間隔に形成されたゲート(7)電極と、
前記ゲート電極および一導電型層(12)を覆って形成されたソース電極(8)と、
で構成されたことを特徴とする。
請求項6の縦型MOSFETにおいては、
比較的低不純物濃度で構成された一導電型のドリフト層としての基板(1)と、この基板の一方の面に形成された一導電型の比較的高不純物濃度からなるコンタクト層(5)を介して形成されたドレイン電極(9)と、
前記基板の他方の面に形成された比較的低不純物濃度よりもさらに低不純物濃度の一導電形からなる層(13)と、
この比較的低不純物濃度よりもさらに低不純物濃度の一導電形からなる層(13)上に形成された一導電型層(12)と、
この一導電型層(12)に所定の間隔を隔てて不純物拡散等を用いて形成された逆導電型からなるベース層(2)と、
前記ベース層内に形成された比較的高不純物濃度の逆導電型層(3)およびこの逆導電型層を囲んで形成された比較的高不純物濃度の一導電型層(4)と、
前記一導電型層(12)上に絶縁膜(6)で囲まれて所定の間隔に形成されたゲート電極(7)と、
前記ゲート電極および一導電型層(12)を覆って形成されたソース電極(8)と、
で構成されたことを特徴とする。
比較的低不純物濃度で構成された一導電型のドリフト層としての基板(1)と、この基板の一方の面に形成された一導電型の比較的高不純物濃度からなるコンタクト層(5)を介して形成されたドレイン電極(9)と、
前記基板の他方の面に形成された比較的低不純物濃度よりもさらに低不純物濃度の一導電形からなる層(13)と、
この比較的低不純物濃度よりもさらに低不純物濃度の一導電形からなる層(13)上に形成された一導電型層(12)と、
この一導電型層(12)に所定の間隔を隔てて不純物拡散等を用いて形成された逆導電型からなるベース層(2)と、
前記ベース層内に形成された比較的高不純物濃度の逆導電型層(3)およびこの逆導電型層を囲んで形成された比較的高不純物濃度の一導電型層(4)と、
前記一導電型層(12)上に絶縁膜(6)で囲まれて所定の間隔に形成されたゲート電極(7)と、
前記ゲート電極および一導電型層(12)を覆って形成されたソース電極(8)と、
で構成されたことを特徴とする。
以上説明したことから明らかなように本発明の請求項1によれば、次のような効果がある。
基板の他方の面に形成された比較的低不純物濃度の逆導電型からなるエピタキシャル層と、前記逆導電形からなるエピタキシャル層に所定の間隔を隔てて不純物拡散等を用いて形成された逆導電型からなるベース層と、前記ベース層内に形成された比較的高不純物濃度の逆導電型層およびこの逆導電型層を囲んで形成された比較的高不純物濃度の一導電型層と、
前記所定の間隔で形成された逆導電型からなるベース層の間に前記基板に達するように前記エピタキシャル層に埋め込んで形成された一導電型の埋め込み層と、前記埋め込み層上であって前記エピタキシャル層に形成された一導電型の不純物層と、前記エピタキシャル層上に絶縁膜で囲まれて所定の間隔に形成されたゲート電極と、
前記ゲート電極および前記エピタキシャル層を覆って形成されたソース電極を設けたので、ドリフト層側のみならずp−エピ層側に空乏層が伸びるため、ドレイン・ゲート間の容量(Cds1およびCds2)を下げることができる。
基板の他方の面に形成された比較的低不純物濃度の逆導電型からなるエピタキシャル層と、前記逆導電形からなるエピタキシャル層に所定の間隔を隔てて不純物拡散等を用いて形成された逆導電型からなるベース層と、前記ベース層内に形成された比較的高不純物濃度の逆導電型層およびこの逆導電型層を囲んで形成された比較的高不純物濃度の一導電型層と、
前記所定の間隔で形成された逆導電型からなるベース層の間に前記基板に達するように前記エピタキシャル層に埋め込んで形成された一導電型の埋め込み層と、前記埋め込み層上であって前記エピタキシャル層に形成された一導電型の不純物層と、前記エピタキシャル層上に絶縁膜で囲まれて所定の間隔に形成されたゲート電極と、
前記ゲート電極および前記エピタキシャル層を覆って形成されたソース電極を設けたので、ドリフト層側のみならずp−エピ層側に空乏層が伸びるため、ドレイン・ゲート間の容量(Cds1およびCds2)を下げることができる。
請求項2,3においては、請求項1記載の縦型MOSFETにおいて、n型層の上部を除去してゲート開口部を形成したり、n型層の上部の絶縁膜の厚さを厚くして凸部を形成したので、ドレイン・ゲート間の容量を下げることができる。
請求項4においては、
基板の他方の面に形成された比較的低不純物濃度の逆導電型からなるエピタキシャル層と、前記逆導電形からなるエピタキシャル層に所定の間隔を隔てて不純物拡散等を用いて形成された逆導電型からなるベース層と、前記ベース層内に形成された比較的高不純物濃度の逆導電型層およびこの逆導電型層を囲んで形成された比較的高不純物濃度の一導電型層と、
前記所定の間隔で形成された逆導電型からなるベース層の間に前記基板に達するように前記エピタキシャル層に形成された一導電型の不純物層と、
前記エピタキシャル層上に絶縁膜で囲まれて所定の間隔に形成されたゲート電極(7)と、前記ゲート電極およびエピタキシャル層を覆って形成されたソース電極ので、ドレイン・ソース間の容量(Cds2)を低減することができる。
基板の他方の面に形成された比較的低不純物濃度の逆導電型からなるエピタキシャル層と、前記逆導電形からなるエピタキシャル層に所定の間隔を隔てて不純物拡散等を用いて形成された逆導電型からなるベース層と、前記ベース層内に形成された比較的高不純物濃度の逆導電型層およびこの逆導電型層を囲んで形成された比較的高不純物濃度の一導電型層と、
前記所定の間隔で形成された逆導電型からなるベース層の間に前記基板に達するように前記エピタキシャル層に形成された一導電型の不純物層と、
前記エピタキシャル層上に絶縁膜で囲まれて所定の間隔に形成されたゲート電極(7)と、前記ゲート電極およびエピタキシャル層を覆って形成されたソース電極ので、ドレイン・ソース間の容量(Cds2)を低減することができる。
請求項5においては、
基板の他方の面に形成された一導電型層と、この一導電型層(12)の表面に所定の間隔で埋め込んで形成された比較的低不純物濃度よりもさらに低不純物濃度の一導電形からなる層と、前記所定の間隔で埋め込んで形成された一導電形からなる層の上であって前記基板に所定の間隔を隔てて不純物拡散等を用いて形成された逆導電型からなるベース層と、前記ベース層内に形成された比較的高不純物濃度の逆導電型層およびこの逆導電型層を囲んで形成された比較的高不純物濃度の一導電型層と、前記基板の他方の面に形成された一導電型層上に絶縁膜で囲まれて所定の間隔に形成されたゲート電極と、前記ゲート電極および一導電型層(12)を覆って形成されたソース電極を設けたので、空乏層の幅が大きくなり、ドレイン・ゲート間の容量(Cds1)を低減することができる。
基板の他方の面に形成された一導電型層と、この一導電型層(12)の表面に所定の間隔で埋め込んで形成された比較的低不純物濃度よりもさらに低不純物濃度の一導電形からなる層と、前記所定の間隔で埋め込んで形成された一導電形からなる層の上であって前記基板に所定の間隔を隔てて不純物拡散等を用いて形成された逆導電型からなるベース層と、前記ベース層内に形成された比較的高不純物濃度の逆導電型層およびこの逆導電型層を囲んで形成された比較的高不純物濃度の一導電型層と、前記基板の他方の面に形成された一導電型層上に絶縁膜で囲まれて所定の間隔に形成されたゲート電極と、前記ゲート電極および一導電型層(12)を覆って形成されたソース電極を設けたので、空乏層の幅が大きくなり、ドレイン・ゲート間の容量(Cds1)を低減することができる。
また、ゲート下に比較的低不純物濃度よりもさらに低不純物濃度の一導電形からなる層を設けているので、特性への影響は少なく、従来とほぼ同等の耐圧とすることができる。
また、オン抵抗に関しては、電流経路にあたるゲート下の濃度を下げないので、やはり従来とほぼ同等の特性とすることができる。
また、オン抵抗に関しては、電流経路にあたるゲート下の濃度を下げないので、やはり従来とほぼ同等の特性とすることができる。
請求項6によれば、基板の他方の面に形成された比較的低不純物濃度よりもさらに低不純物濃度の一導電形からなる層と、この比較的低不純物濃度よりもさらに低不純物濃度の一導電形からなる層上に形成された一導電型層と、この一導電型層に所定の間隔を隔てて不純物拡散等を用いて形成された逆導電型からなるベース層と、前記ベース層内に形成された比較的高不純物濃度の逆導電型層およびこの逆導電型層を囲んで形成された比較的高不純物濃度の一導電型層と、前記一導電型層上に絶縁膜で囲まれて所定の間隔に形成されたゲート電極と、前記ゲート電極および一導電型層を覆って形成されたソース電極を設けたので、オン抵抗は若干上昇するが、耐圧などの特性への影響を抑えて、ドレイン・ソース間の容量(Cds1)を低減することが可能となる。
図1は本発明の一実施例を示す縦型MOSFETの断面図である。
図に1おいて、図7に示す従来例と同一要素には同一符号を付して重複する説明は省略する。
この実施例では、従来構造の基板であるn−型ドリフト層1の上部にp-型エピタキシャル層(以下単にエピ層という)14を設け、その中にp型ベース層2を形成する。
図に1おいて、図7に示す従来例と同一要素には同一符号を付して重複する説明は省略する。
この実施例では、従来構造の基板であるn−型ドリフト層1の上部にp-型エピタキシャル層(以下単にエピ層という)14を設け、その中にp型ベース層2を形成する。
またp型ベース層2間には電流経路であるn型層16及び埋め込みn型層17を形成し、拡散プロセスで両層が接続するようにする。n型層16及び埋め込みn型層17の濃度は、ゲート7がオンの時には寄生素子のジャンクションFET(JFET)が生じオン抵抗を増加させない濃度とし、かつ、オフ時にはp−型層から伸びた空乏層11aが低電圧で広がり、耐圧劣化を生じさせない濃度とする。
上述の構成において、オフ時でソース−ドレインのバイアスが0Vの時の各容量をみると、
1)ドレイン・ソース間容量でn−型ドリフト層1とp型ベース層3間に生じていた容量(Cds1)では、図7に示す従来例では空乏層11が主にn−型ドリフト層1へ伸びていたがn−型ドリフト層1とp型ベース層3間にp−エピ層14を挟むことによって空乏層11は空乏層11aのようにp−型エピ層へも伸びることになるので、容量は大きく下がることになる。
1)ドレイン・ソース間容量でn−型ドリフト層1とp型ベース層3間に生じていた容量(Cds1)では、図7に示す従来例では空乏層11が主にn−型ドリフト層1へ伸びていたがn−型ドリフト層1とp型ベース層3間にp−エピ層14を挟むことによって空乏層11は空乏層11aのようにp−型エピ層へも伸びることになるので、容量は大きく下がることになる。
2)図7に示す従来例では、ドレイン・ソース間容量でn−型ドリフト層1とn型層12間に容量Cds2が生じているが、オン時に寄生JFETが生じオン抵抗が増えてしまうのでn型層12の濃度を下げることができない。その結果、空乏層が伸びず容量が生じていた。
図1に示す構成によれば、p−型エピ層側に空乏層が伸びるため、容量を下げることができる。
図1に示す構成によれば、p−型エピ層側に空乏層が伸びるため、容量を下げることができる。
図2は請求項2の実施例を示すもので、図1に示す縦型MOSFETのn型層16の上のゲート(Poly−Si)を除去し、ゲート開口部18を形成したものである。この構造にすることによって、ドレインと同電位であるゲート開口部下の不純物層とゲートとの重なり合う面積が減り、容量を大幅に減少させることができる。
上記構造によれば、ゲート7の寸法(Lg)が大きくなるため、Lgの増加がオン抵抗に大きく影響しない高耐圧デバイスに用いて好適である。本実施例においては、n型層16及び埋め込みn型層17の濃度を最適化することにより、図7に示す従来例とほぼ同等のオン抵抗及び耐圧でドレイン・ソース間容量及びドレイン・ゲート間容量を低減することできる。
上記構造によれば、ゲート7の寸法(Lg)が大きくなるため、Lgの増加がオン抵抗に大きく影響しない高耐圧デバイスに用いて好適である。本実施例においては、n型層16及び埋め込みn型層17の濃度を最適化することにより、図7に示す従来例とほぼ同等のオン抵抗及び耐圧でドレイン・ソース間容量及びドレイン・ゲート間容量を低減することできる。
図3は請求項3の実施例を示すもので、図1に示す縦型MOSFETのn型層16の上部の絶縁膜の厚さを厚くして凸部19を形成したものである。この構造にすることによって、ドレインと同電位であるゲート開口部下の不純物層とゲートと距離を離すことができるので、容量を大幅に減少させることができる。このような構成においても、n型層16及び埋め込みn型層17の濃度を最適化することにより、図7に示す従来例とほぼ同等のオン抵抗及び耐圧でドレイン・ソース間容量及びドレイン・ゲート間容量を低減することできる。
図4は請求項4の一実施例を示す縦型MOSFETの断面図である。図7に示す従来例と同一要素には同一符号を付して重複する説明は省略する。
この実施例では図1に示す埋め込みn型層17を形成せずp−型エピ層14を薄くした状態を示している。p−型エピ層14を薄くした場合には、Cds1の低減の効果は薄いが、全体としてはドレイン・ソース間の容量を低減させる効果が得られる。この場合、ゲート7(Poly−Si)の開口部17の膜厚はワイヤボンディングなど、外部からのダメージなどを守るため、必要最低限の膜厚としたほうが、耐圧の低下を防ぐことができる。なお、開口部を設けずn型層16上の酸化膜6のみを厚くした場合も同様の効果を得ることができる。
この実施例では図1に示す埋め込みn型層17を形成せずp−型エピ層14を薄くした状態を示している。p−型エピ層14を薄くした場合には、Cds1の低減の効果は薄いが、全体としてはドレイン・ソース間の容量を低減させる効果が得られる。この場合、ゲート7(Poly−Si)の開口部17の膜厚はワイヤボンディングなど、外部からのダメージなどを守るため、必要最低限の膜厚としたほうが、耐圧の低下を防ぐことができる。なお、開口部を設けずn型層16上の酸化膜6のみを厚くした場合も同様の効果を得ることができる。
図5は請求項5の一実施例を示す縦型MOSFETの断面図である。図7に示す従来例と同一要素には同一符号を付して重複する説明は省略する。
この実施例では、図7に示す従来構造のp型ベース層2の下に基板であるn−型ドリフト層1より濃度の薄いn--型層13を設けるものである。
この実施例では、図7に示す従来構造のp型ベース層2の下に基板であるn−型ドリフト層1より濃度の薄いn--型層13を設けるものである。
この場合、n--型層13はお互いに接続しないように形成し、ゲート(Poly−Si)7の直下の領域は、n−型ドリフト層1を残す程度に形成する。
n--型層13の厚みは、n−型ドリフト層1の濃度によって決定する。即ち、n--型層13の厚みは図7に示す従来構造のn−型ドリフト層1に伸びる空乏層11の厚さより厚く形成する。
n--型層13の厚みは、n−型ドリフト層1の濃度によって決定する。即ち、n--型層13の厚みは図7に示す従来構造のn−型ドリフト層1に伸びる空乏層11の厚さより厚く形成する。
上述の構成によれば、p型ベース層2の下にn−層より濃度が低いn--型層13を設けているので、空乏層11の幅が大きくなり、ドレイン・ソース間の容量を低減することができる。
耐圧に関しては、n--型層13の濃度が低いので、特性への影響は少なく、従来とほぼ同等の耐圧とすることができる。
耐圧に関しては、n--型層13の濃度が低いので、特性への影響は少なく、従来とほぼ同等の耐圧とすることができる。
また、オン抵抗に関しては、電流経路にあたるゲート7下の濃度を下げないので、やはり従来とほぼ同等の特性とすることができる。
上記のように、p型ベース層2の下にn−型ドリフト層1より濃度の薄いn--型層13を設けることにより耐圧とオン抵抗を従来の縦型MOSFETと同等に維持しながら、ドレイン・ソース容量のみを低減することが可能である。
上記のように、p型ベース層2の下にn−型ドリフト層1より濃度の薄いn--型層13を設けることにより耐圧とオン抵抗を従来の縦型MOSFETと同等に維持しながら、ドレイン・ソース容量のみを低減することが可能である。
図6は請求項6の実施例を示す断面図である。図7に示す従来例と同一要素には同一符号を付して重複する説明は省略する。
この実施例はオン抵抗を多少犠牲にしても容量を下げたい場合に有効である。
この実施例はオン抵抗を多少犠牲にしても容量を下げたい場合に有効である。
図6では基板1の他方の面にn--型層13を形成し、このn--型層13に所定の間隔でp型ベース層2を埋め込みp型ベース層2のそれぞれの表面にp+型層3を挟んでn+型層が形成されている。この場合も図5に示す場合と同様n--型層13の厚みは、n−型ドリフト層1の濃度によって決定するが、n--型層13の厚みは図7に示す従来構造のn−型ドリフト層1に伸びる空乏層11の厚さより薄く形成する。
このような構成によれば、オン抵抗は若干上昇するが、耐圧などの特性への影響を抑えて、ドレイン・ソース間の容量を低減することができる。
このような構成によれば、オン抵抗は若干上昇するが、耐圧などの特性への影響を抑えて、ドレイン・ソース間の容量を低減することができる。
なお、以上の説明は、本発明の説明および例示を目的として特定の好適な実施例を示したに過ぎない。例えば実施例ではn−型ドリフト層1からなる基板を用い、この基板の一方の面に不純物拡散やエピタキシャル成長やなどによりn+型層5やp−型層14を形成したが、基板状のものを用い、n−型ドリフト層の基板と接合したものを用いてもよい。
また、n型、p型は導電型をそれぞれ逆にしたものを用いてもよい。
なお、各実施例の構成において製造方法については記述を省略したが、いずれも公知の半導体製造技術を用いて製造可能である。
従って本発明は、上記実施例に限定されることなく、その本質から逸脱しない範囲で更に多くの変更、変形を含むものである。
なお、各実施例の構成において製造方法については記述を省略したが、いずれも公知の半導体製造技術を用いて製造可能である。
従って本発明は、上記実施例に限定されることなく、その本質から逸脱しない範囲で更に多くの変更、変形を含むものである。
1 基板(n−型ドリフト層)
2 p型ベース層
3 p+型層
4,5 n+型層
6 酸化膜
7 ゲート電極(Poly‐Si)
8 ソース電極
9 ドレイン電極
11 空乏層
12,16 n型層
13 n‐‐型層
14 p−型エピシャル層(p−型エピ層)
17 埋め込みn型層
18 ゲート開口部
19 凸部
2 p型ベース層
3 p+型層
4,5 n+型層
6 酸化膜
7 ゲート電極(Poly‐Si)
8 ソース電極
9 ドレイン電極
11 空乏層
12,16 n型層
13 n‐‐型層
14 p−型エピシャル層(p−型エピ層)
17 埋め込みn型層
18 ゲート開口部
19 凸部
Claims (6)
- 比較的低不純物濃度で構成された一導電型のドリフト層としての基板(1)と、この基板の一方の面に形成された一導電型の比較的高不純物濃度からなるコンタクト層(5)を介して形成されたドレイン電極(9)と、
前記基板の他方の面に形成された比較的低不純物濃度の逆導電型からなるエピタキシャル層(14)と、
前記逆導電形からなるエピタキシャル層(14)に所定の間隔で不純物拡散等を用いて形成された逆導電型からなるベース層(2)と、
前記ベース層内に形成された比較的高不純物濃度の逆導電型層(3)およびこの逆導電型層を囲んで形成された比較的高不純物濃度の一導電型層(4)と、
前記所定の間隔で形成された逆導電型からなるベース層の間に前記基板に達するように前記エピタキシャル層(14)に埋め込んで形成された一導電型の埋め込み層(17)と、
前記埋め込み層(17)上であって前記エピタキシャル層(14)に不純物拡散等を用いて形成された一導電型の不純物層(16)と、
前記エピタキシャル層上に絶縁膜(6)で囲まれて所定の間隔に形成されたゲート電極(7)と、
前記ゲート電極および前記エピタキシャル層(14)を覆って形成されたソース電極(8)と、
で構成されたことを特徴とする縦型MOSFET。 - 前記エピタキシャル層上に絶縁膜(6)で囲まれて所定の間隔に形成されたゲート電極(7)のn型層(16)の上部を除去してゲート開口部(17)を形成したことを特徴とする請求項1記載の縦型MOSFET。
- 前記エピタキシャル層上に絶縁膜(6)で囲まれて所定の間隔に形成されたゲート電極(7)のn型層(16)の上部の絶縁膜の厚さを厚くして例えば凸部(18)を形成したことを特徴とする請求項1記載の縦型MOSFET。
- 比較的低不純物濃度で構成された一導電型のドリフト層としての基板(1)と、この基板の一方の面に形成された一導電型の比較的高不純物濃度からなるコンタクト層(5)を介して形成されたドレイン電極(9)と、
前記基板の他方の面に形成された比較的低不純物濃度の逆導電型からなるエピタキシャル層(14)と、
前記逆導電形からなるエピタキシャル層(14)に所定の間隔で不純物拡散等を用いて形成された逆導電型からなるベース層(2)と、
前記ベース層内に形成された比較的高不純物濃度の逆導電型層(3)およびこの逆導電型層を囲んで形成された比較的高不純物濃度の一導電型層(4)と、
前記所定の間隔で形成された逆導電型からなるベース層の間に前記基板に達するように前記エピタキシャル層(14)に形成された一導電型の不純物層(16)と、
前記エピタキシャル層(14)上に絶縁膜(6)で囲まれて所定の間隔に形成されたゲート電極(7)と、
前記ゲート電極およびエピタキシャル層(14)を覆って形成されたソース電極(8)と、
で構成されたことを特徴とする縦型MOSFET。 - 比較的低不純物濃度で構成された一導電型のドリフト層としての基板(1)と、この基板の一方の面に形成された一導電型の比較的高不純物濃度からなるコンタクト層(5)を介して形成されたドレイン電極(9)と、
前記基板の他方の面に形成された一導電型層(12)と、この一導電型層(12)の表面に所定の間隔で埋め込んで形成された比較的低不純物濃度よりもさらに低不純物濃度の一導電形からなる層(13)と、
前記所定の間隔で埋め込んで形成された一導電形からなる層(13)の上であって前記基板に所定の間隔を隔てて不純物拡散等を用いて形成された逆導電型からなるベース層(2)と、
前記ベース層内に形成された比較的高不純物濃度の逆導電型層(3)およびこの逆導電型層を囲んで形成された比較的高不純物濃度の一導電型層(4)と、
前記基板の他方の面に形成された一導電型層(12)上に絶縁膜(6)で囲まれて所定の間隔に形成されたゲート(7)電極と、
前記ゲート電極および一導電型層(12)を覆って形成されたソース電極(8)と、
で構成されたことを特徴とする縦型MOSFET。 - 比較的低不純物濃度で構成された一導電型のドリフト層としての基板(1)と、この基板の一方の面に形成された一導電型の比較的高不純物濃度からなるコンタクト層(5)を介して形成されたドレイン電極(9)と、
前記基板の他方の面に形成された比較的低不純物濃度よりもさらに低不純物濃度の一導電形からなる層(13)と、
この比較的低不純物濃度よりもさらに低不純物濃度の一導電形からなる層(13)上に形成された一導電型層(12)と、
この一導電型層(12)に所定の間隔を隔てて不純物拡散等を用いて形成された逆導電型からなるベース層(2)と、
前記ベース層内に形成された比較的高不純物濃度の逆導電型層(3)およびこの逆導電型層を囲んで形成された比較的高不純物濃度の一導電型層(4)と、
前記一導電型層(12)上に絶縁膜(6)で囲まれて所定の間隔に形成されたゲート電極(7)と、
前記ゲート電極および一導電型層(12)を覆って形成されたソース電極(8)と、
で構成されたことを特徴とする縦型MOSFET。
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Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007170732A JP2009010199A (ja) | 2007-06-28 | 2007-06-28 | 縦型mosfet |
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JP2007170732A JP2009010199A (ja) | 2007-06-28 | 2007-06-28 | 縦型mosfet |
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Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN117219660A (zh) * | 2023-11-08 | 2023-12-12 | 深圳天狼芯半导体有限公司 | 一种基于栅极掩埋的mosfet器件及制备方法 |
-
2007
- 2007-06-28 JP JP2007170732A patent/JP2009010199A/ja active Pending
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