CN1617354A - 带有结型场效应晶体管的碳化硅半导体器件及其制造方法 - Google Patents

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Abstract

一种碳化硅半导体器件包括衬底(1、31)和结型场效应晶体管。所述晶体管包括：第一半导体层(2、32)，其设置在衬底(1、31)上；第一栅极层(3、33)，其设置在第一半导体层(2、32)的表面上；第一沟道层(7、36)，其在衬底(1、31)上与第一栅极层(3、33)相邻；第一源极层(4、40)，其电连接于第一沟道层(7、36)；第二栅极层(8、37)，其与第一沟道层(7、36)相邻以将第一沟道层(7、36)夹在中间；第二沟道层(9、38)，其与第二栅极层(8、37)相邻以将第二栅极层(8、37)夹在中间；第三栅极层(10、39)，其与第二沟道层(9、38)相邻以将第二沟道层(9、38)夹在中间；和第二源极层(11、40)，其电连接于第二沟道层(9、38)。

Description

带有结型场效应晶体管的碳化硅半导体器件及其制造方法
发明领域
本发明涉及一种带有结型场效应晶体管的碳化硅半导体器件及其制造方法。
发明背景
例如，在日本专利申请公报2000-312008中公开了现有技术中的带有结型场效应晶体管(即，J-FET)的半导体器件。在图17中示出了所述器件。如图17所示，所述器件包括由按N+导电型衬底J1、N-导电型漂移层J2和P+导电型第一栅极层J3这个顺序叠层组成的衬底J4。在衬底J4中形成沟槽J5以穿透P+导电型第一栅极层J3。在沟槽J5中形成N-导电型沟道层J6和P+导电型第二栅极层J7。按照在N-导电型沟道层J6的表面上进行离子注入的方式来形成N+导电型源极层J8。在这种结构中，P+导电型第一栅极层J3和P+导电型第二栅极层J7将N-导电型沟道层J6夹在中间，从而控制施加到P+导电型第一栅极层J3上和P+导电型第二栅极层J7的外加电压。由此，控制从P+导电型第一栅极层J3和P+导电型第二栅极层J7延伸出的耗尽层的延伸部分，以便能够控制源极与漏极之间的电流。
在具有上述结构的半导体器件中，通过P+导电型第一栅极层J3和P+导电型第二栅极层J7中的杂质浓度以及通过N-导电型沟道层J6中的杂质浓度，来确定从P+导电型第一栅极层J3和从P+导电型第二栅极层J7延伸出的耗尽层的延伸部分。因此，使每一层J3、J6、J7中的杂质浓度以及N-导电型沟道层J6的厚度得以最优化，以使半导体器件能够提供常断型器件。
当设计由碳化硅制成的常断型半导体器件时，下列几点成为获得低通态电阻的主要问题。
(1)P+导电型第一和第二栅极层J3、J7用做控制栅极，以便通过碳化硅基片中的内建电位来限制施加到P+导电型第一和第二栅极层J3、J7上的外加电压。例如，在4H-SiC的情况下，内建电位约为2.9V。因此，当在约250℃的高温下操作半导体器件时，施加到P+导电型第一和第二栅极层J3、J7的外加电压的最大值被限制为约2.5V。
(2)在常断型半导体器件中，需要通过从P+导电型第一和第二栅极层J3、J7延伸出的耗尽层来完全耗尽N-导电型沟道层J6。由此，需要将N-导电型沟道层J6变为低杂质浓度。因此，N-导电型沟道层J6变为高电阻。相应地，该半导体器件变为具有高通态电阻，从而限制流过该器件的最大电流。
鉴于上述几点，由于所述半导体器件是由碳化硅制成的，因此不可能避免(1)中的问题。因此，需要解决(2)中的问题以便尽可能低地降低碳化硅半导体器件的通态电阻。
发明内容
鉴于上述问题，本发明的一个目的是，提供一种带有结型场效应晶体管的碳化硅半导体器件及其制造方法。
一种碳化硅半导体器件，包括：由碳化硅制成的第一导电类型的衬底；和设置在衬底上的结型场效应晶体管。所述结型场效应晶体管包括：其设置在衬底上的第一导电型的第一半导体层，由具有比衬底杂质浓度更低的低杂质浓度的碳化硅制成；第一栅极层，其具有第二导电型，设置在第一半导体层的表面上，并且是由碳化硅制成的；第一沟道层，其具有第一导电型，并且在衬底上的平面方向上与第一栅极层相邻设置；第一源极层，其具有第一导电型，具有比第一沟道层更高的高杂质浓度，并且电连接于第一沟道层；第二栅极层，其具有第二导电型，设置为与第一沟道层相邻，并且与第一栅极层相对以将第一沟道层夹在中间；第二沟道层，其具有第一导电型，设置为与第二栅极层相邻，并且与第一沟道层相对以将第二栅极层夹在中间；第三栅极层，设置为与第二沟道层相邻，并且与第二栅极层相对以将第二沟道层夹在中间；和具有第一导电型的第二源极层，其具有比第二源极层更高的高杂质浓度，并且电连接于第二沟道层。
在上面的结构中，在J-FET的每个单元中设置多个沟道层。因此，当J-FET工作的时候，存在多个沟道区，所以，即使是当施加到器件栅极的最大电压是有限值时也能减小该器件的通态电阻。
优选地，第一沟道层具有比第一半导体层更高的杂质浓度。当第一沟道层具有比第一半导体层更高的杂质浓度时，更大地减低第一沟道层的内阻以便能够大幅度地减低所述器件的通态电阻。
优选地，第二沟道层具有比第一沟道层更高的杂质浓度。当第二沟道层具有比第一沟道层更高的杂质浓度时，第二沟道层的内阻被更大地减低，从而能够大幅度地减低器件的通态电阻。
优选地，第二栅极层具有比第三栅极层更深的深度。在上面的结构中，当向器件施加反向偏压时，通过在第二栅极层上的屏蔽效应来防止电场穿透到半导体衬底的上部。因此，提高了碳化硅半导体器件的耐压。
优选地，第二栅极层具有比第三栅极层更低的杂质浓度。在上面的结构中，电场有效地穿透到第二栅极层中，从而使等位线几乎变得平坦以平行于半导体衬底的横向方向。因此，能够有效地获得RESURF效应，从而获得具有高耐压值的碳化硅半导体器件。
此外，一种包含半导体衬底的碳化硅半导体器件，包括：由碳化硅制成的衬底，并且具有第一导电型；第一半导体层，其设置在衬底上，具有第一导电型，并且是由带有比衬底更低的低杂质浓度的碳化硅制成；第二半导体层，其设置在第一半导体层上，具有第二导电型，由碳化硅制成，并且提供了第一栅极层；和第三半导体层，其具有第一导电型，由碳化硅制成，并且提供了第一源极层。所述器件进一步包括：设置在半导体衬底的表面上的沟槽，其穿透第二和第三半导体层，并到达第一半导体层；第一沟道层，其具有第一导电型，并且设置在沟槽的内壁上；第二栅极层，其具有第二导电型，并且通过第一沟道层而设置在沟槽的侧壁上；第二沟道层，其具有第一导电型，通过第一沟道层和第二栅极层而设置在沟槽的侧壁上，并且通过第一沟道层而设置在沟槽底部上；第三栅极层，其具有第二导电型，并且通过第二沟道层设置在沟槽的内壁上；和第二源极层，其具有第一导电型，具有比第二沟道层更高的高杂质浓度，并且设置在对应于第二沟道层的半导体衬底的一部分表面上，以便第二源极层电连接于第二沟道层。
在上面的结构中，在J-FET的每个单元中设置多个沟道层。因此，当J-FET工作的时候，存在多个沟道区，从而即使施加到器件栅极的最大电压是有限的，也能减小该器件的通态电阻。
此外，一种碳化硅半导体器件包含半导体衬底，所述半导体衬底包括：衬底，其是由碳化硅制成的，并且具有第一导电型；第一半导体层，其设置在衬底上，具有第一导电型，并且是由带有比衬底更低的低杂质浓度的碳化硅制成；和第二半导体层，其设置在第一半导体层上，具有第二导电型，是由碳化硅制成的，并且提供了第一栅极层。所述器件进一步包括：沟槽，其设置在半导体衬底的表面上，穿透第二半导体层，并到达第一半导体层；第一沟道层，其具有第一导电型，设置在沟槽的内壁上，并且设置在第二半导体层上；第二栅极层，其具有第二导电型，通过第一沟道层而设置在沟槽的侧壁上；第二沟道层，其具有第一导电型，通过第一沟道层和第二栅极层而设置在沟槽的侧壁上，并且通过第一沟道层而设置在沟槽的底部上。第三栅极层，其具有第二导电型，并且通过第二沟道层而设置在沟槽的内壁上；和源极层，其具有第一导电型，具有比第二沟道层更高的高杂质浓度，设置在对应于第二沟道层的半导体衬底的一部分表面上，以便源极层电连接于第二沟道层，并且设置在对应于第一沟道层半导体衬底的另一部分表面上，以便源极层电连接于第一沟道层。
在上面的结构中，在J-FET的每个单元中设置多个沟道层。因此，当J-FET工作的时候，存在多个沟道区，所以即使当施加到器件栅极的最大电压有限时也能减小该器件的通态电阻。
此外，一种用于制造碳化硅半导体器件的方法，包括以下步骤：制备具有第一导电型且由碳化硅制成的衬底；在衬底上形成第一半导体层，其中所述第一半导体层具有第一导电型并且是由带有比衬底更低的低杂质浓度的碳化硅制成；在第一半导体层的表面上形成第一栅极层，其中所述第一栅极层具有第二导电型并且是由碳化硅制成；在衬底上形成在平面方向上靠近第一栅极层的第一沟道层，其中所述第一沟道层具有第一导电型；形成电连接于第一沟道层的第一源极层，其中所述第一源极层具有第一导电型并且具有比第一沟道层更高的高杂质浓度；形成与第一沟道层相邻的第二栅极层，其中所述第二栅极层具有第二导电型并且设置在第一栅极层的对面以将第一沟道层夹在中间；形成与第二栅极层相邻的第二沟道层，其中所述第二沟道层具有第一导电型并且设置在第一沟道层的对面以将第二栅极层夹在中间；形成与第二沟道层相邻的第三栅极层，其中所述第三栅极层设置在第二栅极层的对面以将第二沟道层夹在中间；以及形成电连接于第二沟道层的第二源极层，其中所述第二源极层具有第一导电型并且具有比第二沟道层更高的高杂质浓度。
上述方法提供了一种碳化硅半导体器件，所述碳化硅半导体器件包括在J-FET的每个单元中设置的多个沟道层。因此，当J-FET工作的时候，就准备好了多个沟道区以便即使是当施加到器件栅极的最大电压受到限制时也能减小该器件的通态电阻。
此外，一种用于制造碳化硅半导体器件的方法，包括以下步骤：制备半导体衬底，该半导体衬底包括：由碳化硅制成的衬底，具有第一导电型；第一半导体层，其设置在衬底上，具有第一导电型，并且是由带有比衬底更低的低杂质浓度的碳化硅制成的；第二半导体层，其具有第二导电型，是由碳化硅制成的，并且提供了第一栅极层；和第三半导体层，其具有第一导电型，是由碳化硅制成的，并且提供了第一源极层；在半导体衬底的表面上形成沟槽以穿透第二和第三半导体层，并到达第一半导体层；在沟槽的内壁上形成具有第一导电型的第一沟道层；通过第一沟道层在沟槽的侧壁上形成具有第二导电型的二栅极层；通过第一沟道层和第二栅极层在沟槽的侧壁上以及通过第一沟道层在沟槽的底部上形成具有第一导电型的第二沟道层；通过第二沟道层在沟槽的内壁上形成具有第二导电型的第三栅极层；以及在对应于第二沟道层的半导体衬底的一部分表面上形成第二源极层，以便第二源极层电连接于第二沟道层，其中第二源极层具有第一导电型并且具有比第二沟道层更高的高杂质浓度。
上述方法提供了一种碳化硅半导体器件，所述碳化硅半导体器件包括在J-FET的每个单元中设置的多个沟道层。因此，当J-FET工作的时候，就准备好了多个沟道区从而即使是当施加到器件栅极的最大电压受到限制时也能减小该器件的通态电阻。
此外，一种用于制造碳化硅半导体器件的方法，包括以下步骤：制备半导体衬底，该半导体衬底包括：由碳化硅制成的衬底，并且具有第一导电型；第一半导体层，其设置在衬底上，具有第一导电型，并且由带有比衬底更低的低杂质浓度的碳化硅制成；和第二半导体层，其具有第二导电型，由碳化硅制成，并且提供了第一栅极层；在半导体衬底的表面上形成沟槽以穿透第二半导体层，并到达第一半导体层；在沟槽的内壁上以及在第二半导体层上都形成具有第一导电型的第一沟道层；通过第一沟道层在沟槽的侧壁上形成具有第二导电型的第二栅极层；通过第一沟道层和第二栅极层在沟槽的侧壁上以及通过第一沟道层在沟槽的底部上都形成具有第一导电型的第二沟道层；通过第二沟道层在沟槽的内壁上形成具有第二导电型的第三栅极层；以及在对应于第二沟道层半导体衬底的一部分表面上形成源极层，从而源极层电连接于第二沟道层，并且在对应于第一沟道层的半导体衬底的另一部分表面上形成源极层，从而源极层电连接于第一沟道层，其中所述源极层具有第一导电型并且具有比第二沟道层更高的高杂质浓度。
上述方法提供了一种碳化硅半导体器件，所述碳化硅半导体器件包括在J-FET的每个单元中设置的多个沟道层。因此，当J-FET工作的时候，就准备好了多个沟道区，从而即使是当施加到器件栅极的最大电压受到限制时也能减小该器件的通态电阻。
附图简述
通过下面参照附图进行详细说明，本发明的上述及其它目的、特征和优点将变得更加明显，在图中：
图1是示出依照本发明第一实施例的碳化硅半导体器件的横剖面视图；
图2是示出置于图1中直线II-II上的杂质浓度与位置之间的关系的图；
图3是具有X轴、Y轴和Z轴的图，其中把X轴定义为图1中所示的水平方向，把Y轴定义为图1中所示的厚度方向，把Z轴定义为杂质浓度，并且示出了图1中所示的器件的横剖面的位置与杂质浓度之间的关系；
图4是器件的横剖面视图，示出当无电压施加到栅极导线上时、图1中所示的碳化硅半导体器件中的耗尽层的延伸部分的模拟结果；
图5是示出N-导电型漂移层中的杂质浓度与碳化硅半导体器件的击穿电压之间的关系的模拟结果图；
图6是示出N-导电型漂移层的厚度与碳化硅半导体器件的击穿电压之间的关系的模拟结果图；
图7是示出作为栅极层的P+导电层的杂质浓度与碳化硅半导体器件的击穿电压之间的关系的模拟结果图；
图8是器件的横剖面视图，其示出当碳化硅半导体器件被击穿时、电位分布中的等位线和耗尽层；
图9是具有X轴、Y轴和Z轴的图，其中把X轴定义为图1中所示的水平方向，把Y轴定义为图1中所示的厚度方向，把Z轴定义为每一部分的电场强度，并且其示出了图1中所示的器件的横剖面的位置与电场强度之间的关系；
图10是器件的横剖面视图，示出当在P+导电层的杂质浓度为1×1016cm-3的情况下碳化硅半导体器件被击穿时、电位分布中的等位线和耗尽层；
图11是示出碳化硅半导体器件的漏极电压与漏极电流之间的关系的图；
图12是N-导电型漂移层的厚度与碳化硅半导体器件的通态电阻之间的关系图；
图13A到13F是示出依照第一实施例的碳化硅半导体器件的制造方法的横剖面图；
图14是示出依照本发明第二实施例的碳化硅半导体器件的横剖面图；
图15是示出依照本发明第三实施例的碳化硅半导体器件的横剖面视图；
图16A到16G是示出依照本发明第四实施例的碳化硅半导体器件的制造方法的横剖面视图；和
图17是示出依照现有技术的J-FET的横剖面图。
优选实施例详述
第一实施例
依照本发明第一实施例的碳化硅半导体器件解释如下。图1是示出根据本实施例的碳化硅半导体器件的横剖面视图。这幅图示出了在碳化硅半导体器件的单元部分中形成的J-FET的两个单元。如该图所示，在图的右侧或左侧中轴对称地示出每个单元。下面参照这幅图来解释碳化硅半导体器件的结构。
如图1所示，碳化硅半导体器件包括N+导电型衬底(即，衬底)1、N-导电型漂移层(即，第一半导体层)2、P+导电层3和N+导电层4。N+导电型衬底1、N-导电型漂移层2、P+导电层3和N+导电层4都是由碳化硅制成的。它们提供了半导体衬底5。
在半导体衬底5中，形成单元部分(即，J-FET形成区域)。单元部分包括多个J-FET。在单元部分中的半导体衬底5的主表面上，将沟槽设置成在预定方向上延伸，所以沟槽6穿透N+导电层4和P+导电层3并到达N+导电型漂移层2。具体地说，将沟槽6形成为条纹形状，它包括按预定间隔排列成行的多个沟槽，这在图1中未示出。在每个沟槽6的内壁上形成第一N-导电型外延层(即，表层)7。第一N-导电型表层7具有0.5μm的厚度，并且提供了第一沟道层。
在第一N-导电型表层7的每个侧壁的表面上淀积第一P+导电层8。表层7的每个侧壁的表面都平行于沟槽6的延伸方向(即，沟槽6的纵向)。第一P+导电层8具有0.4μm的厚度，比第一N-导电型表层7更薄。
在设置于沟槽6底部上和设置于P+导电层8的表面上的第一N-导电型表层7的一部分上形成第二N-导电型表层9。第二N-导电型表层9具有几乎等于N-导电型表层7的厚度。此外，在第二N-导电型表层9的表面上形成具有1μm厚度的第二P+导电层10。由此，沟槽6嵌入有这些层。在N-导电型表层10的表面部分上形成N+导电层11，所述N-导电型表层设置在第一和第二P+导电层8、10之间。
在上面的结构中，P+导电层8、10分别提供了第二栅极层和第三栅极层。P+导电层3提供了第一栅极层。N+导电层4、11分别提供了第一和第二源极层。
所述器件还包括第一栅极导线12和第二栅极导线13。第一栅极导线12电连接于用于提供第二和第三栅极层的P+导电层8、10。第二栅极导线13电连接于用于提供第一栅极层的P+导电层3。具体地说，在每个用于提供第二和第三栅极层的P+导电层8、10的表面上形成第一栅极导线12。例如，第一栅极导线12由镍薄膜和合金薄膜制成。镍薄膜由能将P+导电型半导体与电阻性触点相接触的材料制成。合金薄膜是由镍和铝制成的，并且层叠在镍薄膜上。此外，在用于提供第一栅极层的P+导电层3的表面上还形成有第二栅极导线13。具体地说，在不同于图1的不同部分上形成第二栅极导线13，所以第二栅极导线13通过用于提供N+导电型源极层的N+导电层4中形成的接触孔而接触P+导电层3。
此外，在用于提供N+导电型源极层的N+导电层4的表面上形成源极导线14。例如，源极导线14是由镍制成的。利用夹层绝缘膜16将源极导线14与第一和第二栅极导线12、13电分离。
在半导体衬底5的背部上形成漏极15。漏极15电连接于N+导电型衬底1。由此，提供了带有单元部分的碳化硅半导体器件，所述单元部分具有多个J-FET。
接下来，参照图2和3对具有上述结构的碳化硅半导体器件的每一部分中的杂质浓度的关系解释如下。
图2是示出图1中所示的碳化硅半导体器件的每一部分中的杂质浓度的图。具体地说，图2示出了横跨用于提供沟道层的N-导电型表层9、沿直线II-II截取的器件横剖面，所述直线平行于半导体衬底5的平面方向(即，水平方向X)。由此，图2示出了自图1中器件左侧起的距离与杂质浓度之间的关系。图3具有X轴、Y轴和Z轴，其中把X轴定义为图1中所示的半导体衬底5的平面方向，把Y轴定义为图1中所示的厚度方向，把Z轴定义为每一部分中的杂质浓度。
如这些图所示，N+导电型衬底1具有等于或高于1×1019cm-3的杂质浓度。N-导电型漂移层2具有约1×1015cm-3的杂质浓度。P+导电层3具有约5×1019cm-3的杂质浓度，而N+导电层4具有约5×1019cm-3的杂质浓度。
此外，P+导电层8具有约1×1018cm-3的杂质浓度，而P+导电层10具有约5×1019cm-3的杂质浓度，这比P+导电层8的要高。此外，N-导电型表层7、9具有约1×1016cm-3的杂质浓度。
在具有上述结构的上述碳化硅半导体器件中，在单元部分中形成J-FET在常断工作状态下工作。其工作受施加到第一和第二栅极导线12、13上的外加电压的控制，所以，如下所述，其工作在多栅极工作的基础上进行。
从作为第一和第二栅极层的两个P+导电层3、8延伸到N-导电型表层7、9的耗尽层的延伸部分，分别受到第一和第二栅极导线12、13的电位的控制。例如，当没有电压施加到第一和第二栅极导线12、13时，通过从P+导电层3、8、10延伸出的耗尽层来夹断N-导电型表层7、9。由此，切断了器件的源极与漏极之间的电流。这就是说，在源极S与漏极D之间没有电流。
当在P+导电层3、8与N-导电型表层7之间施加正向偏压时，延伸到N-导电型表层7的耗尽层的延伸部分变得更小。由此，形成沟道从而电流在源极S与漏极D之间流动。
如上所述，根据本实施例的碳化硅半导体器件能够显示出下列效应。
(1)在根据本实施例的碳化硅半导体器件中，设置在P+导电层3与P+导电层8之间以及在P+导电层8与P+导电层10之间的J-FET中的部分N-导电型表层7、9充当沟道区。因此，一个单元具有两个沟道区(在图1中，两个单元总共包括四个沟道区)。由此，提供了在一个单元中具有多个沟道区的多沟道型J-FET。
因此，同带有常规J-FET的常规碳化硅半导体器件相比，在该常规的J-FET当中一个单元中有一个沟道区，根据本实施例的器件通过增加沟道区的数目能够减低其通态电阻。
此外，同带有只有一个沟道区的常规J-FET的常规碳化硅半导体器件相比，在根据本实施例的碳化硅半导体器件中，由于器件包括多个沟道区，因而能够提高N-导电型表层7、9的杂质浓度。
具体地说，为了提供常断型J-FET，当没有电压施加到第一和第二栅极导线12、13上时，需要通过从P+导电层3、8、10延伸出的耗尽层来夹断N-导电型表层7、9。在这种情况下，从P+导电层3、8、10延伸出的耗尽层的延伸部分取决于N-导电型表层7、9中的杂质浓度。因此，耗尽层的延伸部分会随着N-导电型表层7、9中的杂质浓度降低而变得更大。
因此，随着N-导电型表层7、9中的杂质浓度变低，易于夹断N-导电型表层7、9。然而，N-导电型表层7、9中的内电阻变得更大，从而使碳化硅半导体器件的通态电阻变得更高。因此，在夹断能力和缩减通态电阻之间的权衡关系基础上，确定N-导电型表层7、9的杂质浓度。
在另一方面，由于根据本实施例的碳化硅半导体器件具有多沟道型J-FET，因而即使根据本实施例的器件中的N-导电型表层7、9的宽度变得比常规碳化硅半导体器件的宽度更窄，器件的总沟道宽度也比常规碳化硅半导体器件的总沟道宽度要宽。因此，就可以把根据本实施例的器件中的N-导电型表层7、9中的杂质浓度设定得比常规碳化硅半导体器件的更高。由此，能够减低碳化硅半导体器件中的通态电阻。
(2)在根据本实施例的碳化硅半导体器件中，在作为双沟道层的N-导电型表层7、9之间另外又形成了用于提供两个栅极层的P+导电层8。通过控制P+导电层8的杂质浓度和每个N-导电型表层7、9的杂质浓度，能够改善RESURF(降低的表面电场)效应。参照图4来解释这一效应。
图4示出了当在碳化硅半导体器件中没有电压施加到栅极导线12、13上时(也就是，当电位为零时)，通过使用MEDICI的模拟软件而得到的耗尽层的延伸部分的模拟结果。具体地说，图4是图1中所示的器件的横剖面视图。如该图所示，通过从P+导电层3、8、10延伸出的耗尽层来夹断N-导电层7、9，从而J-FET变为常断型J-FET。靠近N-导电型表层7底部的耗尽层变得几乎平行于半导体衬底5的水平方向。
即使耗尽层产生反向偏压，反向偏压所产生的电场也会被降低并置于P+导电层8下面。由此，抑制电场再提升。因此，能够防止电场穿透到N-导电型表层7、9中。把防止电场穿透的这种保护效应定义为RESURF效应。通过利用RESURF效应，获得了具有高耐压性的碳化硅半导体器件。因此，当向器件施加反向偏压时，保护了器件中的沟道层。
由此，由于通过RESURF效应防止电场穿透到作为沟道层的N-导电型表层7、9中，能够增加N-导电型表层7、9的杂质浓度。所以，能够减小碳化硅半导体器件的通态电阻。
尽管根据本实施例每个P+导电层8、10都电连接于所述器件中的第一栅极导线12，但是层8和层10都能够处于浮接状态，在这种状态下所述层8、10未电连接其它电极。即使是当所述层8、10处于浮接状态时，也能够获得上面所描述的RESURF效应。
(3)在根据本实施例的碳化硅半导体器件中，在适当地选择P+导电层8、10中的杂质浓度的情况下，即使是当碳化硅半导体器件被击穿时，从P+导电层8、10延伸出的耗尽层也完全地或部分地耗尽N-导电型表层7、9。由此，即使当向器件施加反向偏压时，也能够防止反向偏压所产生的电场穿透到N-导电型表层7、9中。由此，获得了具有高耐压的碳化硅半导体器件。因此，当向器件施加反向偏压时，保护了器件中的沟道层。
在此，仅供参考，碳化硅半导体器件的耐压计算为介于100V和150V之间。通过使N-导电型表层7、9的杂质浓度和P+导电层8、10的杂质浓度适当最优化的情况下的模拟结果来获得这一耐压。
(4)在根据本实施例的碳化硅半导体器件中，由于能够将作为沟道层的N-导电型表层7、9的宽度变窄，因而也能够将单元节距(即单元的宽度)变得比常规碳化硅半导体器件的更窄。具体地说，当常规碳化硅半导体器件的单元节距是7μm时，根据本实施例的碳化硅半导体器件的单元节距可以变为5.3μm。由此，减少了碳化硅半导体器件的尺度。
接下来，在根据本实施例的碳化硅半导体器件中，已经对每一部分具有不同杂质浓度且每一部分具有不同尺度的碳化硅半导体器件的击穿特性作了研究。所述结果如下所述。
图5示出了N-导电型漂移层2的杂质浓度与击穿电压之间的关系的模拟结果。在此，作为沟道层的每个N-导电型表层7、9的杂质浓度是1×1016cm-3，而每个表层7、9的宽度都是0.5μm。N-导电型漂移层2的厚度是9μm。每个P+导电层8、10的宽度是0.4μm。当每个P+导电层8、10的杂质浓度是1×1017cm-3、5×1017cm-3或1×1018cm-3时，确定器件的每个击穿电压。在图5中，曲线5A示出了每个P+导电层8、10的杂质浓度为1×1017cm-3时的情况，曲线5B示出了杂质浓度为5×1017cm-3时的情况，而曲线5C示出了杂质浓度为1×1018cm-3时的情况。
如图所示，击穿电压随着N-导电型漂移层2的杂质浓度变高而变得更低。这是因为N-导电型漂移层2中的电场的延伸会随着N-导电型漂移层2的杂质浓度变高而变得更大。因此，最好是将N-导电型漂移层2的杂质浓度设置得相对较低。然而，当N-导电型漂移层2的杂质浓度变低时，碳化硅半导体器件的通态电阻变高。因此，最好不使N-导电型漂移层2的杂质浓度变得过低。
因此，优选地，尽可能高地增加N-导电型漂移层2的杂质浓度，同时通过优化N-导电型漂移层2的杂质浓度和P+导电层8、10的杂质浓度使器件的击穿电压变得更高。
如图所示，在每个P+导电层8、10的杂质浓度都是5×1017cm-3的情况下，即使是当N-导电型漂移层2的杂质浓度变高时，击穿电压也相对较高。具体地说，当N-导电型漂移层2的杂质浓度变成等于或高于2×1015cm-3时，在每个P+导电层8、10的杂质浓度都是5×1017cm-3的情况和所述杂质浓度不是5×1017cm-3的另一种情况之间的击穿电压的差就变得十分显著。因此，最好将每个P+导电层8、10的杂质浓度设置成5×1017cm-3。
图6是N-导电型漂移层2的厚度与击穿电压之间的关系的模拟结果。在此，作为沟道层的每个N-导电型表层7、9的宽度是0.5μm，而每个P+导电层8、10的厚度是0.4μm。此外，每个P+导电层8、10的杂质浓度都是5×1017cm-3。当将作为N-导电型漂移层和沟道层的每个N-导电型表层7、9的杂质浓度改变成图中所示的不同值时，计算击穿电压。在图6中，曲线6A示出了N-导电型漂移层2的杂质浓度为3×1015cm-3以及每个N-导电型表层7、9的杂质浓度为2×1016cm-3时的情况，曲线6B示出了N-导电型漂移层2的杂质浓度为4×1015cm-3以及每个N-导电型表层7、9的杂质浓度为2×1016cm-3时的情况，曲线6C示出了所述杂志浓度分别为3×1015cm-3和3×1016cm-3时的情况，而曲线6D示出了所述杂志浓度分别为4×1015cm-3和3×1016cm-3时的情况。
如图所示，即使作为沟道层的每个N-导电型表层7、9的杂质浓度等于或高于3×1016cm-3，当N-导电型漂移层2变厚时击穿电压也会变高。
图7是示出作为栅极层的P+导电层8的杂质浓度与击穿电压之间的关系的模拟结果。在此，作为外沟道层的N-导电型表层7的杂质浓度是1×1016cm-3，而且N-导电型表层7的宽度是0.5μm。N-导电型漂移层2的杂质浓度是1×1015cm-3，而且N-导电型漂移层2的厚度是9μm。每个P+导电层8、10的宽度都是0.4μm。当作为内沟道层的N-导电型表层9的杂质浓度从1×1016cm-3变为3×1016cm-3时，计算击穿电压。在图7中，曲线7A示出了N-导电型表层9的杂质浓度为1×1016cm-3时的情况，而曲线7B示出了3×1016cm-3时的情况。
如图所示，在作为内沟道层的N-导电型表层9的杂质浓度高的情况下，当P+导电层8的杂质浓度低时击穿电压变得更低。然而，当P+导电层8的杂质浓度例如是5×1017cm-3时，击穿电压变得更高而不依赖于N-导电型表层9的杂质浓度。下面参照图8来解释这个现象。
图8示出了当碳化硅半导体器件被击穿时的耗尽层和电位分布中的等位线。在图中，虚线示出了耗尽层的边界线。以几乎均匀的间隔排列的实线示出了等位线。具体地说，图8是示出图1中所示的器件的横剖面视图。
如图所示，等位线穿透P+导电层8的下部。这表明电场穿透到P+导电层8中。从电场分布来看，由于电场穿透到P+导电层8中，因此靠近P+导电层8的等位线变得几乎很平坦。因此，击穿电压变得更高。
此外，如图8所示，耗尽层的底部从P+导电层8的下部转移到P+导电层8的内部。一般来说，当形成的P+导电层具有高杂质浓度时，在P+导电层的顶角处容易发生击穿。然而，在根据本实施例的碳化硅半导体器件中，发生击穿的部分从P+导电层8的顶角转移到P+导电层8的内部。
也可以通过图9来证实这一现象。图9是具有X轴、Y轴和Z轴的图，其中X轴定义为图1中所示的半导体衬底5的水平方向，Y轴定义为图1中所示的厚度方向，Z轴定义为每一部分中的电场强度，并且其示出了图1中的横剖面视图。如图9中所示，当Y轴上的值为2.5μm时，电场强度变为最大值。这一部分相当于P+导电层8的内部，并且它示出在这一部分发生了击穿。具体地说，在图9中，用9A表示的两个峰值是位于P+导电层8中的击穿发生点。由此，由于在P+导电层8的内部容易发生击穿，因此可以提高击穿电压。
图10示出了P+导电层8的杂质浓度对RESURF效应的影响。该图示出了在P+导电层8的杂质浓度是1×1016cm-3的情况下、当碳化硅半导体器件被击穿时的耗尽层和电位分布中的等位线。在图中，虚线示出了耗尽层的边界线。以几乎均匀的间隔排列的实线示出了等位线。
比较图10和图8，等位线穿透的部分是不同的。这是因为P+导电层8的杂质浓度不同。具体地说，图10中的等位线深入地穿透到P+导电层8中，就像伸入到层8的内部一样。由此，图10中的等位线在每个P+导电层3、10的拐角处弯曲。
在上面的情形中，电场在每个P+导电层3、10的拐角处加强，从而降低了碳化硅半导体器件的耐压性。因此，需要使P+导电层8的杂质浓度优化，例如使所述杂质浓度为5×1016cm-3，以便能够更有效地获得RESURF效应。
图11示出了根据本实施例的碳化硅半导体器件中的通态电阻特性。具体地说，图11示出了各种漏极电压下的漏极电流的特性。在图中，N-导电型漂移层2的杂质浓度是4×1015cm-3，而N-导电型漂移层2的厚度是9μm。P+导电层8的杂质浓度是5×1017cm-3，而P+导电层8的宽度是0.5μm。每个N-导电型表层7、9的杂质浓度是3×1016cm-3，而每个N-导电型表层7、9的宽度是1.8μm。
当将2.5V的栅极电压施加到每个栅极导线12、13上时，每单位面积的漏极电流变为200A/cm2。由此，碳化硅半导体器件中的J-FET的通态电阻计算为2.6mΩ·cm2。这个值约为常规碳化硅半导体器件中的通态电阻的一半。因而，根据本实施例的碳化硅半导体器件中的J-FET的通态电阻就确实被减低了。
此外，通态电阻取决于N-导电型漂移层2的杂质浓度和厚度。例如，随着N-导电型漂移层2变厚和/或随着所述漂移层2的杂质浓度变高，通态电阻会变得更大。因此，需要适当地最优化N-导电型漂移层2的厚度和杂质浓度。
图12示出了N-导电型漂移层2的厚度与通态电阻之间的关系。具体地说，在每个N-导电型表层7、9的杂质浓度为2×1016cm-3或3×1016cm-3的情况下，计算当改变N-导电型漂移层2的厚度时的通态电阻。在图12中，曲线12A示出了每个N-导电型表层7、9的杂质浓度为2×1016cm-3时的情况，而曲线12B示出了3×1016cm-3时的情况。
如图所示，随着作为沟道层的每个N-导电型表层7、9的杂质浓度变高，通态电阻会变得更低。在根据本实施例的碳化硅半导体器件中，由于可以增高每个N-导电型表层7、9的杂质浓度，因而能够减低通态电阻。因此，当每个N-导电型表层8、9的杂质浓度高时，能够将通态电阻减为约比常规碳化硅半导体器件低18％。
在此，能够确定即使是当P+导电层8、10都处于浮接状态时，也能够将通态电阻减低到与P+导电层8、10电连接于第一栅极导线10的情况下相同的水平。
下面，描述了根据本实施例的碳化硅半导体器件的制造方法。图13A到13F示出了根据本实施例的碳化硅半导体器件的制造工序。
参照附图来解释该方法。
在图13A中所示的制造工序中，用这样一种方式来制备半导体衬底5，即：利用外延生长方法在N+导电型衬底1的表面上形成N-导电型漂移层2和P+导电层3。图13A中的工序称为双外延衬底成形步骤。
在图13B中所示的制造工序中，在半导体衬底5的主表面上形成沟槽6，以穿透N+导电层4和P+导电层3，并到达N-导体型漂移层2。图13B中的工序称为RIE刻蚀步骤，以便形成沟槽6。
在图13C中所示的制造工序中，在包含沟槽6内壁的半导体衬底5的整个表面上形成N-导电型表层7，然后在N-导电型表层7的表面上形成P+导电层8。图13C中的工序称为N导电型表层和P导电型表层成形步骤。
在图13D中所示的制造工序中，利用RIE(即，反应离子刻蚀)法来除去设置在沟槽6外面上的一部分P+导电层8和设置在沟槽6底部上的另一部分P+导电层8。P+导电层8的这一部分和所述其它部分都平行于半导体衬底5的主表面。因此，只在沟槽6的侧壁上保留P+导电层8。图13D中的工序称为RIE刻蚀步骤。
然后，在图13E中所示的制造工序中，在包含沟槽6内侧的半导体衬底5的表面上形成导电型表层9。具体地说，在N-导电层7和P+导电层8的表面上都形成N-导电型表层9。然后，在N-导电型表层9的表面上形成P+导电层10，从而沟槽6的内部被完全嵌入。图13E中的工序称为N导电型表层和P导电型表层成形步骤。
在图13F中所示的制造工序中，利用回蚀法露出N+导电层5的表面。图13F中的工序称为回蚀(etch back)步骤。
在此之后，实施夹层绝缘膜成形工序、接触孔成形工序、导线成形工序、保护膜成形工序等等，从而完成根据本实施例的碳化硅半导体器件。
第二实施例
描述本发明的第二实施例。图14是示出根据本实施例的碳化硅半导体器件的横剖面视图。同第一实施例相比，在第二实施例中，N-导电层9的杂质浓度与N-导电型表层7的杂质浓度不同。
具体地说，如图14所示，图1中所示的N-导电层9由N导电层20代替。N-导电型表层20的杂质浓度变得比N-导电型表层7的杂质浓度更高。在这种情况下，能够大幅度地减低N-导电型表层20的内阻，从而大幅度地减低通态电阻。
在具有上述结构的碳化硅半导体器件中，图13E中所示的N-导电型表层9的淀积工序由N导电型表层20的淀积工序代替，从而利用具有高杂质浓度的N导电型薄膜来形成N导电型表层。由此来制造所述器件。
如上所述，通过RESURF效应来防止设置于N-导电型表层7下面的电场提升至半导体衬底5的表面。因此，即使是当N-导电型表层20的杂质浓度变得更高时，也不会降低碳化硅半导体器件的耐压。
第三实施例
描述本发明的第三实施例。图15是示出根据本实施例的碳化硅半导体器件的横剖面视图。在第三实施例中，图14中所示的P+导电层8的形状与第一和第二实施例相比是不同的。
具体地说，在根据本实施例的碳化硅半导体器件中，不仅在设置于沟槽6侧壁上的一部分N-导电型表层7上形成P+导电层8，而且还在设置于沟槽6底部上的另一部分N-导电型表层7上形成P+导电层8。P+导电层8在设置于沟槽6底部上的N-导电型表层7的中央彼此分离，从而使P+导电层8具有图15中所示的L形横剖面。
当P+导电层8具有上述形状时，利用伸出到N-导电型表层9的P+导电层8的凸起来防止电场穿透到N-导电型表层9中。因此，能够大幅地提高碳化硅半导体器件的耐压。
具有上述结构的碳化硅半导体器件是用这样一种的方式制造的，即：用图13D中所示的工序中的掩模来局部地覆盖设置于沟槽6底部上的一部分P+导电层8，图13D中所示的工序实施RIE方法来刻蚀P+导电层8。
第四实施例
描述本发明的第四实施例。在这个实施例中，利用不同于第一至第三实施例中所描述的碳化硅半导体器件的制造方法的不同方法来制造碳化硅半导体器件。
图16A到16G示出了根据本实施例的碳化硅半导体器件的制造工序。参照附图来解释根据本实施例的碳化硅半导体器件的制造方法。
在图16A中所示的工序中，制备具有N+导电型衬底31、N-导电型漂移层32和P+导电层33的半导体衬底34。图16A中的工序称为双外延衬底成形步骤。然后，在图16B中所示的制造工序中，形成沟槽35以穿透P+导电层33并到达N-导体型漂移层32。图16B中的工序称为RIE蚀刻步骤。
在图16C中所示的制造工序中，在包含沟槽35内壁的半导体衬底34的整个表面上形成N-导电型表层36和P+导电型表层37。图16C中的工序称为N导电型表层和P导电型表层成形步骤。然后，利用图16D中所示的制造工序中的RIE(即，反应离子刻蚀)法除去设置于沟槽35外面上的一部分P+导电层37和设置于沟槽35底部上的另一部分P+导电层37。图16D中的工序称为R工E蚀刻步骤。P+导电层37的这一部分和所述其它部分都平行于半导体衬底34的主表面。由此，P+导电层37只保留在沟槽6的侧壁上。
在图16E中所示的制造工序中，在包含沟槽35内侧的半导体衬底34的表面上形成N-导电型表层38。具体地说，在N-导电层36和P+导电层37的表面上形成N-导电型表层38。然后，在N-导电型表层38的表面上形成P+导电层39，从而沟槽35的内部被完全嵌入。图16E中的工序称为N导电型表层和P导电型表层成形步骤。
下面，在图16F中所示的制造工序中，利用回蚀法露出N-导电层36的表面。图16F中的工序称为回蚀步骤。
在此之后，在图16G中所示的制造工序中，在半导体衬底34的整个表面上形成N+导电层40。图16G中的工序称为N导电型源极表层成形步骤。
在此之后，除了实施诸如夹层绝缘膜成形工序、接触孔成形工序、导线成形工序和保护膜成形工序等众所周知的工序之外，还实施N+导电层40的图案制作工序，从而完成根据本实施例的碳化硅半导体器件。
利用上述方法制造的碳化硅半导体器件的横剖面与第一实施例的稍有不同。具体地说，利用在N+导电层40中形成的接触孔来提供P+导电层33、37、39与栅极导线(未示出)之间的电连接。此外，N+导电层40充当源极层。除了上述两点以外，所述器件的结构几乎与第一至第三实施例的器件结构相同。
其它实施例
(1)在每个实施例中，尽管适当地描述了构成碳化硅半导体器件的每一部分的杂质浓度，但是这些浓度仅仅是示例。因此，这些浓度可以改变成其它的浓度。
尽管在第一实施例中每个N-导电型表层7、9的杂质浓度都高于N-导电型漂移2的杂质浓度，但是即使当每个N-导电型表层7、9的杂质浓度都等于N-导电型漂移层2的杂质浓度时，由于碳化硅半导体器件的每个J-FET都是利用多沟道工作来进行工作的，因而也能够减小通态电阻。
此外，尽管在第一实施例中P+导电层8的杂质浓度低于每个P+导电层3、10的杂质浓度，但是P+导电层8的杂质浓度也能够几乎等于每个P+导电层3、10的杂质浓度。此外，P+导电层8的杂质浓度可以高于每个P+导电层3、10的杂质浓度。另外，它们的浓度关系也可以反过来。
(2)尽管在每个实施例中所述器件是利用双栅极操作来进行工作的，但是本发明可以应用于具有另一种控制操作的碳化硅半导体器件。双栅极操作就是能够独立地控制第一和第二栅极导线12、13中的每一条导线的位。
例如，当只能独立地控制第一栅极导线12的电位、而第二栅极导线13的电位与源极14的电位相同时，执行单栅极操作。单栅极操作就是根据第一栅极导线12的电位来控制从P+导电层8、10延伸到N-导电型表层7、9的耗尽层的延伸部分。在这种情况下，所述器件基本上执行与双栅极操作相似的操作。然而，在单栅极操作中，仅仅由从P+导电层8、10延伸出的耗尽层来划定沟道区。
(3)尽管在每个实施例中完全用P+导电层10、39嵌入沟槽6、35，但是也可以在沟槽6、35中部分地形成P+导电层10、39，从而沟槽6、35不被P+导电层10、39完全嵌入。在这种情况下，例如可以用夹层绝缘膜16来完全嵌入沟槽6。此外，可以用栅极导线12来完全嵌入沟槽6。
此外，重复地形成N-导电型表层9和P+导电层10的一对或多对等效薄膜，从而能够增加沟道层的数目。
(4)尽管在每个实施例中P+导电层8、10都连接于公共栅极导线12，但是P+导电层8、10也可以分别连接于不同的栅极导线。当增加了作为栅极层的P+导电层的数目时，已增加的P+导电层可以单独连接于不同的栅极导线。
(5)在依照每个实施例的碳化硅半导体器件中，N导电型相当于本发明中公开的第一导电型，而P导电型相当于本发明中公开的第二导电型。然而，这些是一个示例，所以本发明应用于具有相反的导电型的碳化硅半导体器件。这就是说，N导电型可以相当于第二导电型，而P导电型可以相当于第一导电型。
这类改变和修改应理解为属于由所附权利要求书限定的本发明的范围内。

Claims (49)

1、一种碳化硅半导体器件，包括：
由碳化硅制成并且具有第一导电型的衬底(1、31)；和设置在所述衬底(1、31)上的结型场效应晶体管，
其中所述结型场效应晶体管包括：
第一半导体层(2、32)，其设置在所述衬底(1、31)上，具有第一导电型，并由带有比所述衬底(1、31)更低的低杂质浓度的碳化硅制成；
第一栅极层(3、33)，其具有第二导电型，设置在第一半导体层(2、32)的表面上，并由碳化硅制成；
第一沟道层(7、36)，其具有第一导电型，并设置为在衬底(1、31)上在平面方向上与第一栅极层(3、33)相邻。
第一源极层(4、40)，其具有第一导电型，具有比第一沟道层(7、36)更高的高杂质浓度，并且电连接于第一沟道层(7、36)；
第二栅极层(8、37)，其具有第二导电型，设置为与第一沟道层(7、36)相邻，并且与第一栅极层(3、33)相对以将第一沟道层(7、36)夹在中间；
第二沟道层(9、38)，其具有第一导电型，设置为与第二栅极层(8、37)相邻，并且与第一沟道层(7、36)相对以将第二栅极层(8、37)夹在中间；
第三栅极层(10、39)，设置为与第二沟道层(9、38)相邻，并且与第二栅极层(8、37)相对以将第二沟道层(9、38)夹在中间；和
第二源极层(11、40)，其具有第一导电型，具有比第二源极层(11、40)更高的高杂质浓度，并且电连接于第二沟道层(9、38)。
2、根据权利要求1所述的碳化硅半导体器件，
其中所述第一沟道层(7、36)具有高于第一半导体层(2、32)的杂质浓度。
3、根据权利要求1所述的碳化硅半导体器件，
其中所述第一沟道层(7、36)具有几乎等于第一半导体层(2、32)的杂质浓度。
4、根据权利要求1至3中任何一项所述的碳化硅半导体器件，
其中所述第二沟道层(9、38)具有高于第一沟道层(7、36)的杂质浓度。
5、根据权利要求1至3中任何一项所述的碳化硅半导体器件，
其中所述第二沟道层(9、38)具有几乎等于第一沟道层(7、36)的杂质浓度。
6、根据权利要求1至3中任何一项所述的碳化硅半导体器件，
其中所述第二栅极层(8、37)具有比第三栅极层(10、39)更深的深度。
7、根据权利要求1至3中任何一项所述的碳化硅半导体器件，
其中所述第二栅极层(8、37)具有比第三栅极层(10、39)低的杂质浓度。
8、根据权利要求1至3中任何一项所述的碳化硅半导体器件，
其中所述第二栅极层(8、37)和第三栅极层(10、39)共同相连接于栅极导线(12)。
9、根据权利要求1至3中任何一项所述的碳化硅半导体器件，
其中所述第二栅极层(8、37)和第三栅极层(10、39)分别独立地与栅极导线(12)相连接。
10、根据权利要求1至3中任何一项所述的碳化硅半导体器件，
其中所述第二栅极层(8、37)和第三栅极层(10、39)中的至少其中之一变成浮接状态。
11、一种碳化硅半导体器件，包括：
半导体衬底(5)，其包括：
衬底(1)，由碳化硅制成，并且具有第一导电型；
第一半导体层(2)，其设置在所述衬底(1)上，具有第一导电型，并由带有比所述衬底(1)更低的低杂质浓度的碳化硅制成；
第二半导体层(3)，其设置在第一半导体层(2)上，具有第二导电型，由碳化硅制成，并且提供了第一栅极层(3)；和
第三半导体层(4)，其具有第一导电型，由碳化硅制成，并且提供了第一源极层(4)；
沟槽(6)，其设置在半导体衬底(1)的表面上，穿透第二和第三半导体层(3、4)，并到达第一半导体层(2)；
第一沟道层(7)，其具有第一导电型，并且设置在沟槽(6)的内壁上；
第二栅极层(8)，其具有第二导电型，并且通过第一沟道层(7)设置在沟槽(6)的侧壁上；
第二沟道层(9)，其具有第一导电型，通过第一沟道层(7)和第二栅极层(8)而设置在沟槽(6)的侧壁上，并且通过第一沟道层(7)而设置在沟槽(6)底部上；
第三栅极层(10)，其具有第二导电型，并且通过第二沟道层(9)而设置在沟槽(6)的内壁上；和
第二源极层(11)，其具有第一导电型，具有比第二沟道层(9)更高的高杂质浓度，并且设置在对应于第二沟道层(9)的半导体衬底(1)的一部分表面上，从而第二源极层(11)电连接于第二沟道层(9)。
12、根据权利要求11所述的碳化硅半导体器件，
其中所述第一沟道层(7)具有几乎等于或高于第一半导体层(2)的杂质浓度。
13、根据权利要求11所述的碳化硅半导体器件，
其中所述第二沟道层(9)具有几乎等于或高于第一沟道层(7)的杂质浓度。
14、根据权利要求11至13中任何一项所述的碳化硅半导体器件，
其中所述第二栅极层(8)具有比第三栅极层(10)更深的深度。
15、根据权利要求11至13中任何一项所述的碳化硅半导体器件，
其中所述第二栅极层(8)具有比第三栅极层(10)更低的杂质浓度。
16、根据权利要求11至13中任何一项所述的碳化硅半导体器件，
其中所述第二栅极层(8)和第三栅极层(10)共同连接于栅极导线(12)。
17、根据权利要求11至13中任何一项所述的碳化硅半导体器件，
其中所述第二栅极层(8)和第三栅极层(10)分别独立地与栅极导线(12)连接。
18、根据权利要求11至13中任何一项所述的碳化硅半导体器件，
其中第二栅极层(8)和第三栅极层(10)中的至少一个变成浮接状态。
19、根据权利要求11至13中任何一项所述的碳化硅半导体器件，
其中用第三栅极层(10)完全嵌入沟槽(6)。
20、根据权利要求11至13中任何一项所述的碳化硅半导体器件，进一步包括：
设置在第三栅极层(10)的表面上的绝缘膜，
其中用第三栅极层(10)来嵌入一部分沟槽(6)，并且
其中用绝缘膜来完全嵌入沟槽(6)的其它部分。
21、根据权利要求11至13中任何一项所述的碳化硅半导体器件，进一步包括：
栅极导线(12)，其设置在第三栅极层(10)的表面上，
其中用第三栅极层(10)来嵌入沟槽(6)的一部分，并且
其中用栅极导线(12)来完全嵌入其它部分的沟槽(6)。
22、根据权利要求11至13中任何一项所述的碳化硅半导体器件，进一步包括，
至少一对具有第一导电型的沟道层和具有第二导电型的半导体层，
其中在第三栅极层(10)的表面上重复地设置一对或多对沟道层和半导体层，从而用这一对或多对沟道层和半导体层来嵌入沟槽(6)。
23、一种碳化硅半导体器件，包括：
半导体衬底(34)，其包括：
衬底(31)，其由碳化硅制成，并且具有第一导电型；
第一半导体层(32)，其设置在至衬底(31)上，具有第一导电型，并且由带有比所述衬底(31)更低的低杂质浓度的碳化硅制成；和
第二半导体层(33)，其设置在第一半导体层(32)上，具有第二导电型，由碳化硅制成，并且提供了第一栅极层(33)；
沟槽(35)，其设置在半导体衬底(31)的表面上，穿透第二半导体层(33)，并到达第一半导体层(32)；
第一沟道层(36)，其具有第一导电型，设置在沟槽(35)的内壁上，并且设置在第二半导体层(33)上；
第二栅极层(37)，其具有第二导电型，通过第一沟道层(36)而设置在沟槽(35)的侧壁上；
第二沟道层(38)，其具有第一导电型，通过第一沟道层(36)和第二栅极层(37)而设置在沟槽(35)的侧壁上，并且通过第一沟道层(36)而设置在沟槽(35)的底部；
第三栅极层(39)，其具有第二导电型，并且通过第二沟道层(38)而设置在沟槽(35)的内壁上；和
源极层(40)，其具有第一导电型，具有比第二沟道层(38)更高的高杂质浓度，设置在对应于第二沟道层(38)的半导体衬底(34)的一部分表面上，从而源极层(40)电连接于第二沟道层(38)，并且设置在对应于第一沟道层(36)半导体衬底(34)的另一部分表面上，从而源极层(40)电连接于第一沟道层(36)。
24、根据权利要求23所述的碳化硅半导体器件，
其中所述第一沟道层(36)具有几乎等于或高于第一半导体层(32)的杂质浓度。
25、根据权利要求23所述的碳化硅半导体器件，
其中所述第二沟道层(38)具有几乎等于或高于第一沟道层(36)的杂质浓度。
26、根据权利要求23至25中任何一项所述的碳化硅半导体器件，
其中所述第二栅极层(37)具有比第三栅极层(39)更深的深度。
27、根据权利要求23至25中任何一项所述的碳化硅半导体器件，
其中所述第二栅极层(37)具有比第三栅极层(39)更低的杂质浓度。
28、根据权利要求23至25中任何一项所述的碳化硅半导体器件，
其中所述第二栅极层(37)和第三栅极层(39)共同连接于栅极导线(12)。
29、根据权利要求23至25中任何一项所述的碳化硅半导体器件，
其中所述第二栅极层(37)和第三栅极层(39)分别独立地与栅极导线(12)相连接。
30、根据权利要求23至25中任何一项所述的碳化硅半导体器件，
其中第二栅极层(37)和第三栅极层(39)的至少其中之一变成浮接状态。
31、根据权利要求23至25中任何一项所述的碳化硅半导体器件，
其中用第三栅极层(39)来完全嵌入沟槽(34)。
32、根据权利要求23至25中任何一项所述的碳化硅半导体器件，进一步包括：
绝缘膜，其设置在第三栅极层(39)的表面上，
其中用第三栅极层(39)来嵌入沟槽(34)的一部分，并且
其中用所述绝缘膜来完全嵌入沟槽(34)的其它部分。
33、根据权利要求23至25中任何一项所述的碳化硅半导体器件，进一步包括：
栅极导线(12)，其设置第三栅极层(39)上，
其中用第三栅极层(39)来嵌入沟槽(34)的一部分，并且
其中用所述栅极导线(12)来完全嵌入沟槽(34)的其它部分。
34、根据权利要求23至25中任何一项所述的碳化硅半导体器件，进一步包括：
至少一对具有第一导电型的沟道层和具有第二导电型的半导体层，
其中在第三栅极层(39)的表面上重复地设置一对或多对沟道层和半导体层，从而用一对或多对沟道层和半导体层来嵌入沟槽(34)。
35、一种用于制造碳化硅半导体器件的方法，所述方法包括以下步骤：
制备具有第一导电型且由碳化硅制成的衬底(1、31)；
在所述衬底(1、31)上形成第一半导体层(2、32)，其中所述第一半导体层(2、32)具有第一导电型并且由带有比所述衬底(1、31)更低的低杂质浓度的碳化硅制成；
在第一半导体层(2、32)的表面上形成第一栅极层(3、33)，其中所述第一栅极层(3、33)具有第二导电型并且由碳化硅制成；
在所述衬底(1、31)上形成在平面方向上与第一栅极层(3、33)相邻的第一沟道层(7、36)，其中所述第一沟道层(7、36)具有第一导电型；
形成电连接于第一沟道层(7、36)的第一源极层(4、40)，其中所述第一源极层(4、40)具有第一导电型并且具有比第一沟道层(7、36)更高的高杂质浓度；
形成与第一沟道层(7、36)相邻的第二栅极层(8、37)，其中所述第二栅极层(8、37)具有第二导电型并且设置为与第一栅极层(3、33)相对以将第一沟道层(7、36)夹在中间；
形成与第二栅极层(8、37)相邻的第二沟道层(9、38)，其中所述第二沟道层(9、38)具有第一导电型并且设置为与第一沟道层(7、36)相对以将第二栅极层(8、37)夹在中间；
形成与第二沟道层(9、38)相邻的第三栅极层(10、39)，其中所述第三栅极层(10、39)设置为与第二栅极层(8、37)相对以将第二沟道层(9、38)夹在中间；以及
形成电连接于第二沟道层(9、38)的第二源极层(11、40)，其中所述第二源极层(11、40)具有第一导电型并且具有比第二沟道层(9、38)更高的高杂质浓度。
36、根据权利要求35所述的制造碳化硅半导体器件的方法，
其中在形成第一沟道层(7、36)的步骤中利用外延生长方法来形成第一沟道层(7、36)。
37、根据权利要求35所述的制造碳化硅半导体器件的方法，
其中在形成第一栅极层(3、33)的步骤中利用外延生长方法来形成第一栅极层(3、33)。
38、根据权利要求35至37中任何一项所述的制造碳化硅半导体器件的方法，
其中在形成第二沟道层(9、38)的步骤中利用外延生长方法来形成第二沟道层(9、38)。
39、根据权利要求35至37中任何一项所述的制造碳化硅半导体器件的方法，
其中在形成第二栅极层(8、37)的步骤中利用外延生长方法来形成第二栅极层(8、37)。
40、一种用于制造碳化硅半导体器件的方法，所述方法包括以下步骤：
制备半导体衬底(5)，该半导体衬底包括：
衬底(1)，其由碳化硅制成，并且具有第一导电型；
第一半导体层(2)，其设置在所述衬底(1)上，具有第一导电型，并且由带有比所述衬底(1)更低的低杂质浓度的碳化硅制成；
第二半导体层(3)，其具有第二导电型，由碳化硅制成，并且提供了第一栅极层(3)；和
第三半导体层(4)，其具有第一导电型，由碳化硅制成，并且提供了第一源极层(4)；
在半导体衬底(1)的表面上形成沟槽(6)以穿透第二和第三半导体层(3、4)，并到达第一半导体层(2)；
在沟槽(6)的内壁上形成具有第一导电型的第一沟道层(7)；
通过第一沟道层(7)在沟槽(6)的侧壁上形成具有第二导电型的二栅极层(8)；
通过第一沟道层(7)和第二栅极层(8)在沟槽(6)的侧壁上以及通过第一沟道层(7)在沟槽(6)的底部上形成具有第一导电型的第二沟道层(9)；
通过第二沟道层(9)在沟槽(6)的内壁上形成具有第二导电型的第三栅极层(10)；以及
在对应于第二沟道层(9)的半导体衬底(5)的一部分表面上形成第二源极层(11)，从而第二源极层(11)电连接于第二沟道层(9)，其中第二源极层(11)具有第一导电型并且具有比第二沟道层(9)更高的高杂质浓度。
41、根据权利要求40所述的制造碳化硅半导体器件的方法，
其中在形成第一沟道层(7)的步骤中利用外延生长方法来形成第一沟道层(7)。
42、根据权利要求40所述的制造碳化硅半导体器件的方法，
其中在形成第一栅极层(3)的步骤中利用外延生长方法来形成第一栅极层(3)。
43、根据权利要求40至42中任何一项所述的制造碳化硅半导体器件的方法，
其中在形成第二沟道层(9)的步骤中利用外延生长方法来形成第二沟道层(9)。
44、根据权利要求40至42中任何一项所述的制造碳化硅半导体器件的方法，
其中在形成第二栅极层(8)的步骤中利用外延生长方法来形成第二栅极层(8)。
45、一种用于制造碳化硅半导体器件的方法，所述方法包括以下步骤：
制备半导体衬底(34)，该半导体衬底包括：
衬底(31)，其由碳化硅制成，并且具有第一导电型；
第一半导体层(32)，其设置在所述衬底(31)上，具有第一导电型，并由带有比所述衬底(31)更低的低杂质浓度的碳化硅制成；和
第二半导体层(33)，其具有第二导电型，由碳化硅制成，并且提供了第一栅极层(33)；
在半导体衬底(34)的表面上形成沟槽(35)以穿透第二半导体层(33)，并到达第一半导体层(32)；
在沟槽(35)的内壁上以及在第二半导体层(33)上形成具有第一导电型的第一沟道层(36)；
通过第一沟道层(36)在沟槽(35)的侧壁上形成具有第二导电型的第二栅极层(37)；
通过第一沟道层(36)和第二栅极层(37)在沟槽(35)的侧壁上以及通过第一沟道层(36)在沟槽(35)的底部上都形成具有第一导电型的第二沟道层(38)；
通过第二沟道层(38)在沟槽(35)的内壁上形成具有第二导电型的第三栅极层(39)；以及
在对应于第二沟道层(38)的半导体衬底(35)的一部分表面上形成源极层(40)，从而源极层(40)电连接于第二沟道层(38)，并且在对应于第一沟道层(36)的半导体衬底(35)的另一部分表面上形成源极层(40)，从而源极层(40)电连接于第一沟道层(36)，其中所述源极层(40)具有第一导电型并且具有比第二沟道层(38)更高的高杂质浓度。
46、根据权利要求45所述的制造碳化硅半导体器件的方法，
其中在形成第一沟道层(36)的步骤中利用外延生长方法来形成第一沟道层(36)。
47、根据权利要求45所述的制造碳化硅半导体器件的方法，
其中在形成第一栅极层(33)的步骤中利用外延生长方法来形成第一栅极层(33)。
48、根据权利要求45至47中任何一项所述的制造碳化硅半导体器件的方法，
其中在形成第二沟道层(38)的步骤中利用外延生长方法来形成第二沟道层(38)。
49、根据权利要求45至47中任何一项所述的制造碳化硅半导体器件的方法，
其中在形成第二栅极层(37)的步骤中利用外延生长方法来形成第二栅极层(37)。
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