CN114975626A - 半导体装置 - Google Patents

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Abstract

实施方式的半导体装置具备：第一电极；第二电极；沿第一方向延伸的栅极电极；碳化硅层，设于第一电极与第二电极之间，且包括：具有与栅极电极对置的第一区域和与第一电极相接的第二区域的第一导电型的第一碳化硅区域；第二导电型的第二碳化硅区域；以及在与第二碳化硅区域之间夹持第一区域的第二导电型的第三碳化硅区域；以及栅极电极，与第一方向垂直的第二方向的第一区域的第一宽度为0.5μm以上且1.2μm以下，第二区域的第二方向的第二宽度为0.5μm以上且1.5μm以下，在通过第一区域的第二方向的中点并沿第一方向延伸的中心线上相对于第四碳化硅区域与第一电极相接的部分位于第二方向的线段与在通过第二区域的第二方向的中点并沿第一方向延伸的中心线上与第二区域重叠的线段之间的最短距离为第一宽度的3倍以上。

Description

半导体装置
相关申请
本申请享受以日本专利申请2021－29016号(申请日：2021年2月25日)为基础申请的优先权。本申请通过参照该基础申请而包含基础申请的所有内容。
技术领域
实施方式主要涉及半导体装置。
背景技术
作为新一代的半导体器件用的材料，期待碳化硅。碳化硅与硅相比，具有带隙为3倍、破坏电场强度约为10倍、热传导率约为3倍这样优异的物理性质。若利用该特性，则能够实现例如高耐压、低损耗、且能够高温动作的Metal Oxide Semiconductor Field EffectTransistor(MOSFET，金属氧化物半导体场效应晶体管)。
使用了碳化硅的纵型MOSFET具有pn结二极管作为内置二极管。例如，MOSFET被用作与电感负载连接的开关元件。在该情况下，即使MOSFET为断开状态，通过使用pn结二极管也能够流过回流电流。
但是，当使用双极动作的pn结二极管而流过回流电流时，由于载流子的复合能量在碳化硅层中生长层叠缺陷。若在碳化硅层中生长层叠缺陷，则会产生MOSFET的接通电阻增大的问题。MOSFET的接通电阻的增大会导致MOSFET的可靠性的降低。例如，通过在MOSFET中设置进行单级动作的Schottky Barrier Diode(SBD，肖特基势垒二极管)作为内置二极管，能够抑制碳化硅层中的层叠缺陷。
在MOSFET为接通状态时，存在与MOSFET连接的负载发生故障而负载电阻变小的情况。在该情况下，MOSFET成为短路状态，在MOSFET中流过大电流。从MOSFET成为短路状态到破坏为止的时间被称作短路耐量。在设有SBD的MOSFET中，从提高可靠性的观点出发，也希望提高MOSFET的短路耐量。
发明内容
本发明的实施方式提供一种短路耐量提高的半导体装置。
实施方式的半导体装置具备：第一电极；第二电极；栅极电极，沿第一方向延伸；碳化硅层，设于所述第一电极与所述第二电极之间，具有所述第一电极侧的与所述第一方向平行的第一面和所述第二电极侧的第二面，且包括：第一导电型的第一碳化硅区域，具有与所述第一面相接且与所述栅极电极对置并沿所述第一方向延伸的第一区域、以及与所述第一面相接且与所述第一电极相接的第二区域；第二导电型的第二碳化硅区域，设于所述第一碳化硅区域与所述第一面之间，至少一部分被夹在所述第一区域与所述第二区域之间，与所述栅极电极对置，并与所述第一电极电连接；第二导电型的第三碳化硅区域，设于所述第一碳化硅区域与所述第一面之间，在与所述第二碳化硅区域之间夹持所述第一区域，与所述栅极电极对置，并与所述第一电极电连接；以及第一导电型的第四碳化硅区域，设于所述第二碳化硅区域与所述第一面之间，并与所述第一电极电连接；以及栅极绝缘层，设于所述栅极电极与所述第二碳化硅区域之间、所述栅极电极与所述第三碳化硅区域之间以及所述栅极电极与所述第一区域之间，与所述第一方向垂直的第二方向上的所述第一区域的第一宽度为0.5μm以上且1.2μm以下，所述第二区域的所述第二方向的第二宽度为0.5μm以上且1.5μm以下，第一线段与第二线段之间的最短距离为所述第一宽度的3倍以上，所述第一线段在所述第一面中，在通过所述第一区域的所述第二方向的第一中点并沿所述第一方向延伸的第一中心线上，相对于所述第四碳化硅区域与所述第一电极相接的部分位于所述第二方向，所述第二线段在所述第一面中，在通过所述第二区域的所述第二方向的第二中点并沿所述第一方向延伸的第二中心线上，与所述第二区域重叠。
附图说明
图1是第一实施方式的半导体装置的示意剖面图。
图2是第一实施方式的半导体装置的示意剖面图。
图3是第一实施方式的半导体装置的示意俯视图。
图4是第一实施方式的半导体装置的等效电路图。
图5是第一实施方式的半导体装置的变形例的示意剖面图。
图6是第二实施方式的半导体装置的示意剖面图。
图7是第二实施方式的半导体装置的示意俯视图。
图8是第二实施方式的半导体装置的示意剖面图。
图9是第二实施方式的半导体装置的示意剖面图。
具体实施方式
以下，参照附图对本发明的实施方式进行说明。另外，在以下的说明中，对相同或类似的部件等标注相同的附图标记，对于已说明过一次的部件等，有时适当省略其说明。
另外，在以下的说明中，在存在n+、n、n－以及p+、p、p－的标记的情况下，这些标记表示各导电型中的杂质浓度的相对高低。即，n+表示与n相比，n型杂质浓度相对较高，n－表示与n相比，n型杂质浓度相对较低。另外，p+表示与p相比，p型杂质浓度相对较高，p－表示与p相比，p型杂质浓度相对较低。另外，有时将n+型、n－型仅记载为n型，将p+型、p－型仅记载为p型。
另外，在本说明书中，只要没有特别记载，则“杂质浓度”是指补偿了相反导电型的杂质浓度后的浓度。即，n型的碳化硅区域的n型杂质浓度是指从n型杂质的浓度减去p型杂质的浓度后的浓度。另外，p型的碳化硅区域的p型杂质浓度是指从p型杂质的浓度减去n型杂质的浓度后的浓度。
另外，在本说明书中，只要没有特别记载，“碳化硅区域的杂质浓度”是指相应的碳化硅区域的最大杂质浓度。
杂质浓度例如能够通过Time of Flight－Secondary Ion Mass Spectrometry(TOF－SIMS，飞行时间二次离子质谱仪)来测定。另外，杂质浓度的相对高低例如也能够根据由Scanning Capacitance Microscopy(SCM，扫描电容显微技术)求出的载流子浓度的高低来判断。另外，杂质区域的深度、厚度等的距离例如能够由TOF－SIMS求出。此外，杂质区域的深度、厚度、宽度、间隔等的距离，例如能够通过SCM像与Atomic Force Microscope(AFM，原子力显微镜)像的合成图像求出。
(第一实施方式)
第一实施方式的半导体装置具备：第一电极；第二电极；栅极电极，沿第一方向延伸；碳化硅层，设于第一电极与第二电极之间，具有第一电极侧的与第一方向平行的第一面、以及第二电极侧的第二面，且包括：第一导电型的第一碳化硅区域，具有与第一面相接且与栅极电极对置并沿第一方向延伸的第一区域、以及与第一面相接且与第一电极相接的第二区域；第二导电型的第二碳化硅区域，设于第一碳化硅区域与第一面之间，至少一部分被夹在第一区域与第二区域之间，与栅极电极对置，并与第一电极电连接；第二导电型的第三碳化硅区域，设于第一碳化硅区域与第一面之间，在与第二碳化硅区域之间夹持第一区域，与栅极电极对置，并与第一电极电连接；以及第一导电型的第四碳化硅区域，设于第二碳化硅区域与第一面之间，并与第一电极电连接；以及栅极绝缘层，设于栅极电极与第二碳化硅区域之间、栅极电极与第三碳化硅区域之间以及栅极电极与第一区域之间，与第一方向垂直的第二方向上的第一区域的第一宽度为0.5μm以上且1.2μm以下，第二区域的第二方向的第二宽度为0.5μm以上且1.5μm以下，第一线段与第二线段之间的最短距离为第一宽度的3倍以上，该第一线段在第一面中，在通过第一区域的第二方向的第一中点并沿第一方向延伸的第一中心线上，相对于第四碳化硅区域与第一电极相接的部分位于第二方向，该第二线在第一面中，在通过第二区域的第二方向的第二中点并沿第一方向延伸的第二中心线上，与第二区域重叠。
图1是第一实施方式的半导体装置的示意剖面图。图2是第一实施方式的半导体装置的示意剖面图。图2是图1的局部的放大图。图3是第一实施方式的半导体装置的示意俯视图。图3是表示碳化硅层表面的碳化硅区域以及电极的图案的图。图2是图3的AA’剖面图。
第一实施方式的半导体装置是使用了碳化硅的平面栅极型的纵型MOSFET100。第一实施方式的MOSFET100例如是通过离子注入形成体区域与源极区域的、DoubleImplantation MOSFET(DIMOSFET，双注入MOSFET)。另外，第一实施方式的半导体装置作为内置二极管具备SBD。
以下，以第一导电型为n型、第二导电型为p型的情况为例进行说明。MOSFET100是将电子作为载流子的纵型的n沟道型的MOSFET。
MOSFET100具备碳化硅层10、源极电极12(第一电极)、漏极电极14(第二电极)、栅极绝缘层16、栅极电极18、层间绝缘层20。MOSFET100包括多个MOSFET区域与多个SBD区域。
在碳化硅层10中，包括n+型的漏极区域22、n－型的漂移区域24(第一碳化硅区域)、p型的体区域26、n+型的源极区域28(第四碳化硅区域)、p+型的体接触区域32(第五碳化硅区域)。p型的体区域26包括p型的第一体区域26a(第二碳化硅区域)、p型的第二体区域26b(第三碳化硅区域)、p型的第三体区域26c(第六碳化硅区域)以及p型的第四体区域26d。
漂移区域24具有JFET区域24a(第一区域)、JBS区域24b(第二区域)以及下部区域24c。
源极电极12是第一电极的一个例子。漏极电极14是第二电极的一个例子。漂移区域24是第一碳化硅区域的一个例子。第一体区域26a是第二碳化硅区域的一个例子。第二体区域26b是第三碳化硅区域的一个例子。第三体区域26c是第六碳化硅区域的一个例子。源极区域28是第四碳化硅区域的一个例子。体接触区域32是第五碳化硅区域的一个例子。
碳化硅层10设于源极电极12与漏极电极14之间。碳化硅层10为单晶的SiC。碳化硅层10例如为4H-SiC。
碳化硅层10具备第一面(图1中的“P1”)与第二面(图1中的“P2”)。以下，有时将第一面P1称作表面，将第二面P2称作背面。第一面P1位于碳化硅层10的源极电极12侧。另外，第二面P2位于碳化硅层10的漏极电极14侧。第一面P1与第二面P2对置。另外，以下，“深度”是指以第一面为基准朝向第二面的方向的深度。
第一面与第一方向以及第二方向平行。第二方向与第一方向垂直。
第一面P1例如是相对于(0001)面倾斜了0度以上且8度以下的面。另外，第二面P2例如是相对于(000-1)面倾斜了0度以上且8度以下的面。(0001)面被称作硅面。(000-1)面被称作碳面。
如图1所示，MOSFET100包括多个MOSFET区域与多个SBD区域。在MOSFET区域形成有MOSFET。在SBD区域形成有SBD。
MOSFET区域在第一方向上延伸。MOSFET区域在第二方向上重复配置。
SBD区域在第一方向上延伸。SBD区域在第二方向上重复配置。在第二方向上相邻的SBD区域之间设置两个MOSFET区域。在MOSFET100中，MOSFET区域与SBD区域的比例为2比1。
MOSFET区域与SBD区域的比例并不限定于2比1。例如也可以是1比1、或3比1、或其他比例。
n+型的漏极区域22设于碳化硅层10的背面侧。漏极区域22例如包含氮(N)作为n型杂质。漏极区域22的n型杂质浓度例如为1×1018cm-3以上且1×1021cm-3以下。
n－型的漂移区域24设于漏极区域22与第一面P1之间。n－型的漂移区域24设于源极电极12与漏极电极14之间。n－型的漂移区域24设于栅极电极18与漏极电极14之间。
n－型的漂移区域24设于漏极区域22上。漂移区域24例如包含氮(N)作为n型杂质。漂移区域24的n型杂质浓度比漏极区域22的n型杂质浓度低。漂移区域24的n型杂质浓度例如为4×1014cm-3以上且1×1017cm-3以下。漂移区域24的厚度例如为5μm以上且150μm以下。
n－型的漂移区域24具有JFET区域24a、JBS区域24b以及下部区域24c。
JFET区域24a设于下部区域24c与第一面P1之间。JFET区域24a与第一面P1相接。JFET区域24a设于相邻的两个体区域之间。例如JFET区域24a设于第一体区域26a与第二体区域26b之间。
JFET区域24a在第一方向上延伸。JFET区域24a在中间隔着栅极绝缘层16而与栅极电极18对置。
JFET区域24a作为MOSFET100的电流路径而发挥功能。JFET区域24a的n型杂质浓度例如比下部区域24c的n型杂质浓度高。JFET区域24a的n型杂质浓度例如为5×1016cm-3以上且2×1017cm-3以下。
JBS区域24b设于下部区域24c与第一面P1之间。JBS区域24b与第一面P1相接。JBS区域24b设于相邻的两个体区域之间。例如，JBS区域24b设于第一体区域26a与第三体区域26c之间。
JBS区域24b在第一方向上延伸。JBS区域24b与源极电极12相接。
JBS区域24b作为SBD的阴极而发挥功能。JBS区域24b的n型杂质浓度例如比下部区域24c的n型杂质浓度高。JBS区域24b的n型杂质浓度例如为5×1016cm-3以上且2×1017cm-3以下。
在第一面P1中，JFET区域24a在规定的区域中所占的比例例如为5％以上且20％以下。在第一面P1中，JBS区域24b在规定的区域中所占的比例例如为2％以上且10％以下。
例如，在第一面P1中JFET区域24a在规定的区域中所占的比例大于在第一面P1中JBS区域24b在规定的区域中所占的比例。这里，规定的区域例如为第一面P1上的由100μm×100μm的正方形包围而成的区域。
JFET区域24a与JBS区域24b之间的第二方向的距离(图2中的d0)例如为1.0μm以上且5.0μm以下。JFET区域24a的第二方向的第一宽度(图2、图3中的w1)为0.5μm以上且1.2μm以下。另外，JBS区域24b的第二方向的第二宽度(图2、图3中的w2)为0.5μm以上且1.5μm以下。
p型的体区域26设于漂移区域24与第一面P1之间。体区域26在第一方向上延伸。体区域26作为MOSFET100的沟道区域而发挥功能。
体区域26例如包含铝(Al)作为p型杂质。体区域26的p型杂质浓度例如为5×1017cm-3以上且5×1019cm-3以下。
体区域26的深度例如为0.5μm以上且1.0μm以下。
体区域26与源极电极12电连接。体区域26被固定于源极电极12的电位。
体区域26的一部分与第一面P1相接。体区域26的一部分与栅极电极18对置。体区域26的一部分成为MOSFET100的沟道区域。在体区域26的一部分与栅极电极18之间夹持栅极绝缘层16。
第一体区域26a与第二体区域26b在第二方向上分离。第一体区域26a与第二体区域26b在第二方向上相邻。
第一体区域26a与第三体区域26c在第二方向上分离。第一体区域26a与第三体区域26c在第二方向上相邻。
第三体区域26c与第四体区域26d在第二方向上分离。第三体区域26c与第四体区域26d在第二方向上相邻。
在第一体区域26a与第二体区域26b之间设有JFET区域24a。在第二体区域26b与第三体区域26c之间设有JBS区域24b。第一体区域26a被夹在JFET区域24a与JBS区域24b之间。
在第三体区域26c与第四体区域26d之间设有JFET区域24a。第三体区域26c被夹在JBS区域24b与JFET区域24a之间。
n+型的源极区域28设于体区域26与第一面P1之间。例如，源极区域28设于第一体区域26a与第一面P1之间。源极区域28在第一方向上延伸。
源极区域28例如包含磷(P)或氮(N)作为n型杂质。源极区域28的n型杂质浓度比漂移区域24的n型杂质浓度高。
源极区域28的n型杂质浓度例如为1×1019cm-3以上且1×1021cm-3以下。源极区域28的深度比体区域26的深度浅。源极区域28的深度例如为0.05μm以上且0.2μm以下。
源极区域28与源极电极12相接。源极区域28与源极电极12电连接。源极区域28与源极电极12之间的接触例如为欧姆接触。源极区域28被固定于源极电极12的电位。
p+型的体接触区域32设于体区域26与第一面P1之间。体接触区域32设于体区域26与源极电极12之间。体接触区域32在第一方向上延伸。
体接触区域32的p型杂质的杂质浓度比体区域26的p型杂质浓度高。
体接触区域32例如包含铝(Al)作为p型杂质。体接触区域32的p型杂质浓度例如为1×1019cm-3以上且1×1021cm-3以下。
体接触区域32的深度例如为0.3μm以上且0.6μm以下。
体接触区域32与源极电极12相接。体接触区域32与源极电极12电连接。体接触区域32与源极电极12之间的接触例如为欧姆接触。体接触区域32被固定于源极电极12的电位。
栅极电极18设于碳化硅层10的第一面P1侧。栅极电极18在第一方向上延伸。多个栅极电极18在第二方向上相互并行地配置。
栅极电极18为导电层。栅极电极18例如为包含p型杂质或n型杂质的多晶质硅。
栅极电极18与体区域26对置。栅极电极18与JFET区域24a对置。
栅极绝缘层16设于栅极电极18与体区域26之间。例如，栅极绝缘层16设于栅极电极18与第一体区域26a、栅极电极18与第二体区域26b、栅极电极18与第三体区域26c以及栅极电极18与第四体区域26d之间。栅极绝缘层16设于栅极电极18与JFET区域24a之间。栅极绝缘层16设于栅极电极18与源极区域28之间。
栅极绝缘层16例如为氧化硅。在栅极绝缘层16中，例如能够应用High-k绝缘材料(高介电常数绝缘材料)。
层间绝缘层20设于栅极电极18上以及碳化硅层10上。层间绝缘层20例如为氧化硅。
源极电极12与碳化硅层10相接。源极电极12与源极区域28相接。源极电极12与体接触区域32相接。源极电极12与JBS区域24b相接。
源极电极12例如具有硅化物层12a与金属层12b。硅化物层12a设于碳化硅层10与金属层12b之间。硅化物层12a在第一方向上延伸。
硅化物层12a与源极区域28相接。硅化物层12a与体接触区域32相接。
源极电极12作为SBD的阳极而发挥功能。
源极电极12的硅化物层12a包含硅化物。硅化物层12a例如为镍硅化物或钛硅化物。
源极电极12与源极区域28之间的接触通过设置硅化物层12a而成为欧姆接触。源极电极12与体接触区域32之间的接触通过设置硅化物层12a而成为欧姆接触。
源极电极12的金属层12b包含金属。金属层12b例如为钛(Ti)与铝(Al)的层叠结构。
源极电极12与体接触区域32的第一界面(图2中的I1)例如比源极电极12与JBS区域24b的第二界面(图2中的I2)深。第一界面I1与第二界面I2的深度之差(图2中的d1)例如为0.1μm以上且0.3μm以下。第一界面I1的深度例如比源极区域28与体接触区域32的第三界面(图2中的I3)的深度深。
第一界面I1与JBS区域24b之间的第二方向的距离(图2中的d2)例如为0.5μm以上且2.0μm以下。
漏极电极14设于碳化硅层10的背面上。漏极电极14与漏极区域22相接。
漏极电极14例如为金属或金属半导体化合物。漏极电极14例如包含选自由镍硅化物、钛(Ti)、镍(Ni)、银(Ag)以及金(Au)构成的组中的至少一种材料。
在MOSFET100为接通状态时，电流从漏极电极14通过漏极区域22、下部区域24c、JFET区域24a、形成于体区域26的沟道以及源极区域28而流向源极电极12。
当对SBD区域施加了正向偏压时，电流从源极电极12通过JBS区域24b、下部区域24c以及漏极区域22而流向漏极电极14。
如图3所示，在第一面P1中，将JFET区域24a的第二方向的任意的中点定义为第一中点MP1。将通过第一中点MP1并沿第一方向延伸的中心线定义为第一中心线ML1。将在第一中心线ML1上相对于源极区域28与源极电极12相接的部分位于第二方向的线段定义为第一线段LS1。
在MOSFET100中，源极区域28与源极电极12相接的部分与图3中的源极区域28与硅化物层12a的边界一致。
如图3所示，在第一面P1中，将JBS区域24b的第二方向的任意的中点定义为第二中点MP2。将通过第二中点MP2并沿第一方向延伸的中心线定义为第二中心线ML2。将在第二中心线ML2上与JBS区域24b重叠的线段定义为第二线段LS2。
第一线段LS1与第二线段LS2之间的最短距离(图3中的dmin)为JFET区域24a的第二方向的第一宽度w1的3倍以上。
接下来，对第一实施方式的MOSFET100的作用以及效果进行说明。
图4是第一实施方式的半导体装置的等效电路图。在MOSFET100中，在源极电极12与漏极电极14之间，pn二极管与SBD作为内置二极管与晶体管并联连接。体区域26为pn结二极管的阳极，漂移区域24为pn结二极管的阴极。另外，源极电极12为SBD的阳极，JBS区域24b为SBD的阴极。
例如，考虑MOSFET100作为与电感负载连接的开关元件而使用的情况。在MOSFET100断开时，由于由电感负载引起的感应电流，有时对源极电极12施加相对于漏极电极14为正的电压。在该情况下，正向电流流过内置二极管。该状态也称为反向导通状态。
假设在MOSFET不具备SBD的情况下，在pn结二极管中流过正向电流。pn结二极管进行双极动作。当使用双极动作的pn结二极管而流过回流电流时，由于载流子的复合能量而在碳化硅层中生长层叠缺陷。若在碳化硅层中生长层叠缺陷，则会产生MOSFET的接通电阻增大的问题。MOSFET的接通电阻的增大会导致MOSFET的可靠性的降低。
MOSFET100具备SBD。正向电流开始流过SBD的正向电压(Vf)比pn结二极管的正向电压(Vf)低。因而，在pn结二极管之前，正向电流流过SBD。
SBD的正向电压(Vf)例如为1.0V以上且小于2.0V。pn结二极管的正向电压(Vf)例如为2.0V以上且3.0V以下。
SBD进行单级动作。因此，即使正向电流流动，也不会因载流子的复合能量而在碳化硅层10中生长层叠缺陷。因而，可抑制MOSFET100的接通电阻的增大。由此，MOSFET100的可靠性提高。
在MOSFET为接通状态时，存在与MOSFET连接的负载发生故障而负载电阻变小的情况。在该情况下，MOSFET成为短路状态，在MOSFET中流过大电流。从MOSFET成为短路状态到破坏为止的时间被称作短路耐量。若短路耐量降低，则MOSFET的可靠性降低。
通过发明人的研究可知，在具备SBD的MOSFET中，可能产生由SBD引起的短路耐量的降低。特别是，可知若MOSFET区域与SBD区域之间的距离变短，则容易产生短路耐量的降低。
在MOSFET100中，JFET区域24a的第二方向的第一宽度w1为0.5μm以上且1.2μm以下。通过使第一宽度w1为0.5μm以上，MOSFET100的接通电阻降低。通过使第一宽度w1为1.2μm以下，能够实现MOSFET100的细微化。另外，通过使第一宽度w1为1.2μm以下，在MOSFET100短路时，流过JFET区域24a的电流被限制，MOSFET100的短路耐量提高。
在MOSFET100中，JBS区域24b的第二方向的第二宽度w2为0.5μm以上且1.5μm以下。通过使第二宽度w2为0.5μm以上，SBD的正向电流增加。另外，通过使第二宽度w2为1.5μm以下，能够实现MOSFET100的细微化。另外，通过使第二宽度w2为1.5μm以下，促进了JBS效果，SBD的反向偏置时的漏电流降低。
在具备SBD的MOSFET中，产生由SBD引起的短路耐量的降低的原因推测如下。当发生MOSFET的短路时，在MOSFET区域中流过大电流，MOSFET区域的温度上升。MOSFET区域中产生的热量传递到SBD区域，SBD区域的温度上升。由于SBD区域的温度上升，处于反向偏置状态的SBD的漏电流上升。由于SBD的漏电流上升，SBD区域发热，SBD区域的温度进一步上升。
认为在SBD区域的温度上升与SBD的漏电流之间产生正反馈，最终由于SBD区域的温度上升而使MOSFET破坏。由SBD区域的温度上升导致的MOSFET的破坏使短路耐量降低。
在MOSFET100中，第一线段LS1与第二线段LS2之间的最短距离(图3中的dmin)是JFET区域24a的第二方向的第一宽度w1的3倍以上。即，在JFET区域24a中，使在MOSFET100短路时特别是发热量变大的部分与JBS区域24b之间的距离为JFET区域24a的第一宽度w1的3倍以上。
通过使最短距离dmin为第一宽度w1的3倍以上，能够抑制SBD区域的温度上升与SBD的漏电流之间的正反馈。由此，MOSFET100的短路耐量提高。
JFET区域24a的发热量取决于JFET区域24a的第一宽度w1。定性地，第一宽度w1越宽，短路时流过的电流量越大，发热量越大。通过使最短距离dmin为第一宽度w1的3倍以上，充分地抑制了MOSFET区域的热量传递到SBD区域。因而，认为能够抑制SBD区域的温度上升与SBD的漏电流之间的正反馈。
从提高MOSFET100的短路耐量的观点出发，最短距离dmin优选为第一宽度w1的3.2倍以上，更优选为3.5倍以上。
在第一面P1中，JFET区域24a在规定的区域中所占的比例优选为5％以上且20％以下。通过使JFET区域24a的比例为5％以上，能够降低MOSFET100的接通电阻。通过使JFET区域24a的比例为20％以下，可抑制MOSFET100的MOSFET区域中的发热量，短路耐量提高。
在第一面P1中，JBS区域24b在规定的区域中所占的比例优选为2％以上且10％以下。通过将JBS区域24b的比例设为2％以上，SBD的正向电流增加。通过将JBS区域24b的比例设为10％以下，可抑制MOSFET100的SBD区域中的发热量，短路耐量提高。
优选在第一面P1中JFET区域24a在规定的区域中所占的比例比在第一面P1中JBS区域24b在规定的区域中所占的比例大。可抑制SBD区域中的发热量，短路耐量提高。
优选源极电极12与体接触区域32的第一界面(图2中的I1)比源极电极12与JBS区域24b的第二界面(图2中的I2)深。通过在JBS区域24b的附近的碳化硅层10的较深的位置存在源极电极12，在短路动作时可抑制对SBD区域的电流上升。由此，短路耐量提高。
从抑制SBD区域中的发热的观点出发，第一界面I1与第二界面I2的深度之差(图2中的d1)优选为0.1μm以上，更优选为0.15μm以上。
优选第一界面I1的深度比源极区域28与体接触区域32的第三界面(图2中的I3)的深度深。通过在JBS区域24b的附近的碳化硅层10的较深的位置存在源极电极12，在短路动作时可抑制对SBD区域的电流上升。由此，短路耐量提高。
第一界面I1与JBS区域24b之间的第二方向的距离(图2中的d2)优选为2.0μm以下，更优选为1.5μm以下，进一步优选为1.0μm以下。通过在距JBS区域24b较近的位置存在源极电极12，在短路动作时可抑制对SBD区域的电流上升。由此，短路耐量提高。
图5是第一实施方式的半导体装置的变形例的示意剖面图。图5是与第一实施方式的图2对应的图。
变形例的MOSFET101在源极电极12和体接触区域32的界面的深度与源极电极12和JBS区域24b的界面的深度大致相同这一点上与第一实施方式的MOSFET100不同。
以上，根据第一实施方式及其变形例，实现了可抑制由SBD引起的短路耐量的降低且短路耐量提高的MOSFET。
(第二实施方式)
第二实施方式的半导体装置在第二区域位于第五碳化硅区域的第一方向这一点上与第一实施方式不同。以下，对于与第一实施方式重复的内容，有时省略一部分记述。
图6是第二实施方式的半导体装置的示意剖面图。图7是第二实施方式的半导体装置的示意俯视图。图8以及图9是第二实施方式的半导体装置的示意剖面图。图7是表示碳化硅层表面的碳化硅区域以及电极的图案的图。图6是图7的BB’剖面图。图8是图7的CC’剖面图。图9是图7的DD’剖面图。
第二实施方式的半导体装置是使用了碳化硅的平面栅极型的纵型MOSFET200。第二实施方式的MOSFET200例如为DIMOSFET。另外，第二实施方式的半导体装置作为内置二极管具备SBD。第二实施方式的MOSFET200的MOSFET区域与SBD区域的配置图案与第一实施方式的MOSFET100不同。
以下，以第一导电型为n型、第二导电型为p型的情况为例进行说明。MOSFET200是将电子作为载流子的纵型的n沟道型的MOSFET。
MOSFET200具备碳化硅层10、源极电极12(第一电极)、漏极电极14(第二电极)、栅极绝缘层16、栅极电极18、层间绝缘层20。MOSFET200包括多个MOSFET区域与多个SBD区域。
在碳化硅层10中，包括n+型的漏极区域22、n－型的漂移区域24(第一碳化硅区域)、p型的体区域26、n+型的源极区域28(第四碳化硅区域)、p+型的体接触区域32(第五碳化硅区域)。p型的体区域26包括p型的第一体区域26a(第二碳化硅区域)、p型的第二体区域26b(第三碳化硅区域)、p型的第三体区域26c以及p型的第四体区域26d。
漂移区域24具有JFET区域24a(第一区域)、JBS区域24b(第二区域)以及下部区域24c。
源极电极12是第一电极的一个例子。漏极电极14是第二电极的一个例子。漂移区域24是第一碳化硅区域的一个例子。第一体区域26a是第二碳化硅区域的一个例子。第二体区域26b是第三碳化硅区域的一个例子。源极区域28是第四碳化硅区域的一个例子。体接触区域32是第五碳化硅区域的一个例子。
在MOSFET200中，JBS区域24b设置在体接触区域32的第一方向上。JBS区域24b位于在第一方向上分离地设置的两个体接触区域32之间。
JBS区域24b被体区域26包围。JBS区域24b例如被第一体区域26a包围。JBS区域24b例如被第三体区域26c包围。
体区域26的至少一部分被夹在JFET区域24a与JBS区域24b之间。
在第一面P1中，JFET区域24a在规定的区域中所占的比例例如为5％以上且20％以下。在第一面P1中，JBS区域24b在规定的区域中所占的比例例如为2％以上且10％以下。
在第一面P1中JFET区域24a在规定的区域中所占的比例例如比在第一面P1中JBS区域24b在规定的区域中所占的比例大。这里，规定的区域例如为由第一面P1上的100μm×100μm的正方形包围而成的区域。
JFET区域24a与JBS区域24b之间的第二方向的距离(图7中的d0)例如为1.0μm以上且5.0μm以下。JFET区域24a的第二方向的第一宽度(图6、图7中的w1)为0.5μm以上且1.2μm以下。另外，JBS区域24b的第二方向的第二宽度(图7、图8中的w2)为0.5μm以上且1.5μm以下。
源极电极12与体接触区域32的第一界面(图6、图9中的I1)比源极电极12与SBD区域的第二界面(图8、图9中的I2)深。第一界面I1与第二界面I2的深度之差(图9中的d1)例如为0.1μm以上且0.3μm以下。第一界面I1的深度比源极区域28与体接触区域32的第三界面(图6、图9中的I3)的深度深。
第一界面I1与JBS区域24b之间的第一方向的距离(图9中的d2)例如为0.5μm以上且2.0μm以下。
如图7所示，在第一面P1中，将JFET区域24a的第二方向的任意的中点定义为第一中点MP1。将通过第一中点MP1并沿第一方向延伸的中心线定义为第一中心线ML1。将在第一中心线ML1上相对于源极区域28与源极电极12相接的部分位于第二方向的线段定义为第一线段LS1。
在MOSFET200中，源极区域28与源极电极12相接的部分与图7中的源极区域28与硅化物层12a的边界一致。
如图7所示，在第一面P1中，将JBS区域24b的第二方向的任意的中点定义为第二中点MP2。将通过第二中点MP2并沿第一方向延伸的中心线定义为第二中心线ML2。将在第二中心线ML2上与JBS区域24b重叠的线段定义为第二线段LS2。
第一线段LS1与第二线段LS2之间的最短距离(图7中的dmin)为JFET区域24a的第二方向的第一宽度w1的3倍以上。
接下来，对第二实施方式的MOSFET200的作用以及效果进行说明。
MOSFET200具备SBD。因而，与第一实施方式的MOSFET100同样地，可抑制接通电阻的增大。由此，MOSFET200的可靠性提高。
MOSFET200将JBS区域24b配置于在第一方向上分离地设置的两个体接触区域32之间。通过该配置，例如与第一实施方式的MOSFET100相比，能够实现MOSFET200的细微化。
在MOSFET200中，JFET区域24a的第二方向的第一宽度w1为0.5μm以上且1.2μm以下。通过使第一宽度w1为0.5μm以上，MOSFET200的接通电阻降低。通过使第一宽度w1为1.2μm以下，能够实现MOSFET200的细微化。另外，通过使第一宽度w1为1.2μm以下，在MOSFET200短路时，流过JFET区域24a的电流被限制，MOSFE200的短路耐量提高。
在MOSFET200中，JBS区域24b的第二方向的第二宽度w2为0.5μm以上且1.5μm以下。通过使第二宽度w2为0.5μm以上，SBD的正向电流增加。另外，通过使第二宽度w2为1.5μm以下，能够实现MOSFET200的细微化。另外，通过使第二宽度w2为1.5μm以下，促进了JBS效果，SBD的反向偏置时的漏电流降低。
在MOSFET200中，第一线段LS1与第二线段LS2之间的最短距离(图7中的dmin)为JFET区域24a的第二方向的第一宽度w1的3倍以上。即，在JFET区域24a中，使在MOSFET200短路时特别是发热量变大的部分与JBS区域24b之间的距离为JFET区域24a的第一宽度w1的3倍以上。认为在MOSFET200短路时，在JFET区域24a中，在靠近源极区域28与源极电极12相接的部分的部分流过大电流，发热尤其变大。
通过使最短距离dmin为第一宽度w1的3倍以上，能够抑制SBD区域的温度上升与SBD的漏电流之间的正反馈。由此，MOSFE200的短路耐量提高。
从提高MOSFE200的短路耐量的观点出发，最短距离dmin优选为第一宽度w1的3.2倍以上，更优选为3.5倍以上。
在第一面P1中，JFET区域24a在规定的区域中所占的比例优选为5％以上且20％以下。通过使JFET区域24a的比例为5％以上，能够降低MOSFET200的接通电阻。通过使JFET区域24a的比例为20％以下，可抑制MOSFET200的MOSFET区域中的发热量，短路耐量提高。
在第一面P1中，JBS区域24b在规定的区域中所占的比例优选为2％以上且10％以下。通过使JBS区域24b的比例为2％以上，SBD的正向电流增加。通过使JBS区域24b的比例为10％以下，可抑制MOSFET200的SBD区域中的发热量，短路耐量提高。
优选在第一面P1中JFET区域24a在规定的区域中所占的比例比在第一面P1中JBS区域24b在规定的区域中所占的比例大。可抑制SBD区域中的发热量，短路耐量提高。
优选源极电极12与体接触区域32的第一界面(图6中的I1)比源极电极12与SBD区域的第二界面(图8、图9中的I2)深。通过在JBS区域24b的附近的碳化硅层10的较深的位置存在源极电极12，在短路动作时可抑制对SBD区域的电流上升。由此，短路耐量提高。
从抑制SBD区域中的发热的观点出发，第一界面I1与第二界面I2的深度之差(图9中的d1)优选为0.1μm以上，更优选为0.15μm以上。
优选第一界面I1的深度比源极区域28与体接触区域32的第三界面(图6中的I3)的深度深。通过在JBS区域24b的附近的碳化硅层10的较深的位置存在源极电极12，在短路动作时可抑制对SBD区域的电流上升。由此，短路耐量提高。
第一界面I1与JBS区域24b之间的第二方向的距离(图9中的d2)优选为2.0μm以下，更优选为1.5μm以下，进一步优选为1.0μm以下。通过在距JBS区域24b较近的位置存在源极电极12，在短路动作时可抑制对SBD区域的电流上升。由此，短路耐量提高。
以上，根据第二实施方式，实现了可抑制由SBD引起的短路耐量的降低且短路耐量提高的MOSFET。
在第一及第二实施方式中，作为SiC的晶体结构以4H-SiC的情况为例进行了说明，但本发明也能够应用于使用了6H-SiC、3C-SiC等其他晶体结构的SiC的器件中。另外，在碳化硅层10的表面中也能够应用(0001)面以外的面。
在第一及第二实施方式中，以第一导电型为n型、第二导电型为p型的情况为例进行了说明，但也能够将第一导电型设为p型、将第二导电型设为n型。
在第一及第二实施方式中，作为p型杂质例示了铝(Al)，但也能够使用硼(B)。另外，作为n型杂质例示了氮(N)以及磷(P)，但也能够应用砷(As)、锑(Sb)等。
对本发明的几个实施方式进行了说明，但这些实施方式是作为例子而提出的，并不意图限定发明的范围。这些新的实施方式能够以其他各种方式实施，在不脱离发明的主旨的范围内，能够进行各种省略、替换、变更。这些实施方式及其变形包含在发明的范围、主旨中，并且包含在权利要求书所记载的发明与其等效的范围内。

Claims (9)

1.一种半导体装置，其中，具备：
第一电极；
第二电极；
栅极电极，沿第一方向延伸；
碳化硅层，设于所述第一电极与所述第二电极之间，具有所述第一电极侧的与所述第一方向平行的第一面和所述第二电极侧的第二面，且包括：
第一导电型的第一碳化硅区域，具有与所述第一面相接且与所述栅极电极对置且沿所述第一方向延伸的第一区域、以及与所述第一面相接且与所述第一电极相接的第二区域；
第二导电型的第二碳化硅区域，设于所述第一碳化硅区域与所述第一面之间，至少一部分被夹在所述第一区域与所述第二区域之间，与所述栅极电极对置，并与所述第一电极电连接；
第二导电型的第三碳化硅区域，设于所述第一碳化硅区域与所述第一面之间，在与所述第二碳化硅区域之间夹持所述第一区域，与所述栅极电极对置，并与所述第一电极电连接；以及
第一导电型的第四碳化硅区域，设于所述第二碳化硅区域与所述第一面之间，并与所述第一电极电连接；以及
栅极绝缘层，设于所述栅极电极与所述第二碳化硅区域之间、所述栅极电极与所述第三碳化硅区域之间以及所述栅极电极与所述第一区域之间，
与所述第一方向垂直的第二方向上的所述第一区域的第一宽度为0.5μm以上且1.2μm以下，
所述第二区域的所述第二方向的第二宽度为0.5μm以上且1.5μm以下，
第一线段与第二线段之间的最短距离为所述第一宽度的3倍以上，
所述第一线段在所述第一面中，在通过所述第一区域的所述第二方向的第一中点并沿所述第一方向延伸的第一中心线上，相对于所述第四碳化硅区域与所述第一电极相接的部分位于所述第二方向，
所述第二线段在所述第一面中，在通过所述第二区域的所述第二方向的第二中点并沿所述第一方向延伸的第二中心线上，与所述第二区域重叠。
2.如权利要求1所述的半导体装置，其中，
在所述第一面中，所述第一区域在规定的区域中所占的比例为20％以下，
在所述第一面中，所述第二区域在所述规定的区域中所占的比例为10％以下。
3.如权利要求1所述的半导体装置，其中，
所述碳化硅层在所述第一电极与所述第二碳化硅区域之间还包括第五碳化硅区域，所述第五碳化硅区域的第二导电型杂质浓度比所述第二碳化硅区域的第二导电型杂质浓度高。
4.如权利要求1所述的半导体装置，其中，
所述碳化硅层还包括第二导电型的第六碳化硅区域，所述第二导电型的第六碳化硅区域设于所述第一碳化硅区域与所述第一面之间，在与所述第二碳化硅区域之间夹持所述第二区域，与所述栅极电极对置，并与所述第一电极电连接。
5.如权利要求3所述的半导体装置，其中，
所述第二区域位于所述第五碳化硅区域的第一方向上。
6.如权利要求3所述的半导体装置，其中，
所述第一电极与所述第五碳化硅区域的第一界面比所述第一电极与所述第二区域的第二界面深。
7.如权利要求6所述的半导体装置，其中，
所述第一界面与所述第二界面的深度之差为0.1μm以上。
8.如权利要求6所述的半导体装置，其中，
所述第一界面与所述第二区域之间的距离为0.5μm以下。
9.如权利要求3所述的半导体装置，其中，
所述第一电极与所述第五碳化硅区域的第一界面比所述第四碳化硅区域与所述第五碳化硅区域的第三界面深。
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