KR20070030705A - 반도체 회로 장치 및 디스플레이 데이터 라인 드라이버 - Google Patents

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KR20070030705A
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슈이치로 고지마
마모루 세이케
다카시 이시하라
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마쓰시타 덴키 산교 가부시끼 가이샤
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Abstract

단자와 단자 사이의 분리 영역에 0V와 같거나 또는 그 이상의 전위에 고정된 N형 확산층을 형성하고, N형 웰 상의 상기 N형 확산층과 같은 전위를 갖는 P형 확산층에 트랜지스터 드레인을 구성한다.

Description

반도체 회로 장치 및 디스플레이 데이터 라인 드라이버 {SEMICONDUCTOR CIRCUIT DEVICE AND DISPLAY DATA LINE DRIVER}
도 1은 본 발명의 바람직한 제1 실시 형태에 따른 PDP를 구동하는 드라이브 회로의 단면 구성의 개략도이다.
도 2는 바람직한 제1 실시 형태에 따른 드라이브 회로의 출력 단자 OUTn + 1와 접지 단자 사이의 등가 회로를 도시한다.
도 3은 바람직한 제1 실시 형태에 따른 상세 단면을 도시한다.
도 4는 바람직한 제1 실시 형태에 따른 파괴 내성의 측정 결과를 도시한다.
도 5는 본 발명의 바람직한 제2 실시 형태에 따른 PDP를 구동하는 드라이브 회로의 단면 구성의 개략도이다.
도 6은 바람직한 제2 실시 형태에 따른 드라이브 회로의 출력 단자 OUTn + 1와 접지 단자 사이의 등가 회로를 도시한다.
도 7은 일반적인 플라즈마 디스플레이 패널의 개략적인 구성을 도시한다.
도 8은 종래 PDP를 구동하는 데이터 라인 드라이버의 블록도이다.
도 9는 종래 드라이브 회로의 구성을 도시한다.
도 10은 종래 드라이브 회로의 드라이브 파형을 도시한다.
도 11은 종래 PDP를 구동하는 드라이브 회로의 단면 구성의 개략도이다.
도 12는 NPN 기생 바이폴라 트랜지스터의 전류 특성을 도시한다.
본 발명은 반도체 회로 장치 및 이를 포함하는 디스플레이 데이터 라인 드라이버에 관한 것으로, 보다 상세하게는 플라즈마 디스플레이 패널과 같이 고전압 구동 신호로 영상을 표시하는 디스플레이 패널을 구동하기 위해 사용된 디스플레이 데이터 라인 드라이버에 관한 것이다.
최근, 박형 및 고화질 디스플레이 장치로서 주목을 끌고 있는 플라즈마 디스플레이 패널(Plasma Display Panel; 이하, PDP로 지칭함)은 매트릭스 형태로 배치된 데이터 전극 및 스캔/유지(sustain) 전극으로 구성되는 다수의 방전 셀을 포함한다. 방전 셀에 있어서, 방전은 데이터 전극 배선과, 그에 직교하는 스캔 전극 배선 및 유지 전극 배선에 의해 제어되고, 그 방전 발광 또는 비발광을 통해 원하는 디스플레이 영상을 얻을 수 있다.
이와 같이 구성된 PDP를 구동하기 위하여, 디지털 RGB 칼라 영상 신호를 PDP를 구동할 수 있는 고전압으로 변환하는 레벨 시프터를 포함하는 반도체 회로 장치가 사용된다.
반도체 회로 장치를 포함한 PDP를 구동하는 회로에 있어서, NPN 기생 바이폴라 트랜지스터(NPN parasitic bipolar transistor)가 형성된다. 그러나, NPN 기생 바이폴라 트랜지스터의 전류 특성은 물리적 구성, 확산 농도, 콜렉터와 이미터 사이의 전압에 의해 결정된다. 따라서, 드라이브 전원-공급 전압(VCC)이 높아지고 콜렉터 전류가 커질수록, 콜렉터 접합부에 높은 전기장이 인가되기 때문에, 열 파괴가 쉽게 발생된다.
이러한 문제점을 해결하기 위하여, 일본 특허 출원 제2001-53228호에서 개시한 바와 같이, 인접한 트랜지스터 사이에 충분한 거리를 확보하거나, 트랜지스터들을 실리콘 산화막으로 절연한 SOI(Silicon Oxide Insulated)를 형성하는 방법에 따라, 파괴 내성을 향상시킬 수 있다.
그러나, 그에 따라 개선된 종래의 드라이브 회로에서는 하기 언급되는 요소들에 의해 비용이 증가된다.
- 인접한 트랜지스터 사이의 거리를 확보하기 위해 칩 사이즈가 증가한다.
- 기생 트랜지스터를 형성하지 않는 구성으로 만들기 위해 특별히 정렬된 공정이 필요하다.
따라서, 본 발명의 목적은 통상의 CMOS 공정을 사용하여 칩 사이즈를 제어하면서, 인접한 단자와 단자 사이의 노이즈에 대한 내성을 향상시킬 수 있는 디스플레이 데이터 라인 드라이버를 제공하는 것이다.
상기의 목적을 달성하기 위하여, 본 발명에 따른 반도체 회로 장치는 P형 웰, 상기 P형 웰 상에 형성된 다수개의 트랜지스터, 상기 P형 웰의 트랜지스터 분리 구역에 형성된 N형 확산층, 상기 N형 확산층에 상기 P형 웰의 전위와 같거나 또 는 그 이상의 고정 전위를 공급하는 고정 전위 공급 단자 및 상기 N형 확산층의 전위와 같은 전위를 갖고 트랜지스터의 드레인을 형성하는 P형 확산층을 포함하고, 여기서 상기 인접한 트랜지스터 사이에 형성된 기생 NPN 바이폴라 트랜지스터의 콜렉터 전류가 제어된다. 그 결과, 회로는 트랜지스터의 파괴에 대해 향상된 내성을 갖을 수 있다.
또한, 본 발명에 따른 반도체 회로 장치는 P형 웰, 상기 P형 웰 상에 형성된 다수개의 트랜지스터, 상기 인접한 트랜지스터 사이의 분리 영역에 형성된 N형 웰, 상기 N형 웰 상에 형성된 N형 확산층 및 상기 N형 확산층에 상기 P형 웰의 전위와 같거나 또는 그 이상의 고정 전위를 공급하는 고정 전위 공급 단자를 포함하고, 여기서 상기 인접한 트랜지스터 사이에 형성된 기생 NPN 바이폴라 트랜지스터의 콜렉터 전류가 제어된다. 그 결과, 회로는 트랜지스터의 파괴에 대해 향상된 내성을 갖을 수 있다.
상기 설명한 바와 같이, 통상의 CMOS 공정의 수단에 의해 칩 사이즈를 제어하면서, 인접한 단자 사이의 노이즈에 대한 내성을 향상시킬 수 있다.
하기 본 발명의 바람직한 실시예의 설명에 의해 본 발명의 목적뿐만 아니라 효과가 명백하게 될 것이다. 본 발명을 실시함에 따라, 하기 상세한 설명에서 언급되지 않은 많은 효과들이 당업자에게 인지될 것이다.
먼저, 본 발명에 따라 개선된 반도체 회로 장치의 기본 구성을 설명한다. 도 7은 본 발명에 따른 반도체 회로 장치가 디스플레이 데이터 라인 드라이버로서 최 적으로 설치되는 플라즈마 디스플레이 패널의 개략적인 구성을 도시한다. 도 8은 본 발명에 따른 반도체 회로 장치가 최적으로 기능하는 디스플레이 데이터 라인 드라이버의 블록도이다. 도 9는 종래 드라이브 회로의 구성을 도시한다. 도 10은 종래 드라이브 회로의 드라이브 파형을 도시한다. 도 11은 종래 드라이브 회로의 단면 구성의 개략도이다. 도 12는 종래 드라이브 회로에서 NPN 기생 바이폴라 트랜지스터의 전류 특성을 도시한다.
도 7에 도시된 바와 같이, PDP(900)는 다수개의 스캔 전극 라인(901)에 연결된 다수개의 스캔 라인 드라이버(902)와, 다수개의 디스플레이 데이터 전극 라인(903)에 연결된 다수개의 디스플레이 데이터 라인 드라이버(904)에 의해 구동된다. 칼라 디스플레이를 구현하는 PDP에서, 각 디스플레이 데이터 전극 라인은 각각 R(Red), G(Green) 및 B(Blue)의 다른 색을 갖는 형광 물질이 사용된 3색 전극을 포함하고, 각각의 디스플레이 데이터 전극 라인을 독립적으로 구동시킴으로써 칼라 디스플레이를 구현할 수 있다.
도 8에 도시된 바와 같이, 디스플레이 데이터 라인 드라이버에 있어서, 데이터 입력 단자로부터 입력된 영상 데이터는 시프트 레지스터(shift resistor; 905)에 직렬로 공급된다. 시프트 레지스터(905)에 의해 수신된 직렬 데이터는 시프트 레지스터(905)에 의해 병렬 데이터로 변환되고, 그 다음 래치(latch) 회로(906)에 보유된다. 래치 회로(906)에 보유된 병렬 데이터는 레벨 시프트 회로(907)에 의해 전압-변환되고, 그 다음 드라이브 회로(908)을 거쳐 드라이브 출력 단자 OUT1 -m로부 터 접지 전위(GND) 또는 전원-공급 전위(VCC)로서 선택적으로 출력되고, 디스플레이 데이터 전극 라인(903)에 인가된다.
도 9는 드라이브 회로(908)의 일부 구성을 도시한다. 드라이브 회로(908)는 다수개의 푸쉬-풀(push-pull) 회로들이 인접하게 배치된 복수-출력 드라이버(디스플레이 데이터 라인 드라이버)로서 구성된다. 여기서, 출력 단자 OUTn(104)과 출력 단자 OUTn +1(105)은 서로 인접하고, 출력 단자 OUTn(104) 및 출력 단자 OUTn +1(105)은 드라이브 전원-공급 단자(103) 및 접지 단자(130)를 공통으로 갖는다. 다수개의 출력 단자들 OUT이 인접하게 형성되는 구성에 있어서, 도 10에 도시된 바와 같이, 출력 단자 OUTn에 인접한 출력 단자 OUTn +1의 출력 변화로부터 야기되는 셀프 노이즈 또는 패널로부터 발생되는 외부 노이즈가 중첩된다.
도 11에 도시된 바와 같이, 출력 버퍼를 구성하는 트랜지스터의 고농도 N형 확산층(106) 및 그에 인접한 고농도 N형 확산층(112)이 접지 전위(GND)에 고정된 P형 웰(108) 상에 형성된다. 그로 인해, 임의의 출력 단자 OUTn(104)와 그에 인접한 출력 단자 OUTn +1(105) 사이에는, 고농도 N형 확산층(106)(출력 단자 OUTn(104)에 연결됨)-N형 웰(111)-P형 웰(108)-N형 확산층(112)(출력 단자 OUTn +1(105)에 연결됨)의 경로에, NPN 기생 바이폴라 트랜지스터(102)가 형성된다.
출력 단자 OUTn(104)가 “전원-공급 전위(VCC)”를 출력하고 동시에 출력 단자 OUTn +1(105)가 “접지 전위(GND)”를 출력하는 상태에서, 셀프 노이즈 또는 외부 노이즈로 인해 N형 확산층(112)과 P형 웰(108) 사이에 빌트인(built-in) 전압과 같거나 또는 그 이상의 전위차가 발생될 때, NPN 기생 바이폴라 트랜지스터(102)의 동작이 시작한다.
따라서, 출력 단자 OUTn +1(105)에 연결된 N형 확산층(112)은 이미터로서의 역할을 한다. 그 다음, P형 웰(108)로부터 출력 단자 OUTn +1(105)로 이미터 전류 Ie가 흐르고, 접지 단자(130)로부터 P형 웰(108)로 베이스 전류 Ib가 흐른다. 그러므로, 출력 단자 OUTn(104)에 연결된 N형 확산층(106)은 콜렉터로서의 역할을 하고, P형 웰(108)은 베이스로서의 역할을 하며, 출력 단자 OUTn(104)로부터 P형 웰(108)로 콜렉터 전류 Ic가 흐르기 시작한다. 이 때, 고전위로 바이어스된 콜렉터에 흐르는 콜렉터 전류 Ic가 허용 전류값을 초과하면, 콜렉터(N형 확산층(106))는 열적으로 파괴되고 불량을 야기한다.
도 12에 도시된 바와 같이, NPN 기생 바이폴라 트랜지스터의 전류 특성은 물리적 구성, 확산 농도, 콜렉터와 이미터 사이의 전압에 의해 결정된다. 그러므로, 드라이브 전원-공급 전압(VCC)이 높아지고 콜렉터 전류가 커질수록, 콜렉터 접합부에 높은 전기장이 인가되기 때문에 열적 파괴가 보다 쉽게 일어난다.
이하, 도면을 참조하여 본 발명의 바람직한 실시 형태를 구체적으로 설명한다.
바람직한 제1 실시 형태
본 발명의 바람직한 제1 실시 형태에 따른 반도체 회로 장치를 도 1 및 도 2 를 참조하여 설명한다. 도 1은 본 발명의 바람직한 제1 실시 형태에 따른 PDP를 구동하는 드라이브 회로(디스플레이 데이터 라인 드라이버)로서 최적으로 기능하는 반도체 회로 장치의 단면 구성의 개략도이다. 도 2는 바람직한 제1 실시 형태에 따른 반도체 회로 장치의 등가 회로의 도면을 나타낸다.
먼저, 바람직한 제1 실시 형태에 따른 반도체 회로 장치의 구성이 설명된다. 도 1에서, 109는 P형 기판을 나타내고, 108은 P형 기판(109) 상에 형성된 P형 웰을 나타내고, Tr은 P형 웰(108) 상에 형성된 트랜지스터를 나타내고, 115는 트랜지스터 Tr과 Tr 사이에 형성된 분리 영역을 나타내고, 107은 분리 영역(115)에 형성된 고농도 P형 확산층을 나타내고, 116은 분리 영역(115)의 P형 확산층(107)에 형성된 콜렉터 전류를 감소시키기 위한 고농도 N형 확산층을 나타내고, 130은 P형 확산층(107)과 N형 확산층(116)에 연결된 접지 단자(고정 전위 공급 단자)를 나타낸다. N형 확산층(116)의 전위는 접지 단자(130)에 의해 접지 전위(GND)에 고정된다. 111은 트랜지스터 Tr의 각각의 고내전압(high withstand voltage) 드레인 영역을 형성하는 N형 웰을 나타낸다. 113은 트랜지스터 Tr의 고내전압 드레인 영역(보다 상세하게는, N형 웰(111))에 형성되고, 트랜지스터 Tr의 드레인을 구성하는 고농도 P형 확산층을 나타낸다. P형 확산층(113)은 N형 확산층(112)과 동일한 전위로 설정된다. 104는 트랜지스터(Tr)의 출력 단자 OUTn을 나타낸다. 출력 단자 OUTn(104)는 P형 확산층(113)과 N형 확산층(106)에 연결된다. 105는 상기 트랜지스터 Tr에 인접한 트랜지스터 Tr의 출력 단자 OUTn +1을 나타낸다. 출력 단자 OUTn + 1(105)는 P형 확산 층(113)과 N형 확산층(112)에 연결된다. 143은 LOCOS를 나타낸다. 201은 게이트 형성 영역을 나타낸다.
다음으로, 반도체 회로 장치의 동작을 설명한다. 상기 언급한 바와 같이, 셀프 노이즈 또는 외부 노이즈에 의해, 인접한 단자 사이에 형성되는 NPN 기생 바이폴라 트랜지스터(102)가 동작하고, 이상 전류의 흐름을 발생시켜 그로 인해 불량 또는 파괴의 원인이 된다.
NPN 기생 바이폴라 트랜지스터(102)가 동작할 때의 전류 흐름의 경로는, 순차적으로 출력 단자 OUTn(104)→고농도 N형 확산층(106)→N형 웰(111)→P형 웰(108)→N형 웰(111)→고농도 N형 확산층(112)→출력 단자 OUTn +1(105)이다. 한편, 분리 영역(115)에 콜렉터 전류를 감소시키기 위한 고농도 N형 확산층(116)을 형성함으로써, NPN 기생 바이폴라 트랜지스터(102)의 콜렉터 전류의 경로로서, 고농도 N형 확산층(116)→P형 웰(108)과, 고농도 N형 확산층(106)→P형 웰(108)의 두 가지 경로가 형성된다. 게다가, 트랜지스터(Tr)의 드레인 영역(N형 웰(111))에 형성된 P형 확산층(113)에 의해 PNP 기생 바이폴라 트랜지스터(101)가 형성된다. 이 때, 도 2의 등가 회로도에 도시된 사이리스터(thyristor) 구조가 형성되고, N형 확산층(116)이 콜렉터로서의 역할을 하는 NPN 기생 바이폴라 트랜지스터(102)의 동작이 가속된다. 따라서, 출력 단자 OUTn(104)→고농도 N형 확산층(106)→N형 웰(111)→P형 웰(108) 사이에 흐르는 콜렉터 전류가 감소되고, 드라이브 회로의 인접한 단자들 사이의 노이즈에 대한 내성을 향상시킬 수 있다.
상기 설명한 바와 같이 바람직한 제1 실시 형태에 따라, 드라이브 회로를 구성하는 트랜지스터 Tr와 Tr 사이의 분리 영역(115)에 콜렉터 전류를 감소시키는 N형 확산층(116)을 형성하여, NPN 기생 바이폴라 트랜지스터(102)의 콜렉터 전류의 경로를 형성한다. 게다가, 트랜지스터(Tr)의 드레인 영역(N형 웰(111))에 P형 확산층(113)을 형성하여, PNP 기생 바이폴라 트랜지스터(101)가 형성된다. 상술한 개선은 분리 영역(115)의 고농도 N형 확산층(116)이 콜렉터로서의 역할을 하는 NPN 기생 바이폴라 트랜지스터(102)의 동작을 가속한다. 그로 인해, 고농도 N형 확산층(106)→N형 웰(111)→P형 웰(108) 사이를 흐르는 콜렉터 전류를 제어할 수 있다. 그 결과, 불량 또는 파괴에 대한 내성 특성을 향상시킬 수 있다. 이와 같이 바람직한 제1 실시 형태에 따르면, 통상의 CMOS 공정의 어떠한 변경 없이 인접한 단자들 사이의 노이즈에 대한 내성을 향상시킬 수 있다.
이하, 도 3 및 도 4를 참조하여 본 발명의 실시예를 상세하게 설명한다. 도 3은 바람직한 제1 실시 형태의 발전 사례를 도시한 단면도이다. 도 4는 바람직한 제1 실시 형태의 발전 사례에 대해 파괴 내성의 측정 결과를 도시한 것이다.
도 3에서, 141은 N형 오프셋(offset) 확산층을 나타내고, 142는 P형 오프셋 확산층을 나타내고, 143은 LOCOS를 나타내고, 144는 출력 추출을 위한 알루미늄 전극을 나타낸다. 하기 설명되는 장치에 있어서, P형 웰(108)의 농도는 5.0× 1015Atoms/cm-3이고, 저전위 N형 웰(111)의 농도는 5.8× 1016Atoms/cm-3이고, N형 확산층(106, 116)의 농도는 5.0× 1020Atoms/cm-3이고, P형 확산층(107)의 농도는 5.0 × 1020Atoms/cm-3이고, N형 오프셋 확산층(141)의 농도는 3.0× 1016Atoms/cm-3이고, P형 오프셋 확산층(142)의 농도는 5.0× 1016Atoms/cm-3이고, 대향하는 드레인 사이의 영역인 분리 영역(115)은 67㎛의 거리를 갖도록 설계한다.
출력 단자 OUTn(104)에 80V의 전위를 공급하고, 인접한 출력 단자 OUTn+1(105)에 0V의 전위를 공급하고, 출력 단자 OUTn +1(105)에 음전위의 노이즈 펄스를 입력한다. 그 노이즈 레벨이 증가될 때, 기생 바이폴라 트랜지스터(102)의 허용 전류를 초과하고, 그 결과 N형 확산층(106)의 부근이 열적 파괴된다.
도 4에서, 분리 영역에 N형 확산층(116)이 형성되고 드레인 영역에 P형 확산층(113)이 형성된 본 발명에 따른 구성에서의 열적 파괴에 대한 내성의 결과를 종래 구성에서의 내성의 결과와 비교한다. 이러한 비교로부터, 본 발명에서 NPN 기생 바이폴라 트랜지스터(102)이 동작하는 중에 종래 구성에 비교하여 열적 파괴에 대한 내성이 향상되었음을 알 수 있다.
더욱이, 본 발명에서는, 종래의 분리 영역(115)을 넓게 하여 파괴 내성을 향상시키려는 구조에 비교하여, 분리 영역(115)을 감소시켜 칩 사이즈를 증가시키지 않고 트랜지스터의 노이즈 내성을 향상시킬 수 있다.
바람직한 제2 실시 형태
본 발명의 바람직한 제2 실시 형태에 따른 드라이브 회로를 도 5 및 도 6을 참조하여 설명한다. 도 5는 바람직한 제2 실시 형태에 따른 PDP를 구동하는 드라이 브 회로의 단면 구조의 개략도이다. 도 6은 바람직한 제2 실시 형태에 따른 PDP를 구동하는 드라이브 회로의 등가 회로를 도시한다.
다음으로, 반도체 회로 장치의 구조 및 동작을 설명한다. 상기 설명한 바와 같이, 셀프 노이즈 또는 외부 노이즈에 의해, 인접한 단자 사이에 형성되는 NPN 기생 바이폴라 트랜지스터(102)가 동작하고, 이상 전류의 흐름을 발생시켜 그로 인해 불량 또는 파괴의 원인이 된다.
도 5에서, 109는 P형 기판을 나타내고, 108은 P형 기판(109) 상에 형성된 P형 웰을 나타내고, Tr은 P형 웰(108) 상에 형성된 트랜지스터를 나타내고, 115는 인접한 트랜지스터 Tr과 Tr 사이에 형성된 분리 영역을 나타내고, 114는 분리 영역(115)에 형성된 N형 웰을 나타내고, 107은 분리 영역(115)에 형성된 고농도 P형 확산층을 나타내고, 116은 분리 영역(115)의 P형 확산층(107)에 형성된 콜렉터 전류를 감소시키기 위한 고농도 N형 확산층을 나타낸다. N형 확산층(116)은 N형 웰(114)의 상측에 형성된다. 130은 P형 확산층(107)과 N형 확산층(116)에 연결된 접지 단자(고정 전위 공급 단자)를 나타낸다. N형 확산층(116)의 전위는 접지 단자(130)에 의해 접지 전위(GND)에 고정된다. 111은 트랜지스터 Tr의 각각의 고내전압 드레인 영역을 형성하는 N형 웰을 나타낸다. 106 및 112는 N형 웰(111) 상에 형성된 고농도 N형 확산층을 나타낸다. 104는 트랜지스터 Tr의 출력 단자 OUTn를 나타낸다. 출력 단자 OUTn(104)는 N형 확산층(106)에 연결된다. 105는 상기 트랜지스터 Tr에 인접한 트랜지스터 Tr의 출력 단자 OUTn + 1를 나타낸다. 출력 단자 OUTn + 1(105)는 N형 확산층(112)에 연결된다. 143은 LOCOS를 나타낸다. 201은 게이트 형성 영역을 나타낸다.
본 실시 형태에 있어서, 콜렉터 전류를 감소시키는 N형 확산층(116)은 N형 웰(114)의 상측에 형성된다. 따라서, N형 확산층(116)이 콜렉터로서의 역할을 하는 NPN 기생 바이폴라 트랜지스터(117)의 콜렉터 영역이 증가되고, 출력 단자 OUTn(104)→고농도 N형 확산층(106)→N형 웰(111)→P형 웰(108) 사이를 흐르는 콜렉터 전류는 감소된다. 상기 설명한 바와 같이 바람직한 제2 실시 형태에 따라, 드라이브 회로를 구성하는 트랜지스터 사이의 분리 영역(115)의 N형 웰(111) 상에 고농도 N형 확산층(116)을 형성한다. 그로 인해, 인접한 트랜지스터들 Tr 사이에 형성되는, N형 확산층(106)→N형 웰(111)→P형 웰(108) 사이를 흐르는 콜렉터 전류를 제어할 수 있다. 그 결과, 불량 또는 파괴에 대한 내성 특성이 향상된다. 이와 같이 바람직한 제2 실시 형태에 따르면, 통상의 CMOS 공정의 어떠한 변경 없이 인접한 단자들 사이의 노이즈에 대한 내성을 향상시킬 수 있다.
본 발명을 가장 바람직한 실시 형태에 따라 상세하게 설명하였으나, 이에 다양한 수정이 이루어질 수 있음을 이해할 것이고, 특허 청구 범위 내에 본 발명의 기술적 사상 및 범위를 벗어나지 않고 이러한 모든 수정을 포함하도록 의도된다.
따라서 본 발명에서는 기생 NPN 트랜지스터의 콜렉터 전류가 감소될 수 있기 때문에, 통상의 CMOS 공정의 어떠한 변경 없이 칩 사이즈를 제어하면서, 인접한 단 자 사이의 노이즈에 대한 내성을 향상시킬 수 있다.
또한, 인접한 트랜지스터 사이의 분리 영역의 N형 확산층의 하부에 N형 웰이 형성되어, 기생 NPN 트랜지스터의 콜렉터 전류를 감소시킬 수 있다. 그러므로, 통상의 CMOS 공정의 어떠한 변경 없이 칩 사이즈를 제어하면서, 인접한 단자 사이의 노이즈에 대한 내성을 향상시킬 수 있다.
본 발명에 따른 반도체 회로 장치는 다수개의 출력 버퍼를 포함하는 드라이브 회로 및 상기 드라이브 회로를 포함하는 디스플레이 데이터 라인 드라이버, 특히 플라즈마 디스플레이 패널과 같이 고전압 구동 신호로 영상을 표시하는 디스플레이 패널을 구동하기 위해 사용되는 드라이브 회로 및 디스플레이 데이터 라인 등에 유용하다.

Claims (4)

  1. 반도체 회로 장치로서,
    P형 웰;
    상기 P형 웰 상에 형성된 다수개의 트랜지스터;
    상기 P형 웰의 트랜지스터 분리 영역에 형성된 N형 확산층;
    상기 N형 확산층에 상기 P형 웰의 전위와 같거나 또는 그 이상의 고정 전위를 공급하는 고정 전위 공급 단자; 및
    상기 N형 확산층의 전위와 같은 전위를 갖고 트랜지스터의 드레인을 형성하는 P형 확산층
    을 포함하고, 인접한 상기 트랜지스터들 사이에 형성되는 기생 NPN 바이폴라 트랜지스터의 콜렉터 전류가 제어되는 것인 반도체 회로 장치.
  2. 반도체 회로 장치로서,
    P형 웰;
    상기 P형 웰 상에 형성된 다수개의 트랜지스터;
    인접한 상기 트랜지스터들 사이의 분리 영역에 형성된 N형 웰;
    상기 N형 웰 상에 형성된 N형 확산층; 및
    상기 N형 확산층에 상기 P형 웰의 전위와 같거나 또는 그 이상의 고정 전위를 공급하는 고정 전위 공급 단자
    을 포함하고, 인접한 상기 트랜지스터들 사이에 형성된 기생 NPN 바이폴라 트랜지스터의 콜렉터 전류가 제어되는 것인 반도체 회로 장치.
  3. 디스플레이 데이터 라인 드라이버로서,
    제1 항에 따른 반도체 회로 장치를 포함하고,
    디스플레이 패널의 디스플레이 데이터 전극 라인에 연결되는 것인 디스플레이 데이터 라인 드라이버.
  4. 디스플레이 데이터 라인 드라이버로서,
    제2 항에 따른 반도체 회로 장치를 포함하고,
    디스플레이 패널의 디스플레이 데이터 전극 라인에 연결되는 것인 디스플레이 데이터 라인 드라이버.
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