CN104900699A - 半导体装置 - Google Patents

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Abstract

本发明提供一种能够同时确保HVIC的耐压和pchMOSFET的电流容量均处于最佳状态的半导体装置。n-型扩散区域包围高压侧阱区的周围，且与低压侧区域电气分离。n-型扩散区域中设置有彼此分离的第1、第2p型扩散区域。第1p型扩散区域构成电平上拉用电平移位电路的nchMOSFET、以及高压结终端结构部的双RESURF结构。第2p型扩散区域构成电平下拉用电平移位电路的pchMOSFET的双RESURF结构。n-型扩散区域的杂质浓度在1.3×1012/cm2以上2.8×1012/cm2以下。第1、第2p型扩散区域的杂质浓度在1.1×1012/cm2以上1.4×1012/cm2以下。

Description

半导体装置
技术领域
本发明涉及半导体装置。
背景技术
以往，在工业用逆变器中，用于进行电绝缘的信号传输的变压器、光耦合器广泛应用于构成功率转换用桥式电路的IGBT(Insulated Gate Bipolar Transistor：绝缘栅型双极晶体管)等开关元件的栅极驱动。然而，近年来，在主要侧重于低容量的用途中，为了降低成本，使用不进行电绝缘的高压集成电路装置(HVIC：High VoltageIntegrated Circuit)来取代变压器或光耦合器(例如，参照下述专利文献1及下述非专利文献1、2。)。下面，对现有的HVIC的结构进行说明。
图15是表示现有的HVIC整体的IC格局的俯视图。图16是表示图15的HVIC的电路结构的电路图。例如，以与功率转换用桥式电路120相连接，并对构成功率转换用桥式电路120的一个相的第1、第2IGBT121、122中高压侧的第1IGBT121进行驱动的HVIC100为例来进行说明。图15、图16所示的现有的HVIC100在同一半导体芯片上包括：高压侧栅极驱动电路101、异常检测电路102、输入·控制电路103、电平上拉用电平移位电路104、电平下拉用电平移位电路107、以及高压结终端结构(HVJT：High Voltage Junction Termination structure)部111。
高压侧栅极驱动电路101和异常检测电路102配置于高压侧阱区112，且以功率转换用桥式电路120高压侧的第1IGBT121的发射极电位VS为基准电位、VB为电源电位、VCC’为电源电压进行动作。高压侧阱区112是利用高压结终端结构111来与低压侧区域113电气分离、且具有浮动电位的高电位区域。异常检测电路102将异常检测信号传输至输入·控制电路103。VB电位是功率转换用桥式电路120高压侧的第1IGBT121的发射极电位VS与电源电压VCC’的总和(VB＝VS+VCC’)。
输入·控制电路103配置于低压侧区域113，以GND电位为基准进行动作。输入·控制电路103利用从VCC端子提供的电源电位VCC进行动作，基于来自外部(微机等)的控制信号HIN、来自异常检测电路102的异常检测信号，来控制高压侧栅极驱动电路101的输出HO。电平上拉用电平移位电路104由置位信号用和复位信号用的两个电平移位电路构成。两个电平移位电路分别由一个高耐压n沟道型MOSFET(Metal Oxide Semiconductor Field Effect Transistor：绝缘栅型场效应晶体管：以下称为nchMOSFET)105和一个电平移位电阻106构成。
电平上拉用电平移位电路104的nchMOSFET105配置于高压结终端结构部111，电平移位电阻106配置于高压侧阱区112。电平上拉用电平移位电路104将从输入·控制电路103输入的接地电位基准的置位信号和复位信号转换成VB电位基准的信号，并输入到后级的锁存电路110。置位信号是指用于启动高压侧栅极驱动电路101、从而将高压侧栅极驱动电路101的输出HO作为功率转换用桥式电路120的高压侧的第1IGBT121的栅极信号进行输出的信号。复位信号是指用于关闭高压侧驱动电路101的信号。
锁存电路110的输出端子Q与功率转换用桥式电路120的高压侧的第1IGBT121的栅极充电用p沟道型MOSFET(以下称为pchMOSFET)和栅极放电用nchMOSFET的栅极相连接。电平下拉用电平移位电路107由高压pchMOSFET108和电平移位电阻109构成。电平下拉用电平移位电路107的pchMOSFET108配置于高压结终端结构部111，电平移位电阻109配置于低压侧区域113。电平下拉用电平移位电路107将从异常检测电路102输出的VB电位基准的异常检测信号转换成接地电位基准的信号，并传输至输入·控制电路103。标号124、125分别是靴带式二极管(bootstrap diode)和自举电容器(bootstrap capacitor)。
接着，对现有的HVIC100的高压侧阱区112周边的平面结构进行说明。图17是详细示出图15的HVIC的高压侧阱区周边的平面结构的俯视图。图17中，为了明确现有的HVIC100的平面结构，仅图示出电平上拉用电平移位电路104的一个nchMOSFET105。如图17所示，高压侧阱区112由n型扩散区域14、以及包围n型扩散区域14周围的低浓度n-型扩散区域13构成。n-型扩散区域13和n型扩散区域14与VB电位相连接。n-型扩散区域13的周围被n-型扩散区域1包括。
在n-型扩散区域13与n-型扩散区域1之间配置有p-型扩散区域(分离区域)12。n-型扩散区域1的周围被GND电位的p+型扩散区域(p+型GND区域)11包围。n型扩散区域14配置有高压侧栅极驱动电路101、异常检测电路102、以及除电平上拉用电平移位电路104的nchMOSFET105以外的结构部(例如电平移位电阻106)。n-型扩散区域1配置有高压结终端结构部111、电平上拉用电平移位电路104的nchMOSFET105、以及电平下拉用电平移位电路107的pchMOSFET108。
接着，对现有的HVIC100的nchMOSFET105、pchMOSFET108以及高压结终端结构部111的剖面结构进行说明。图18是表示图17的切割线AA-AA’处的剖面结构的剖面图。图19是表示图17的切割线BB-BB’处的剖面结构的剖面图。图20是表示图17的切割线CC-CC’处的剖面结构的剖面图。图18中示出nchMOSFET105的剖面结构。图19中示出pchMOSFET108的剖面结构。图20中示出高压结终端结构部111的剖面结构。
在图18～图20的各切割线处的剖面中共通的是，在p型半导体基板10的表面的表面层分别选择性地设置有n-型扩散区域1、构成高压侧阱区112的n-型扩散区域13及n型扩散区域14。n-型扩散区域13配置于比n型扩散区域14更靠基板外周部侧，n-型扩散区域1配置于比高压侧阱区112更靠基板外周部侧。n-型扩散区域1的基板表面侧的表面层中，在基板外周部侧设置有p-型扩散区域15。p-型扩散区域15在深度方向上贯穿n-型扩散区域1并到达基板背面侧的p型区域。p-型扩散区域15的内部选择性地设置有p+型GND区域11。
如图18所示，电平上拉用电平移位电路104的nchMOSFET105具有由n-型扩散区域1与p型半导体基板10构成的RESURF结构(以下称为单RESURF(SingleRESURF)结构)。n-型扩散区域1也兼用作漂移区域。n-型扩散区域1的杂质浓度为1.0×1012/cm2左右。在n-型扩散区域1的配置有nchMOSFET105的部分，在n-型扩散区域1与n-型扩散区域13之间设置有从基板表面起的深度比n-型扩散区域1要深的分离区域12。利用该分离区域12，使得n-型扩散区域1与n-型扩散区域13相分离。
另外，在具有单RESURF结构的情况下，已知n-型扩散区域1的最佳杂质浓度为1.4×1012/cm2以下，以得到所希望的耐压(例如，参照下述非专利文献3。)。
如图19所示，电平下拉用电平移位电路107的pchMOSFET108具有由p型扩散区域2、n-型扩散区域1、以及p型半导体基板10构成的双RESURF(double RESURF)结构。在n-型扩散区域1的配置有pchMOSFET108的部分，在n-型扩散区域1与n-型扩散区域13之间未设置分离区域12，n-型扩散区域1与n-型扩散区域13相接。p型扩散区域2以浅于n-型扩散区域1的深度设置于n-型扩散区域1的、基板表面侧的表面层。p型扩散区域2不只构成双RESURF结构，还兼用作p型漂移区域。p型扩散区域2的杂质浓度约在5.0×1011/cm2以上1.0×1012/cm2以下。
如图20所示，高压结终端结构部111与nchMOSFET105相同，具有由n-型扩散区域1与p型半导体基板10构成的单RESURF结构。此外，在配置有高压结终端结构部111的部分，在n-型扩散区域1与n-型扩散区域13之间设置有分离区域12，n-型扩散区域1通过分离区域12而与n-型扩散区域13相分离。
图18中，标号3、4、5、7、8、9是构成nchMOSFET105的MOS栅极(由金属-氧化膜-半导体形成的绝缘栅)结构的各构成部。图18中的标号16是VB电极39与n型扩散区域14的触点(电接触部)。图19中的标号24、25、27、28、29是构成pchMOSFET108的MOS栅极结构的各构成部。图18、19、20中的标号31、32、33分别是LOCOS(local oxidation of silicon：硅局部氧化)膜、层间绝缘膜、以及起到场板作用的电阻体(以下，称为电阻性场板)。图18中的标号34、35分别是nchMOSFET105的源极电极和漏极电极。图19中的标号36、37分别是pchMOSFET108的源极电极和漏极电极。图19中的标号38、图18中的标号40分别是GND电极和场板。
接着，对上述HVIC100的动作进行说明。输入到输入·控制电路103的来自微机等的控制信号被传输至高压侧栅极驱动电路101，从而构成连接至现有的HVIC100的功率转换用桥式电路120的一个相的第1、第2IGBT121、122等中的例如高压侧的第1IGBT121被驱动。在通过异常检测电路102检测到过电流、过热等异常的情况下，来自异常检测电路102的异常检测信号被输入到输入·控制电路103，进行高压侧的第1IGBT121的关断和向微机的异常通知。
如上所述，高压侧栅极驱动电路101以桥式连接的高压侧的第1IGBT121的发射极电位VS、即第1IGBT121与低压侧的第2IGBT122之间的连接点123的电位为基准电位进行动作。因此，高压侧栅极驱动电路101的基准电压比输入·控制电路103的基准电压即接地电位最大上升至几百V，利用高压结终端结构部111来保持高压侧栅极驱动电路101与输入·控制电路103之间的耐压。
作为这种HVIC，提出有以下装置，该装置具有三层结构，由第一导电型的第一区域、选择性地形成于第一区域的第一主面的表面层的第二导电型的第二区域、以及选择性地形成于第二区域的表面层的第一导电型的第三区域构成，在第一区域与第二区域之间的第一pn结、以及第二区域与第三区域之间的第二pn结均进行了反向偏置时，第二区域部分的净掺杂量形成为1×1011/cm2以上4×1012/cm2以下，以使得向第一pn结两侧扩展的耗尽层与向第二pn结两侧扩展的耗尽层在第二区域内结合，且第三区域的净掺杂量形成为1×1011/cm2以上2×1012/cm2以下，以使得向第二pn结两侧扩展的耗尽层到达至第三区域的表面，并且该装置在被所述第三区域包围的内侧还包括：与第二区域电连接的第二导电型区域、选择性地形成于该第二导电型区域的表面层的第一导电型区域、形成于第二导电型区域的表面层的第一导电型沟道的MIS晶体管、以及形成于第一导电型区域的表面层的第二导电型沟道的MIS晶体管(例如，参照下述专利文献2。)。
此外，作为其他的HVIC，提出有以下装置，该装置包括：第1导电型半导体材料层，该第1导电型半导体材料层配置在半导体基板上，具有经过掺杂处理的上部表面；第2导电型基极区域，该第2导电型基极区域以规定的深度形成在半导体材料层的上表面部内，具有实质上为半圆的形状；源极区域，该源极区域是形成在基极区域内的第1导电型源极区域，在该源极区域与半导体材料层之间形成表面沟道区域；源极电极，该源极电极与源极区域相接触，且与低电压参考控制电路相连接；栅极绝缘层，该栅极绝缘层以与源极区域及表面沟道区域的上部表面的一部分相接触的方式进行配置；导电性栅极层，该导电性栅极层配置在栅极绝缘层内；漏极区域，该漏极区域形成在半导体材料层的上表面部内沿横向远离基极区域的位置；漏极电极，该漏极电极形成在漏极区域上，且与半导体材料层的上部表面的一部分相接触；接触电极，该接触电极是与半导体材料层的其他上部表面的一部分相接触、且与浮动高压电路电连接的接触电极，位于该接触电极与漏极电极之间的半导体材料层的部分形成导电性区域；以及电阻元件，该电阻元件配置于漏极电极与接触电极之间，且配置为与半导体材料层的导电性区域电气并联连接，实质上为半圆形状的基极区域形成浮动高压电路的周边环状部，电平移位电路设置于该周边环状部的内部(例如，参照下述专利文献3。)。
此外，作为其他的HVIC，提出有以下装置，该装置由以下结构构成：由p型半导体基板构成的第一区域、选择性地形成于其表面层的n型的第二区域、选择性地形成于第二区域的表面层的p型的第三区域、选择性地形成于第二区域的表面层的n型第五区域、选择性地形成于第三区域的表面层的p型的第六区域、形成于第二区域的表面层的pchMOSFET、形成于第三区域的表面层的nchMOSFET、以及以包围第一区域的方式设置的高压结终端结构(例如，参照下述专利文献4。)。
现有技术文献
专利文献
专利文献1：美国专利申请公开第2006/0220168号说明书
专利文献2：日本专利第3952967号公报
专利文献3：日本专利第3214818号公报
专利文献4：日本专利特开平9-55498号公报
非专利文献
非专利文献1：M.Yoshino、另外2名、“A new 1200V HVIC with a novel highvoltage Pch-MOS”、Proceedings of the 22nd International Symposium on PowerSemiconductor Devices & ICs、2010年、p.93-96
非专利文献2：M.Yoshino、另外1名、“A novel high voltage new Pch-MOS witha new drain drift structure for 1200V HVICs”、Proceedings of the 25th InternationalSymposium on Power Semiconductor Devices & ICs：ISPSD、2013年、p.77-80
非专利文献3：M.Imam、另外6名、“Design and Optimization of Double-RESURFHigh-Voltage Lateral Devices for a Manufacturable Process”、IEEE Transactions onElectron Devices、(美国)、IEEE、2003年7月、第50卷、第7号、PP.1697-1701
发明内容
发明所要解决的技术问题
然而，在上述图15、图16所示的现有的HVIC100中，会产生以下问题。在上述现有的HVIC100中，对于nchMOSFET105和高压结终端结构部111，采用由n-型扩散区域1和p型半导体基板10构成的单RESURF结构。与此相对，对于pchMOSFET108，采用由p型扩散区域2、n-型扩散区域1、以及p型半导体基板10构成的双RESURF结构。因此，在nchMOSFET105及高压结终端结构部111、与pchMOSFET108中，n-型扩散区域1的最佳条件不同。
具体而言，如上述非专利文献3所记载的那样，在采用单RESURF结构的情况下，为了得到所希望的耐压，n-型扩散区域1的最佳杂质浓度为1.4×1012/cm2以下，若杂质浓度高于该浓度，则无法确保足够的耐压。另一方面，在采用双RESURF结构的情况下，为了确保p型扩散区域2与n-型扩散区域1之间的耐压，最佳的n-型扩散区域1的杂质浓度为2.8×1012/cm2以下。为了得到所希望的耐压，p型扩散区域2的杂质浓度须在1.4×1012/cm2以下，且与n-型扩散区域1的杂质浓度之间的浓度差须在1.4×1012/cm2以下。针对p型扩散区域2的杂质浓度的这些条件是为得到所希望的耐压的必要条件，而非充分条件。为了得到所希望的耐压，在满足上述必要条件的同时，还需对p型扩散区域2的杂质浓度进行最优化。最佳的p型扩散区域2的杂质浓度取决于n-型扩散区域1的杂质浓度，n-型扩散区域1的杂质浓度越低，p型扩散区域2的最佳杂质浓度就越低。
n-型扩散区域1的杂质浓度越低，p型扩散区域2的最佳杂质浓度就越低的原因是因为需要使耗尽层的正的空间电荷量与负的空间电荷量相同。因此，n-型扩散区域1的杂质浓度越低，n-型扩散区域1的正的空间电荷量(施主)减少，从而p型扩散区域2的耗尽层所容许的负的空间电荷量(受主)也减少。即，在p型扩散区域2的杂质浓度高于n-型扩散区域1的杂质浓度的情况下，因正的空间电荷量的不足而导致p型扩散区域2未完全耗尽，从而无法确保足够的耐压。
耗尽层中的负的空间电荷量不仅存在于从p型扩散区域2与n-型扩散区域1之间的pn结起向p型扩散区域2延伸的耗尽层中，与该空间电荷量相同程度的量还存在于从p型半导体基板与n-型扩散区域1之间的pn结起向p型半导体基板延伸的耗尽层中。因此，为了使p型扩散区域2完全耗尽，必须使n-型扩散区域1中正的空间电荷量为p型扩散区域2中的负的空间电荷量的大约2倍。因此，可确保足够耐压的p型扩散区域2的最佳杂质浓度约为n-型扩散区域1的杂质浓度的一半。
根据上述内容，在具有单RESURF结构的nchMOSFET105和高压结终端结构部111中为确保足够的耐压而所需的设计条件(以下称为单RESURF条件)为：n-型扩散区域1的每单位面积的杂质浓度(以下简称为n-型扩散区域1的杂质浓度)Nd为1.4×1012/cm2以下(Nd≦1.4×1012/cm2)。此外，在双RESURF结构的pchMOSFET108中为确保足够的耐压而所需的双RESURF条件为满足下述四个条件。
第1个条件是将n-型扩散区域1的杂质浓度Nd设为约p型扩散区域2的杂质浓度Na的2倍(Nd≈2×Na)。第2个条件是将p型扩散区域2的杂质浓度Na设为1.4×1012/cm2以下(Na≦1.4×1012/cm2)。第3个条件是将n-型扩散区域1的杂质浓度Nd设为2.8×1012/cm2以下(Nd≦2.8×1012/cm2)。第4个条件是将n-型扩散区域1的杂质浓度Nd与p型扩散区域2的杂质浓度Na之间的差分设为1.4×1012/cm2以下(Nd-Na≦1.4×1012/cm2)。
因此，在现有的HVIC100中，同时满足上述单RESURF条件和双RESURF条件的条件成为用于确保足够耐压的条件。具体而言，同时满足单RESURF条件和双RESURF条件的条件是满足下列两个条件的情况。为同时满足单RESURF条件和双RESURF条件的第1个条件是将n-型扩散区域1的杂质浓度Nd设为1.4×1012/cm2以下(Nd≦1.4×1012/cm2)。为同时满足单RESURF条件和双RESURF条件的第2个条件是将p型扩散区域2的杂质浓度Na设为7.0×1011/cm2以下(Na≦7.0×1011/cm2)。
即，为了在单RESURF结构的nchMOSFET105和高压结终端结构部111中保持足够的耐压，需要将n-型扩散区域1的杂质浓度Nd设定为1.4×1012/cm2以下。并且，需要将p型扩散区域2的杂质浓度Na设定为7×1011/cm2以下。然而，在p型扩散区域2的杂质浓度Na为7×1011/cm2左右时，由于漂移电阻(p型扩散区域2的电阻)变高、p型扩散区域2夹断(pinch off)这样的问题，从而无法在pchMOSFET108中保持足够的电流容量。
另一方面，若为了在双RESURF结构的pchMOSFET108中确保足够的电流容量(电流能力)，而将p型扩散区域2的杂质浓度Na设为高浓度，则在pchMOSFET108中无法保持足够的耐压。即，在现有的HVIC100中，难以使pchMOSFET108的电流容量与耐压同时处于最佳状态。并且，在n-型扩散区域1的杂质浓度Nd低至1.0×1012/cm2左右时，由于n-型扩散区域1和p型扩散区域2之间的pn结产生从p型扩散区域2向p型半导体基板10的方向的电场，从而产生流向p型半导体基板10的漏电流，因此，无法充分确保p型扩散区域2与p型半导体基板10之间的耐压。
如后述那样，为了确保足够的p型扩散区域2与p型半导体基板10之间的耐压，需要将pchMOSFET108部分的n-型扩散区域1的杂质浓度Nd设为1.3×1012/cm2以上。然而，由于在pchMOSFET108部分的n-型扩散区域1的表面形成有p型扩散区域2，因此，在如通常所进行的那样通过在面内注入相同的离子来形成n-型扩散区域1时，pchMOSFET108部分的n-型扩散区域1的杂质浓度为低于nchMOSFET105和高压结终端结构部111的n-型扩散区域1的杂质浓度的低浓度。例如，一般情况下p型扩散区域2的扩散深度为1μm～2μm，n-型扩散区域1的扩散深度为10μm～30μm，在该情况下，pchMOSFET108部分的n-型扩散区域1的杂质浓度为比nchMOSFET105和高压结终端结构部111的n-型扩散区域1的杂质浓度低10％以上的浓度。
因此，即使在将nchMOSFET105和高压结终端结构部111的n-型扩散区域1的杂质浓度设定为上限1.4×1012/cm2的情况下，pchMOSFET108部分的n-型扩散区域1的杂质浓度也是低于1.3×1012/cm2的浓度。因此，在将pchMOSFET108、nchMOSFET105、以及高压结终端结构部111的n-型扩散区域1的杂质浓度设为1.3×1012/cm2以上，且在满足双RESURF条件的1.4×1012/cm2以下的情况下，对于pchMOSFET108、nchMOSFET105、以及高压结终端结构部111需要分开进行n-型扩散区域1的离子注入工序，因此存在工序成本增加的问题。
在上述非专利文献1中，揭示了下述方法以维持耐压、且确保pchMOSFET108的电流容量，即：将p型扩散区域2形成为条状以使其易于耗尽，由此来维持耐压，且同时使p型扩散区域2高浓度化。然而，在上述非专利文献1中，由于由p型扩散区域2形成的漂移区域的面积减少，因此，存在以下问题，即：为了确保所需的电流容量，必须增大pchMOSFET108的沟道宽度(在处于导通状态时，与从由n-型扩散区域1的被源极区域(p型扩散区域24)与漂移区域(p型扩散区域2)所夹住的部分所产生的p型反型层(沟道)的p+型漏极区域27向源极区域的方向正交的方向上的宽度)。若pchMOSFET108的沟道宽度增大，则pchMOSFET108的寄生电容变大，因此，在产生dV/dt浪涌时流过的位移电流变大，从而存在HVIC容易发生误动作的问题。
此外，在上述非专利文献2中揭示了用于在p型扩散区域2形成为条状的结构中，确保p型扩散区域2与p型半导体基板10之间具有足够的耐压的方法。然而，并未记载在p型扩散区域2没有形成为条状的现有结构的情况下，确保p型扩散区域2与p型半导体基板10之间具有足够的耐压的方法。
为了解决上述现有技术存在的问题点，本发明的目的在于，在同一基板上具备高压结终端结构部和高压的p沟道型绝缘栅型场效应晶体管的半导体装置中，提供一种能够确保半导体装置的耐压与p沟道型绝缘栅型场效应晶体管的电流容量均处于最佳状态的半导体装置。
解决技术问题所采用的技术方案
为了解决上述问题，达成本发明的目的，本发明所涉及的半导体装置具有如下特征。本发明所涉及的半导体装置包括第1导电型的第1场效应晶体管，该第1导电型的第1场效应晶体管包括第2导电型的第1半导体区域、第1导电型的第2半导体区域、第1导电型的第3半导体区域、第1导电型的第4半导体区域、第1栅极电极、以及第1、第2电极。所述第1半导体区域设置在第1导电型的半导体基板上，或者形成在该第1导电型的半导体基板的表面层上。所述第2半导体区域选择性地设置于所述第1半导体区域的表面层。所述第3半导体区域以与所述第2半导体区域分离的方式选择性地设置于所述第1半导体区域的表面层。所述第1栅极电极第1栅极绝缘膜设置在所述第1半导体区域的被所述第2半导体区域与所述第3半导体区域夹住的部分的表面上。所述第4半导体区域选择性地设置于所述第2半导体区域的内部。所述第1电极与所述第3半导体区域相接。所述第2电极与所述第4半导体区域相接。所述第1半导体区域的表面层以与所述第2半导体区域和所述第3半导体区域分离的方式设置有具备第1导电型的第5半导体区域的元件。该元件通过所述第1半导体区域的被所述第2半导体区域与所述第5半导体区域夹住的部分而与所述第1导电型的第1场效应晶体管分离。并且，所述第1半导体区域的被所述第2半导体区域与所述半导体基板夹住的部位的杂质浓度为1.3×1012/cm2以上2.8×1012/cm2以下，所述第2半导体区域的杂质浓度为1.1×1012/cm2以上1.4×1012/cm2以下。
此外，本发明所涉及的半导体装置的特征在于，在上述发明中，所述半导体基板的电阻率为100Ωcm以上400Ωcm以下。
此外，为解决上述问题，实现本发明的目的，本发明所涉及的半导体装置具有下述特征。本发明所涉及的半导体装置包括第1导电型的第1场效应晶体管，该第1导电型的第1场效应晶体管包括第2导电型的第1半导体区域、第1导电型的第2半导体区域、第1导电型的第3半导体区域、第1导电型的第4半导体区域、第1栅极电极、以及第1、第2电极。所述第1半导体区域设置在第1导电型的半导体基板上。所述第2半导体区域选择性地设置于所述第1半导体区域的表面层。所述第3半导体区域以与所述第2半导体区域分离的方式选择性地设置于所述第1半导体区域的表面层。所述第1栅极电极第1栅极绝缘膜设置在所述第1半导体区域的被所述第2半导体区域与所述第3半导体区域夹住的部分的表面上。所述第4半导体区域选择性地设置于所述第2半导体区域的内部。所述第1电极与所述第3半导体区域相接。所述第2电极与所述第4半导体区域相接。所述第1半导体区域的表面层以与所述第2半导体区域和所述第3半导体区域分离的方式设置有具备第1导电型的第5半导体区域的元件。该元件通过所述第1半导体区域的被所述第2半导体区域与所述第5半导体区域夹住的部分而与所述第1导电型的第1场效应晶体管分离。接着，对所述第1半导体区域的杂质浓度进行设定，以使得在所述第3半导体区域与所述第4半导体区域之间施加有规定的耐压以下的电压时，不会在所述第1半导体区域与所述第2半导体区域之间的pn结产生从所述第2半导体区域朝向所述半导体基板方向的电场。
本发明所涉及的半导体装置的特征在于，在上述发明中，所述第1半导体区域的被所述第2半导体区域与所述半导体基板夹住的部位的杂质浓度为1.3×1012/cm2以上2.8×1012/cm2以下，
此外，本发明所涉及的半导体装置的特征在于，在上述发明中，所述第2半导体区域的杂质浓度为1.1×1012/cm2以上1.4×1012/cm2以下。
本发明所涉及的半导体装置在上述发明中，还具有下述特征。本发明所涉及的半导体装置具备双极晶体管，该双极晶体管包括：第2导电型的第6半导体区域、第1导电型的第7半导体区域、第2导电型的第8半导体区域、以及第3、第4电极。所述第6半导体区域以与所述第2半导体区域分离的方式选择性地设置于所述第1半导体区域的表面层。所述第7半导体区域选择性地设置于所述第6半导体区域的内部。所述第7半导体区域与所述第2电极相连接。所述第8半导体区域选择性地设置于所述第7半导体区域的内部。所述第8半导体区域具有所述半导体基板的电位。所述第3电极与所述第6半导体区域相接。所述第4电极与所述第8半导体区域相接。还设置有电源电位电极，该电源电位电极具有高于所述半导体基板的电位的高电位。还设置有电连接在所述第3电极与所述电源电位电极之间的电阻器。
此外，本发明所涉及的半导体装置的特征在于，在上述发明中，所述第2半导体区域与所述第5半导体区域之间的间隔为5μm以下。
此外，本发明所涉及的半导体装置的特征在于，在上述发明中，所述元件是第2导电型场效应晶体管，该第2导电型场效应晶体管包括：第1导电型的第9半导体区域、第2导电型的第10半导体区域、第2导电型的第11半导体区域、第2栅极电极、以及第5、第6电极。所述第9半导体区域以与所述第5半导体区域分离的方式选择性地设置于所述第1半导体区域的表面层。所述第10半导体区域选择性地设置于所述第9半导体区域的内部。所述第2栅极电极第2栅极绝缘膜设置在所述第9半导体区域的被所述第1半导体区域与所述第10半导体区域夹住的部分的表面上。所述第11半导体区域以与所述第5半导体区域分离、且隔着所述第5半导体区域位于所述第9半导体区域的相反侧的方式，选择性地设置于所述第1半导体区域的表面层。所述第5电极与所述第10半导体区域相接。所述第6电极与所述第11半导体区域相接。
此外，本发明所涉及的半导体装置的特征在于，在上述发明中，所述元件是第1导电型的第2场效应晶体管，该第1导电型的第2场效应晶体管包括：第1导电型的第9半导体区域、第1导电型的第10半导体区域、第2栅极电极、以及第5、第6电极。所述第9半导体区域以与所述第5半导体区域分离的方式选择性地设置于所述第1半导体区域的表面层。所述第2栅极电极第2栅极绝缘膜设置在所述第1半导体区域的被所述第5半导体区域与所述第9半导体区域夹住的部分的表面上。所述第10半导体区域选择性地设置于所述第5半导体区域的内部。所述第5电极与所述第9半导体区域相接。所述第6电极与所述第10半导体区域相接。
此外，本发明所涉及的半导体装置的特征在于，在上述发明中，所述第2半导体区域与所述第5半导体区域之间的间隔为3μm以上10μm以下。
此外，本发明所涉及的半导体装置的特征在于，在上述发明中，所述第2半导体区域与所述第5半导体区域具有相同的杂质浓度。
发明效果
根据本发明所涉及的半导体装置，可获得下述效果，即：在同一基板上具备高压结终端结构部和高压的p沟道型绝缘栅型场效应晶体管的半导体装置中，能够确保半导体装置的耐压和p沟道型绝缘栅型场效应晶体管的电流容量均处于最佳的状态。
附图说明
图1是表示实施方式1所涉及的HVIC的平面结构的俯视图。
图2是表示图1的切割线A-A’处的剖面结构的剖视图。
图3是表示图1的切割线B-B’处的剖面结构的剖视图。
图4是表示图1的切割线C-C’处的剖面结构的剖视图。
图5是表示图1的切割线D-D’处的剖面结构的剖视图。
图6是表示现有HVIC的pchMOSFET中产生漏电流的状态的剖视图。
图7是表示图6的HVIC的电压-电流特性的特性图。
图8是表示图6的HVIC的因漂移区域的夹断而导致产生输出特性异常的状态的特性图。
图9是表示实施方式1所涉及的HVIC的输出特性的特性图。
图10是表示实施方式2所涉及的HVIC的平面结构的俯视图。
图11是表示实施方式3所涉及的HVIC的电路结构的电路图。
图12是表示实施方式3所涉及的HVIC的平面结构的俯视图。
图13是表示图12的切割线E-E’处的剖面结构的剖视图。
图14是表示实施方式4所涉及的HVIC的结构的剖视图。
图15是表示现有的HVIC整体的IC格局的俯视图。
图16是表示图15的HVIC的电路结构的电路图。
图17是详细示出图15的HVIC的高压侧阱区周边的平面结构的俯视图。
图18是表示图17的切割线AA-AA’处的剖面结构的剖面图。
图19是表示图17的切割线BB-BB’处的剖面结构的剖面图。
图20是表示图17的切割线CC-CC’处的剖面结构的剖面图。
具体实施方式
下面参照附图，对本发明所涉及的半导体装置的优选实施方式进行详细说明。在本说明书以及附图中，标记有n或p的层、区域分别表示电子或空穴是多数载流子。另外，n或p上标注的+和-分别表示比未标注+和-的层、区域的杂质浓度高和低的杂质浓度。此外，在以下实施方式的说明以及附图中，在同样的结构中标注相同的标号，并省略重复的说明。
(实施方式1)
说明实施方式1所涉及的高压集成电路装置(HVIC)的结构。实施方式1所涉及的HVIC的整体IC格局及电路结构与图15、图16所示的现有HVIC100相同。即，实施方式1所涉及的HVIC在同一半导体芯片上包括高压侧栅极驱动电路101、异常检测电路102、输入·控制电路103、电平上拉用电平移位电路104、电平下拉用电平移位电路107、以及高压结终端结构(HVJT)部111，该HVIC对例如构成功率转换用桥式电路120的一个相的第1、第2IGBT121、122中的高压侧的第1IGBT121进行驱动(参照图15、图16)。
该实施方式1所涉及的HVIC与现有的HVIC100的不同点在于，与电平下拉用电平移位电路107的pchMOSFET(第1导电型的第1场效应晶体管)108同样，高压结终端结构部111及电平上拉用电平移位电路104的nchMOSFET(第2导电型场效应晶体管)105中，利用设置于n-型扩散区域(第1半导体区域)1的第1p型扩散区域(第5半导体区域)2a构成为双RESURF结构。首先，对配置有实施方式1所涉及的HVIC的高压侧栅极驱动电路101等的高压侧阱区112周边的平面结构进行说明。图1是表示实施方式1所涉及的HVIC的平面结构的俯视图。图1中详细示出了高压侧阱区112周边的平面结构(图10、图12也相同)。
如图1所示，半导体芯片上设置有：构成高压结终端结构部111的n-型扩散区域1、构成高压侧阱区112的n-型扩散区域13及n型扩散区域14、以及省略图示的低压侧区域。高压侧栅极驱动电路101、异常检测电路102、以及除电平上拉用电平移位电路104的nchMOSFET105以外的结构部(例如电平移位电阻106)可配置于n型扩散区域14。n-型扩散区域13包围n型扩散区域14的周围。n-型扩散区域13和n型扩散区域14与高压侧阱区112中的最高电位即VB电位相连接。
n-型扩散区域1是因后述的p+型GND区域11而与低压侧区域电气分离的高压区域，以包围n-型扩散区域13的周围的方式进行配置。n-型扩散区域13和n-型扩散区域1由p-型扩散区域(分离区域)12选择性地进行分离，该p-型扩散区域12例如具有形成为大致C字状的环状的平面形状。高压侧阱区112(n-型扩散区域13和n型扩散区域14)与n-型扩散区域1在设置有分离区域12的部分彼此电气分离。通过利用分离区域12使高压侧阱区112与n-型扩散区域1相分离，从而能够减少nchMOSFET105关断时所产生的从n型扩散区域14到n-型扩散区域1的漏电流。
n-型扩散区域1的因分离区域12而与高压侧阱区112相分离的部分设置有电平上拉用电平移位电路104的nchMOSFET105和高压结终端结构部111。另一方面，在n-型扩散区域1的与n-型扩散区域13相接的部分配置有电平下拉用电平移位电路107的pchMOSFET108。nchMOSFET105和pchMOSFET108优选配置为尽可能地远离配置于低压侧区域的电路，以防止传输信号的干扰。
图1中，仅图示示出电平上拉用电平移位电路104的一个nchMOSFET105，另一个nchMOSFET105也同样地配置于n-型扩散区域1的因分离区域12而与高压侧阱区112相分离的部分。此外，将nchMOSFET105和pchMOSFET108之间的一部分作为高压结终端结构部111进行了图示，但n-型扩散区域1的除设置有nchMOSFET105和pchMOSFET108的部分以外的部分是高压结终端结构部111。由此，nchMOSFET105和pchMOSFET108与高压结终端结构部111形成为一体。
在n-型扩散区域1的内部，在n-型扩散区域1的大致整个区域设置有第1、第2p型扩散区域2a、2b，构成双RESURF结构。具体而言，在n-型扩散区域1的配置有nchMOSFET105和高压结终端结构部111的部分，从nchMOSFET105到高压结终端结构部111的整个区域配置有第1p型扩散区域2a。在n-型扩散区域1的配置有pchMOSFET108的部分，以与第1p型扩散区域2a分离的方式配置有第2p型扩散区域(第2半导体区域)2b。第1p型扩散区域2a与第2p型扩散区域2b隔开规定的间隔w分离地进行配置，两者因第1p型扩散区域2a与第2p型扩散区域2b之间的露出至基板表面的n-型扩散区域1而分离。第1、第2p型扩散区域2a、2b优选设为扩散深度和杂质浓度等相同的条件。其理由是因为可以在nchMOSFET105、pchMOSFET108及高压结终端结构部111中设置相同的双RESURF条件。
第1p型扩散区域2a与第2p型扩散区域2b之间的间隔w优选为例如3μm以上10μm以下。其理由如下所述。pchMOSFET108的p+型源极区域(第3半导体区域)25配置于比第2p型扩散区域2b更靠基板中央部侧(高压侧阱区112侧)，隔着n-型扩散区域1与第2p型扩散区域2b相对。p+型源极区域25也可以配置在例如n-型扩散区域1与n-型扩散区域13之间的接合面(大致C字状的分离区域12中断的部分)附近。pchMOSFET108的p+型漏极区域(第4半导体区域)27配置于第2p型扩散区域2b内部的基板外周侧(低压区域侧)。在导通状态时，pchMOSFET108的漏极电流从p+型源极区域25经由第2p型扩散区域2b流向p+型漏极区域27。
此时，在第1p型扩散区域2a与第2p型扩散区域2b之间的间隔w小于3μm的情况下，从p+型源极区域25经由第2p型扩散区域2b流向p+型漏极区域27的漏极电流有可能会从第2p型扩散区域2b或p+漏极区域27经由n-型扩散区域1流到第1p型扩散区域2a，在第1p型扩散区域2a的下方(基板背面侧)的基板背面侧的p型区域穿通，从而产生漏电流。基板背面侧的p型区域是在p型半导体基板10的从基板表面起比n-型扩散区域1要深的部分因未形成n-型扩散区域1而作为p型区域残留的部分。另一方面是因为，在第1p型扩散区域2a与第2p型扩散区域2b之间的间隔w超过10μm的情况下，n-型扩散区域1的被第1p型扩散区域2a与第2p型扩散区域2b所夹住的部分无法完全耗尽，因此，难以确保规定的耐压。
n-型扩散区域13和n型扩散区域14(高压侧阱区112)、以及n-型扩散区域1(高压区域)的周围被p-型扩散区域15和设置于p-型扩散区域15的内部的GND电位的p+型扩散区域(p+型GND区域)11包围，与比高压侧阱区112电位低的低压侧区域(未图示)电气分离。p-型扩散区域15与第1p型扩散区域2a相接，不与第2p型扩散区域2b相接。即，p-型扩散区域15与第2p型扩散区域2b在p-型扩散区域15与第2p型扩散区域2b之间被露出至基板表面的n-型扩散区域1分离。p-型扩散区域15的内部分别设置有多个nchMOSFET105的n+型源极区域5和p+型集电极区域6。
n+型源极区域5与p+型集电极区域6沿着第1p型扩散区域2a与p-型扩散区域15之间的接合面交替反复配置。在第1p型扩散区域2a的与n+型源极区域5相对的部分、与p-型扩散区域15之间，n-型扩散区域1露出至基板表面。即，第1p型扩散区域2a的与n+型源极区域5和p+型集电极区域6相对的部分的平面图案形成为n-型扩散区域1与第1p型扩散区域2a交替反复配置而成的图案。nchMOSFET105的n+型漏极区域7配置于比第1p型扩散区域2a更靠基板中央部侧，隔着第1p型扩散区域2a与n+型源极区域5和p+型集电极区域6相对。
接着，对实施方式1所涉及的HVIC的剖面结构进行说明。图2是表示图1的切割线A-A’处的剖面结构的剖视图。图3是表示图1的切割线B-B’处的剖面结构的剖视图。图4是表示图1的切割线C-C’处的剖面结构的剖视图。图5是表示图1的切割线D-D’处的剖面结构的剖视图。图2中示出nchMOSFET105的剖面结构。图3中示出pchMOSFET108的剖面结构。图4中示出高压结终端结构部111的剖面结构。图5中示出n-型扩散区域1的被第1p型扩散区域2a与第2p型扩散区域2b夹住的部分的剖面结构。
在图2～图5的各切割线处的剖面中共通的是，在p型半导体基板10的表面的表面层分别选择性地设置有n-型扩散区域1、构成高压侧阱区112的n-型扩散区域13及n型扩散区域14。n-型扩散区域13配置于比n型扩散区域14更靠基板外周部侧。n-型扩散区域1配置于比n-型扩散区域13(即高压侧阱区112)更靠基板外周部侧。n-型扩散区域1的基板表面侧的表面层中，在基板外周部侧设置有p-型扩散区域15。p-型扩散区域15在深度方向上贯穿n-型扩散区域1并到达基板背面侧的p型区域。并且，p-型扩散区域15以比n-型扩散区域1要浅的深度在基板中央部侧延伸。p-型扩散区域15的基板中央部侧的深度较浅的部分的内部选择性地设置有p+型GND区域11。
首先，对电平上拉用电平移位电路104的nchMOSFET105的剖面结构进行说明。如图2所示，电平上拉用电平移位电路104的nchMOSFET105具有由第1p型扩散区域2a、n-型扩散区域1、以及p型半导体基板(半导体芯片)10构成的双RESURF结构。n-型扩散区域1也兼用作n-型漂移区域。n-型扩散区域1与n-型扩散区域13之间，以从基板表面起比n-型扩散区域1要深的深度设置有分离区域12。利用该分离区域12，使得n-型扩散区域1与n-型扩散区域13相分离。如上述那样在nchMOSFET105中使n-型扩散区域1与n-型扩散区域13相分离的理由是因为：为了使电流流过电平上拉用电平移位电路104的电平移位电阻106，从而需要将nchMOSFET105的漏极电位与高压侧阱区112的最高电位即VB电位相分离。
n-型扩散区域1的基板表面侧的表面层中，在比p-型扩散区域15更靠基板中央部侧的位置设置有p型基极区域(第9半导体区域)3。p型基极区域3与p-型扩散区域15相接。p型基极区域3的内部设置有n+型源极区域(第10半导体区域)5和p+型集电极区域(未图示)。p型基极区域3与n+型源极区域5之间设置有n型扩散区域4。此外，n-型扩散区域1的基板表面侧的表面层中，在比p型基极区域3更靠基板中央部侧的位置设置有与p型基极区域3相分离的n+型漏极区域(第11半导体区域)7。第1p型扩散区域2a以浅于n-型扩散区域1的深度设置于n-型扩散区域1的基板表面侧的表面层。第1p型扩散区域2a以与p型基极区域3和n+型漏极区域7相分离的方式配置于p型基极区域3与n+型漏极区域7之间。
第1p型扩散区域2a的表面上，n-型扩散区域1的被第1p型扩散区域2a与n+型漏极区域7夹住的部分的整个表面设置有LOCOS(硅局部氧化)膜31。LOCOS膜31也设置于n-型扩散区域1的从比n+型漏极区域7更靠基板中央部侧的部分到高压侧阱区112侧的基板表面。在p型基极区域3的被n型扩散区域4与n-型扩散区域1夹住的部分的表面上经由例如由氧化膜(SiO2)形成的栅极绝缘膜(第2栅极绝缘膜)8设置有例如由多晶硅(poly-Si)形成的栅极电极(第2栅极电极)9。栅极电极9在覆盖第1p型扩散区域2a的LOCOS膜31上延伸。
在设置于基板表面的层间绝缘膜32的内部，在深度方向上与第1p型扩散区域2a相对的位置设置有电阻体(电阻性场板)33，该电阻体33起到场板的作用。电阻性场板33例如以包围高压侧阱区112的螺旋状的平面图案的方式进行配置。源极电极(第5电极)34经由在深度方向上贯穿层间绝缘膜32的接触孔与n+型源极区域5、p+型集电极区域和p+型GND区域11相接。漏极电极(第6电极)35经由在深度方向上贯穿层间绝缘膜32的接触孔与n+型漏极区域7相接。
接着，对电平下拉用电平移位电路107的pchMOSFET108的剖面结构进行说明。如图3所示，电平下拉用电平移位电路107的pchMOSFET108具有由第2p型扩散区域2b、n-型扩散区域1、以及p型半导体基板10构成的双RESURF结构。由于源极电极36与高压侧阱区112的最高电位即VB电位相连接，因此，在pchMOSFET108中，构成为n-型扩散区域1与n-型扩散区域13相接。即，在n-型扩散区域1与n-型扩散区域13之间没有设置分离区域12。n-型扩散区域1的基板表面侧的表面层中，在比p-型扩散区域15更靠基板外周部侧的位置设置有p型扩散区域24。p型扩散区域24的内部选择性地设置有p+型源极区域25。
第2p型扩散区域2b以浅于n-型扩散区域1的深度设置于n-型扩散区域1的基板表面侧的表面层。第2p型扩散区域2b以与p型扩散区域24(p+型源极区域25)和p-型扩散区域15分离的方式配置在p型扩散区域24与p-型扩散区域15之间。第2p型扩散区域2b不只构成双RESURF结构，还兼用作p型漂移区域。在第2p型扩散区域2b的内部，在p-型扩散区域15侧设置有p+型漏极区域27。p+型漏极区域27通过n-型扩散区域1而与p-型扩散区域15相分离。使p+型漏极区域27与p-型扩散区域15相分离的理由是因为：为了使电流流过电平下拉用电平移位电路107的电平移位电阻109，需要使pchMOSFET108的漏极电位与接地电位相分离。
在第2p型扩散区域2b的表面上，除了p+型漏极区域27露出的部分之外，表面上设置有LOCOS膜31。LOCOS膜31也设置于从p+型源极区域25到n型扩散区域14侧的基板表面。在n-型扩散区域1的被p+型源极区域25与第2p型扩散区域2b夹住的部分的表面上经由例如由氧化膜(SiO2)形成的栅极绝缘膜(第1栅极绝缘膜)28设置有例如由多晶硅(poly-Si)形成的栅极电极(第1栅极电极)29。栅极电极29在覆盖第2p型扩散区域2b的LOCOS膜31上延伸。在设置于基板表面的层间绝缘膜32的内部，在深度方向上与第2p型扩散区域2b相对的位置设置有电阻性场板33。源极电极(第1电极)36经由在深度方向上贯穿层间绝缘膜32的接触孔与p+型源极区域25相接。漏极电极(第2电极)37经由在深度方向上贯穿层间绝缘膜32的接触孔与p+型漏极区域27相接。GND电极38与p+型GND区域11相接。
接着，对高压结终端结构部111的剖面结构进行说明。如图4所示，高压结终端结构部111与nchMOSFET105相同地具有由第1p型扩散区域2a、n-型扩散区域1、以及p型半导体基板(半导体芯片)10构成的双RESURF结构。在n-型扩散区域1与n-型扩散区域13之间设置有分离区域12，利用分离区域12使n-型扩散区域1与n-型扩散区域13相分离。如上述那样在高压结终端结构部111中使n-型扩散区域1与n-型扩散区域13分离的理由如下。如上所述n-型扩散区域1的构成高压结终端结构部111的部分与n-型扩散区域1的构成nchMOSFET105的n-型漂移区域的部分相连。因此，在高压结终端结构部111中n-型扩散区域1与n-型扩散区域13相接时，产生经由n-型扩散区域1从VB电极39流向nchMOSFET105的漏极电极35的漏电流。第1p型扩散区域2a与p-型扩散区域15相接。
接着，对n-型扩散区域1的被第1p型扩散区域2a与第2p型扩散区域2b夹住的部分的剖面结构进行说明。如图5所示，n-型扩散区域1的被第1p型扩散区域2a与第2p型扩散区域2b夹住的部分构成为由n-型扩散区域1与p型半导体基板10形成的RESURF结构。在n-型扩散区域1的被第1p型扩散区域2a与第2p型扩散区域2b夹住的部分中，在n-型扩散区域1与n-型扩散区域13之间没有设置分离区域12，n-型扩散区域1与n-型扩散区域13相接。并且，在n-型扩散区域1的被第1p型扩散区域2a与第2p型扩散区域2b夹住的部分中，n-型扩散区域1的表面被LOCOS膜31覆盖。
实施方式1所涉及的HVIC的各部分尺寸和杂质浓度例如设为下述值。覆盖第2p型扩散区域2b的LOCOS膜31的从pchMOSFET108的p+型源极区域25到p+型漏极区域27的方向的长度(宽度)L例如约为100μm以上200μm以下。p型半导体基板10的电阻率例如约为100Ωcm以上400Ωcm以下。构成nchMOSFET105、pchMOSFET108、以及高压结终端结构部111的n-型扩散区域1的每单位面积的杂质浓度(以下简称为n-型扩散区域1的杂质浓度)Nd设为不取决于器件的相等的值，并且是能够确保足够的耐压、且能够确保足够的pchMOSFET108的电流容量的值。此外，构成nchMOSFET105与高压结终端结构部111的第1p型扩散区域2a、以及构成pchMOSFET108的第2p型扩散区域2b的每单位面积的杂质浓度(以下，简称为第1、第2p型扩散区域2a、2b的杂质浓度)Na也设为不取决于器件的相等的值，并且是能够确保足够的耐压、且能够确保足够的pchMOSFET108的电流容量的值。具体而言，n-型扩散区域1的杂质浓度Nd优选设为例如约1.3×1012/cm2以上2.8×1012/cm2以下。第1、第2p型扩散区域2a、2b(以下将第1p型扩散区域2a与第2p型扩散区域2b总称为p型扩散区域2)的杂质浓度Na优选设为例如约1.1×1012/cm2以上1.4×1012/cm2以下。
上述n-型扩散区域1的杂质浓度Nd及p型扩散区域2的杂质浓度Na的上限值基于以n-型扩散区域1与p型扩散区域2完全耗尽为设计目的时的双RESURF结构的设计条件(双RESURF条件)来决定。如上所述，双RESURF条件是下述四个条件。第1个条件是将n-型扩散区域1的杂质浓度Nd设为大于p型扩散区域2的每单位面积的杂质浓度(以下简称为p型扩散区域2的杂质浓度)Na，且约为p型扩散区域2的杂质浓度Na的2倍(Nd>Na且Nd≈2×Na)。第2个条件是将p型扩散区域2的杂质浓度Na设为1.4×1012/cm2以下(Na≦1.4×1012/cm2)。第3个条件是将n-型扩散区域1的杂质浓度Nd设为2.8×1012/cm2以下(Nd≦2.8×1012/cm2)。第4个条件是将n-型扩散区域1的杂质浓度Nd与p型扩散区域2的杂质浓度Na之间的差分设为1.4×1012/cm2以下(Nd-Na≦1.4×1012/cm2)。
另一方面，上述n-型扩散区域1的杂质浓度Nd的下限值是基于p型扩散区域2与p型半导体基板10之间所需的深度方向(纵向)的耐压(以下称为纵向耐压)来决定的。下面，对n-型扩散区域1的杂质浓度Nd的下限值的计算方法进行详细说明。图6是表示现有HVIC的pchMOSFET中产生漏电流的状态的剖视图。图7是表示图6的HVIC的电压-电流特性的特性图。图8是表示图6的HVIC的因pchMOSFET的漂移区域(第2p型扩散区域2b)的夹断而发生输出特性异常的状态的特性图。
如图6所示，在pchMOSFET108中，当电压施加到源极·漏极之间时，n-型扩散区域1与第2p型扩散区域2b之间的pn结中产生从p型半导体基板10向第2p扩散区域2b的方向的电场41a(y轴负方向(向上)的箭头)。在n-型扩散区域1的杂质浓度Nd较低的情况下，n-型扩散区域1与第2p型扩散区域2b之间的pn结中的至少一部分产生从第2p型扩散区域2b向p型半导体基板10的方向的电场41b(y轴正方形(向下)的箭头)。
由于该从第2p型扩散区域2b向p型半导体基板10的方向的电场41b的不良影响，从p+型源极区域25经由第2p型扩散区域2b向p+型漏极区域27流动的源极·漏极电流42向n-型扩散区域1和p型半导体基板10泄漏。即，产生从第2p扩散区域2b流向p型半导体基板10的漏电流(穿通)43。其结果如图7所示，在pchMOSFET108的导通时，流过p+型漏极区域27的电流(空穴载流子)Id小于流过p+型源极区域25的电流Is，流过p型半导体基板10的电流Isub增大了流过p+型漏极区域27的电流Id减小的部分。此时，电流Isub等于电流Id的减小部分的电流量。
此外，在n-型扩散区域1的杂质浓度Nd较低的情况下，如图8所示，在pchMOSFET108导通时，作为漂移区域进行动作的第2p型扩散区域2b夹断，从而处于即使增大源极·漏极间电压Vds，源极·漏极电流Ids也不增加的状态。图8中分别示出了在从0V到15V以1V的步长(1V step)对pchMOSFET108施加栅极电压Vg时，每个栅极电压Vg下源极·漏极间电压Vds与源极·漏极电流Ids之间的关系。
因此，在n-型扩散区域1的杂质浓度Nd较低时，无法确保足够的导通耐压和电流容量。如上所述产生漏电流43时的源极·漏极间电压Vds作为基板深度方向上所允许的电压的最大值(即纵向耐压)BVpt可近似地由下式(1)来表示。下述式(1)通过使用泊松方程式导出源极·漏极间电压Vds而得到，该源极·漏极间电压Vds是在n-型扩散区域1与第2p型扩散区域2b之间的pn结中产生从第2p型扩散区域2b向p型半导体基板10的电场41b时的源极·漏极间电压。
[数学式1]
BV pt ≈ qN d 2 8 ϵ 0 ϵ si | n sub | 1 g 2 ( X E max ) . . . ( 1 )
q为元电荷(elementary electric charge)。ε0是真空的介电常数。εsi是硅(Si)的介电常数。nsub是p型半导体基板10的每单位体积的杂质浓度(以下，简称为p型半导体基板10的杂质浓度)。此外，XEmax是在将从p+型漏极区域27到p+型源极区域25的方向设为x轴的正方向、从p型半导体基板10的表面朝向背面的深度方向设为y轴的正方向时，n-型扩散区域1与第2p型扩散区域2b之间的pn结处y轴方向的电场41b成为最大时的x坐标(参照图6)，可近似地由下述式(2)来表示。在下述式(2)中，将p+型漏极区域27的p+型源极区域25侧的端部设为x轴的原点(x＝0)，将p型扩散区域2与LOCOS膜31之间的边界面设为y轴的原点(y＝0)。
[数学式2]
X E max ≈ L + t ′ log ( 2 t ′ L ) . . . ( 2 )
g(XEmax)是XEmax的函数，由下述式(3)来表示。在下述式(3)中，t’由下述式(4)来表示。ttop是p型扩散区域2的扩散深度。ttub是n-型扩散区域1的扩散深度，tox是p型扩散区域2与电阻性场板33之间所夹的氧化膜的厚度(LOCOS膜31的厚度、层间绝缘膜32的被LOCOS膜31与电阻性场板33所夹部分的厚度的总和)。εox是氧化膜(LOCOS膜31和层间绝缘膜32)的介电常数。L是LOCOS膜31的长度。g(XEmax)是将p+型漏极区域27的p+型源极区域25侧的端部的位置设为0、将p+型源极区域25的p+型漏极区域27侧的端部位置设为1、近似地以0～1的无量纲数来表示XEmax的坐标的函数。
[数学式3]
g ( X E max ) = X E max L - ( 1 - ϵ si ϵ ox t top t ox t ′ 2 ) sinh ( X E max t ′ ) / sinh ( L L ′ ) . . . ( 3 )
[数学式4]
t ′ ≈ ϵ si ϵ ox t tub t ox . . . ( 4 )
根据上述式(1)，为了确保第2p型扩散区域2b与p型半导体基板10之间的纵向耐压BVpt而所需的n-型扩散区域1的杂质浓度Nd由下述式(5)来表示。
[数学式5]
N d ≥ g ( X E max ) 8 ϵ 0 ϵ si q | n sub | BV pt . . . ( 5 )
在例如为具有1200V耐压等级的HVIC的情况下，各部分的尺寸和杂质浓度通常设定为下述值。第2p型扩散区域2b的扩散深度ttop为2μm以下。n-型扩散区域1的扩散深度ttub为12μm以下。第2p型扩散区域2b与电阻性场板33之间所夹的氧化膜的厚度tox为0.6μm以下。LOCOS膜31的长度L为200μm以下。p型半导体基板10的电阻率例如为200Ωcm以上400Ωcm以下。因此，根据上述式(5)，为了确保1200V以上的导通耐压，n-型扩散区域1的杂质浓度Nd为1.3×1012/cm2以上1.8×1012/cm2以下。n-型扩散区域1的杂质浓度Nd具有上述范围的宽度的理由是因为n-型扩散区域1的杂质浓度Nd很大程度上取决于p型半导体基板10的每单位体积的杂质浓度nsub。
此外，在例如为具有600V耐压等级的HVIC的情况下，各部分的尺寸和杂质浓度通常设定为下述值。第2p型扩散区域2b的扩散深度ttop为2μm以下。n-型扩散区域1的扩散深度ttub为10μm以下。第2p型扩散区域2b与电阻性场板33之间所夹的氧化膜的厚度tox为0.6μm以下。LOCOS膜31的长度L为100μm以下。p型半导体基板10的电阻率例如为100Ωcm以上150Ωcm以下。因此，根据上述式(5)，为了确保600V以上的导通耐压，n-型扩散区域1的杂质浓度Nd为1.3×1012/cm2以上1.6×1012/cm2以下。
根据上述结果可知，通过将n-型扩散区域1的杂质浓度Nd设为1.3×1012/cm2以上，从而能够确保pchMOSFET108的导通耐压在600V以上。此外，如上所述，根据双RESURF条件，n-型扩散区域1的杂质浓度Nd的上限值为2.8×1012/cm2，因此，n-型扩散区域1的杂质浓度Nd优选为1.3×1012/cm2以上2.8×1012/cm2以下。
接着，对第1、第2p型扩散区域2a、2b的杂质浓度Na的下限值的计算方法进行详细说明。第1、第2p型扩散区域2a、2b的杂质浓度Na的下限值是基于为正常进行信号传输而所需的pchMOSFET108的电流容量来决定的。首先，对为正常进行信号传输而所需的pchMOSFET108的电流容量进行说明。一般而言，要求HVIC至少不会因50kV/μs以下的dV/dt浪涌(因施加浪涌电压而引起的源极·漏极间电压Vds的变化率)而发生误动作。因此，需要设定pchMOSFET108的电流容量Imin，以使得即使在发生50kV/μs以下的dV/dt浪涌的情况下，使用pchMOSFET108构成的电平下拉用电平移位电路107也能正常地进行信号传输。
在约0V以上1200V以下的耐压等级下，pchMOSFET108的每沟道宽度100μm的pchMOSFET108的漏极·源极间的寄生电容Cp平均为0.1pF等级。因此，在发生50kV/μs以下的dV/dt浪涌的情况下，在pchMOSFET108的漏极·源极间流过5mA左右(＝Cp×dV/dt)的位移电流。为了使电平下拉用电平移位电路107不会因该位移电流而发生误动作，需要将每沟道宽度100μm的pchMOSFET108的电流容量Imin设为5mA以上。为了得到该pchMOSFET108所需的电流容量Imin，对构成pchMOSFET108的漂移区域的第2p型扩散区域2b的杂质浓度Na进行设定。
具体而言，按下述方式计算出第2p型扩散区域2b的杂质浓度Na。pchMOSFET108的导通电阻取决于漂移电阻、即构成漂移区域的第2p型扩散区域2b的杂质浓度Na。第2p型扩散区域2b在源极·漏极间电压Vds较低的情况下起到通常的扩散电阻的作用。然而，随着源极·漏极间电压Vds的增加，耗尽层从n-型扩散区域1与第2p型扩散区域2b之间的pn结开始延伸，因此，第2p型扩散区域2b的电阻增大。于是，在第2p型扩散区域2b完全耗尽时，pchMOSFET108处于与结型场效应晶体管相同的夹断状态，从而源极·漏极电流Ids饱和。即，在第2p型扩散区域2b的杂质浓度Na较低时，在沟道夹断前构成漂移区域的第2p型扩散区域2b夹断，因此，无法流过足够的源极·漏极电流Ids。
因此，如图8所示，处于即使使源极·漏极间电压Vds增加，源极·漏极电流Ids也不会增加的状态，pchMOSFET108的输出特性发生异常。为了得到pchMOSFET108所需的电流容量Imin，在施加使构成pchMOSFET108的漂移区域的第2p型扩散区域2b夹断的源极·漏极间电压Vds、即夹断电压Vpinch时，至少需要流过与pchMOSFET108所需的电流容量Imin相等大小的源极·漏极电流Ids。pchMOSFET108的漂移区域的夹断电压Vpinch是第2p型扩散区域2b完全耗尽时的源极·漏极间电压Vds。
从n-型扩散区域1与第2p型扩散区域2b之间的pn结向第2p型扩散区域2b侧延伸的耗尽层宽度tdp满足下述式(6)。此外，在将第2p型扩散区域2b的结合深度设为tp的情况下，从n-型扩散区域1与第2p型扩散区域2b之间的pn结向第2p型扩散区域2b侧延伸的耗尽层tdp与第2p型扩散区域2b的结合深度tp相等(tdp＝tp)。因此，通过对于源极·漏极间电压Vds求解下述式(6)，从而按下述式(7)所示那样求得pchMOSFET108的漂移区域(第2p型扩散区域2b)夹断的漏极·源极间电压(＝夹断电压Vpinch)。na是第2p型扩散区域2b的每单位体积的杂质浓度。nd是n-型扩散区域1的每单位体积的杂质浓度。
[数学式6]
t dp = 2 ϵ 0 ϵ si q n a + n d n a n d V ds n d n a + n d = 2 ϵ 0 ϵ si q V ds n a + n d n d n a . . . ( 6 )
[数学式7]
V pinch = q 2 ϵ 0 ϵ si n a n d ( n a + n d ) t p 2 ≈ q 2 ϵ 0 ϵ si N a 2 n d . . . ( 7 )
一般而言，相对于n-型扩散区域1的每单位体积的杂质浓度nd，第2p型扩散区域2b的每单位体积的杂质浓度na非常高(na＞＞nd)。因此，在导出上述式(7)时，进行以下近似：(na+nd)≒na。此外，夹断前的漂移区域的电阻值Rd可近似地用下述式(8)来表示。μh是空穴的移动度。
[数学式8]
R d = L qWN a μ h . . . ( 8 )
夹断电压Vpinch下的源极·漏极电流Ids的最大值Imax(施加足够的栅极电压时的源极·漏极电流Ids的电流值)可通过使用上述式(7)和上述式(8)，由下述式(9)来表示。为了使下述式(9)中的源极·漏极电流Ids的最大值Imax大于pchMOSFET108所需的电流容量Imin，第2p型扩散区域2b的杂质浓度Na必须满足下述式(10)。
[数学式9]
I max = V pinch R d ≈ q 2 μ h 2 ϵ 0 ϵ si N d 3 n d W L . . . ( 9 )
[数学式10]
N a ≥ I min 2 ϵ 0 ϵ si q 2 μ h L W n d 3 . . . ( 10 )
因此，根据上述式(10)可知，在产生50kV/μs的dV/dt浪涌时，为了确保pchMOSFET108所需的每沟道宽度100μm的电流容量Imin(＝5mA)，第2p型扩散区域2b的杂质浓度Na必须如上述那样为1.1×1012/cm2以上。此外，如上所述，由于根据双RESURF条件，第2p型扩散区域2b的杂质浓度Na的上限值为1.4×1012/cm2，因此，优选为第2p型扩散区域2b的杂质浓度Na的最佳值为1.1×1012/cm2以上1.4×1012/cm2以下。第1p型扩散区域2a的杂质浓度Na的优选范围也与第2p型扩散区域2b的杂质浓度Na相同。
另外，在计算第2p型扩散区域2b的杂质浓度Na的下限值时，上述式(10)中的各参数使用600V以上～1200V以下的耐压等级的HVIC中的通常值。具体而言，将LOCOS膜31的长度L设定为100μm以上200μm以下。空穴的移动度μh设为450cm2/V·s。n-型扩散区域1的每单位体积的杂质浓度Nd设为1.6×1015/cm3。n-型扩散区域1的每单位体积的杂质浓度nd是在将n-型扩散区域1的杂质浓度(每单位面积的杂质浓度)Nd设为1.3×1012/cm2、n-型扩散区域1的扩散深度ttub设为12μm时的n-型扩散区域1的每单位体积的杂质浓度的深度方向上的平均值。
接着，对实施方式1所涉及的HVIC的动作进行说明。图9是表示实施方式1所涉及的HVIC的输出特性的特性图。构成上述实施方式1所涉及的HVIC的nchMOSFET105、pchMOSFET108、以及高压结终端结构部111各元件均形成为双RESURF结构。因此，在高压侧阱区112(n型扩散区域14)的电位上升时，耗尽层从n-型扩散区域1与第1、第2p型扩散区域2a、2b之间、以及n-型扩散区域1与p型半导体基板10之间的两个pn结起开始延伸，n-型扩散区域1及第1、第2p型扩散区域2a、2b完全耗尽。由此，可确保例如600V以上1200V以下程度的高耐压。
此外，在pchMOSFET108与高压结终端结构部111之间的基板表面，形成n-型扩散区域1露出的单RESURF结构。该露出至基板表面的n-型扩散区域1被pchMOSFET108的第2p型扩散区域2b与高压结终端结构部111的第1p型扩散区域2a夹住，在该n-型扩散区域1与第1、第2p型扩散区域2a、2b之间分别形成有pn结。因此，在高压侧阱区112的电位上升时，耗尽层从这些pn结起向n-型扩散区域1的被第1p型扩散区域2a与第2p型扩散区域2b夹住的部分(在pchMOSFET108与高压结终端结构部111之间露出至基板表面的n-型扩散区域1)延伸。由于第1p型扩散区域2a与第2p型扩散区域2b隔开上述规定的间隔w进行配置，因此，n-型扩散区域1的被第1p型扩散区域2a与第2p型扩散区域2b夹住的部分也完全耗尽，从而确保了高耐压。
此外，与pchMOSFET108的漏极电极37电连接的第2p型扩散区域2b、以及与高压结终端结构部111的GND电极38电连接的第1p型扩散区域2a通过n-型扩散区域1而分离。因此，即使在pchMOSFET108导通，漏极电极37的电位上升至大于接地(GND)电位的情况下，也不会发生漏电流。如上所述，通过将构成pchMOSFET108的漂移区域的第2p型扩散区域2b的杂质浓度Na设定为1.1×1012/cm2以上1.4×1012/cm2以下，如图9所示，能够使得第2p型扩散区域2b中不发生夹断，从而得到足够的电流能力(每沟道宽度100μm为5mA以上)，能够使pchMOSFET108进行正常的信号传输。
如上所述，根据实施方式1，通过将设置于同一基板的nchMOSFET、pchMOSFET、以及高压结终端结构部的各元件均设为双RESURF结构，并对构成双RESURF结构的n-型扩散区域和p型扩散区域的杂质浓度进行最优化，从而能够确保HVIC的耐压和pchMOSFET的电流容量均处于最佳状态。具体而言，通过将构成双RESURF结构的n-型扩散区域的杂质浓度设为约1.3×1012/cm2以上2.8×1012/cm2以下，能够防止pchMOSFET夹断，从而能够维持HVIC的耐压。此外，通过将构成双RESURF结构的p型扩散区域的杂质浓度设为约1.1×1012/cm2以上1.4×1012/cm2以下，能够在维持HVIC的耐压的同时，确保pchMOSFET的最佳电流容量。
(实施方式2)
接着，对实施方式2所涉及的HVIC的结构进行说明。图10是表示实施方式2所涉及的HVIC的平面结构的俯视图。图10的切割线B-B’处的剖面结构与图3相同。图10的切割线C-C’处的剖面结构与下述结构相同，即将图3的p型扩散区域24、p+型源极区域25、p+型漏极区域27以及第2p型扩散区域2b分别替换为p型扩散区域24a、p+型源极区域(第9半导体区域)25a、p+型漏极区域(第10半导体区域)27a以及第1p型扩散区域(第5半导体区域)2a。图10的切割线D-D’处的剖面结构与图5相同。
实施方式2所涉及的HVIC与实施方式1所涉及的HVIC的不同点在于，设置有具备由第1p型扩散区域2a、n-型扩散区域1、以及p型半导体基板10构成的双RESURF结构的pchMOSFET(第2的第1导电型场效应晶体管)108a，来取代高压结终端结构部和电平上拉用电平移位电路的nchMOSFET。即，在高压区域(n-型扩散区域1)的大致整个面设置有相同结构的pchMOSFET108和pchMOSFET108a。pchMOSFET108a在芯片上的占有面积要大于pchMOSFET108，以包围高压侧阱区112的方式配置为例如形成为大致C字状的环状。pchMOSFET108的第2p型扩散区域2b、以及pchMOSFET108a的第1p型扩散区域2a通过n-型扩散区域1而分离。第1p型扩散区域2a与第2p型扩散区域2b之间的间隔w与实施方式1相同。
由此，在实施方式2中，高压区域中构成为单RESURF结构的部分也与实施方式1相同，仅是n-型扩散区域1中的被第1p型扩散区域2a和第2p型扩散区域2b夹住的部分。因此，与实施方式1相同，在第1p型扩散区域2a与第2p型扩散区域2b之间露出至基板表面的n-型扩散区域1因分别从第1、第2p型扩散区域2a、2b之间的pn结延伸的耗尽层而完全耗尽。因此，即使在将n-型扩散区域1的杂质浓度设定为对于双RESURF结构最佳的杂质浓度Nd的情况下，也能够确保足够的耐压。即，通过与实施方式1同样地对n-型扩散区域1和p型扩散区域2的杂质浓度Nd、Na进行最优化，能够同时确保HVIC的耐压和pchMOSFET108、108a的电流容量均处于最佳状态。
实施方式2所涉及的HVIC例如可作为搭载于仅具备电平下拉用电平移位电路107的工业机械等的HVIC进行应用。在该情况下，相同结构的pchMOSFET108和pchMOSFET108a构成互不相同的电平下拉用电平移位电路107，可将这些电平下拉用电平移位电路107用作为置位信号用和复位信号用。
如上所述，根据实施方式2，由于在高压区域没有设置nchMOSFET，能够避免对得到HVIC的最佳耐压、以及得到pchMOSFET的最佳电流容量这两者进行权衡，从而能得到与实施方式1相同的效果。根据实施方式2，即使在高压区域配置相同结构的多个元件，通过将各元件分别配置于通过n-型扩散区域1而分离的各p型扩散区域来形成双RESURF结构，从而能够获得与在高压区域配置不同结构的多个元件的情况相同的效果。
(实施方式3)
接着，对实施方式3所涉及的HVIC的结构进行说明。图11是表示实施方式3所涉及的HVIC的电路结构的电路图。图12是表示实施方式3所涉及的HVIC的平面结构的俯视图。图13是表示图12的切割线E-E’处的剖面结构的剖视图。图12的切割线E-E’处的剖面结构中，pchMOSFET108的剖面结构与实施方式1(即图3)相同。图13的切割线A-A’、切割线C-C’及切割线D-D’的剖面结构分别与图2、图4、图5相同。
实施方式3所涉及的HVIC与实施方式1所涉及的HVIC的不同点在于，具备由pchMOSFET108、电平移位电阻109及npn双极晶体管130构成的电平下拉用电平移位电路107。具体而言，如图11所示，npn双极晶体管130的基极与pchMOSFET108的漏极相连接。npn双极晶体管130的集电极与输入·控制电路103相连接，发射极接地。电平移位电阻(电阻器)109的一端连接在靴带式二极管的阳极与VCC端子(提供电源电位VCC的电源端子)之间，另一端与npn双极晶体管130的集电极相连接。即，电平移位电阻109连接在npn双极晶体管130的集电极与VCC端子之间。
此外，如图12所示，npn双极晶体管130配置于例如通过p+型GND区域11而与高压侧阱区112和高压区域(n-型扩散区域1)电气分离的低压侧区域。该npn双极晶体管130由n型扩散区域(集电极：第6半导体区域)131、p型扩散区域(基极：第7半导体区域)132以及n+型扩散区域(发射极：第8半导体区域)133构成。npn双极晶体管130设置于p-型扩散区域15的内部，隔着p+型GND区域11与构成电平下拉用电平移位电路107的pchMOSFET108的第2p型扩散区域2b相对。实施方式3中，第1p型扩散区域2a与第2p型扩散区域2b之间的间隔w在例如5μm以下即可。pchMOSFET108与高压结终端结构部111之间的分离耐压例如为1V。
npn双极晶体管130的剖面结构如下。如图13所示，p-型扩散区域15的基板表面侧的表面层中，在比p+型GND区域11更靠基板外周部侧的位置选择性地设置有起到集电极区域的作用的n型扩散区域131。在n型扩散区域131的内部选择性地设置有起到基极区域作用的p型扩散区域132。在p型扩散区域132的内部选择性地设置有起到发射极区域作用的n+型扩散区域133。在基板表面上比npn双极晶体管130更靠基板外周部侧的位置经由绝缘膜设置有电平移位电阻109。在p型扩散区域132的内部以与n+型扩散区域133分离的方式选择性地设置有p+型扩散区域134。pchMOSFET108的漏极电极37经由在深度方向上贯穿层间绝缘膜32的接触孔与p+型扩散区域134相接，与p型扩散区域132电连接。
在n型扩散区域131的内部以与p型扩散区域132分离的方式选择性地设置有n+型扩散区域135。集电极电极(第3电极)136经由在深度方向上贯穿层间绝缘膜32的接触孔与n+型扩散区域135相接，与n型扩散区域131电连接。此外，集电极电极136经由在深度方向上贯穿层间绝缘膜32的接触孔与电平移位电阻109相接。并且，集电极电极136与输入·控制电路103相连接。VCC电极138与电平移位电阻109相接。并且，VCC电极(电源电位电极)138与提供配置于低压侧区域的电路的电源电位VCC的电源139的正极相连接。发射极电极(第4电极)137与n+型扩散区域133相接。并且，发射极电极137与电源139的负极(接地电位)相连接。
接着，对实施方式3所涉及的HVIC的动作进行说明。pchMOSFET108的源极·漏极电流Ids为npn双极晶体管130的基极电流Ib(Ib＝Ids)。npn双极晶体管130的集电极电流Ic流过电平移位电阻109。由此，在电平移位电阻109的两端产生下述大小的电位，即通过电平移位电阻109的电阻值R与集电极电流Ic的乘积(＝Ic×R＝Ids×hFE×R)来计算得到。这里，hFE是npn双极晶体管130的放大率。因此，通过设定pchMOSFET108的源极·漏极电流Ids、npn双极晶体管130的放大率nFE、以及电平移位电阻109的电阻值R，以使得电平移位电阻109的两端所产生的电位(＝Ids×hFE×R)大于电源电位VCC，从而能够使得n型扩散区域(集电极)131的电位根据pchMOSFET108的导通·截止而在电源电压VCC与GND电位之间变化。虽然没有特别的限定，但例如可以将pchMOSFET108的源极·漏极电流Ids设为1mA，npn双极晶体管130的放大率hFE设为50，电平移位电阻109的电阻值R设为1kΩ。由此，通过使npn双极晶体管130动作，能够将pchMOSFET108的源极电位基准的信号向接地电位基准的信号进行下拉。
此外，在实施方式3中，由于第1p型扩散区域2a与第2p型扩散区域2b之间的间隔w较窄，为5μm以下，因此，n-型扩散区域1中不易发生电场集中。由此，能够确保HVIC的耐压较高，从而能够同时确保HVIC的耐压和pchMOSFET108的电流容量均处于最佳状态。并且，由于第1p型扩散区域2a与第2p型扩散区域2b之间的间隔w设为5μm以下，因此分离pchMOSFET108和高压结终端结构部111的部分(n-型扩散区域1的被第1p型扩散区域2a和第2p型扩散区域2b夹住的部分)的耐压例如低至1V左右，难以确保耐压在5V以上，但在实施方式3中，基于下述理由，即使分离pchMOSFET108与高压结终端结构部111的部分的耐压小于5V，也能够使pchMOSFET108正常地进行信号传输。
分离pchMOSFET108和高压结终端结构部111的部分的耐压降低至例如1V左右是指pchMOSFET108的漏极电位Vd的最大值为1V。在现有技术中，由于pchMOSFET108的漏极与构成逆变器电路的MOSFET的栅极相连接，因此在该MOSFET的栅极阈值电压在1V以上的情况下，在漏极电位Vd的最大值为1V的pchMOSFET108中无法进行信号传输。与此相对，在实施方式3中，pchMOSFET108的漏极并不与MOSFET相连接，而是与npn双极晶体管130的基极相连接。只要将npn双极晶体管130的基极·发射极间电压设为由p型扩散区域132与n+型扩散区域133之间的pn结形成的内建(built-in)电压(例如在硅的情况下为0.6V左右)以上，npn双极晶体管130就可进行动作。因此，即使pchMOSFET108的漏极电位Vd最大为1V，也能基于pchMOSFET108进行信号传输。
另外，也可以设置栅极阈值电压为0.6V左右的MOSFET来取代npn双极晶体管130。在该情况下，pchMOSFET108的漏极与MOSFET的栅极相连接。MOSFET的漏极与输入·控制电路103相连接，源极接地。电平移位电阻109的一端与靴带式二极管的阳极相连接，另一端与MOSFET的漏极相连接。
如上所说明的那样，根据实施方式3，能获得与实施方式1相同的效果。
(实施方式4)
接着，对实施方式4所涉及的HVIC的结构进行说明。图14是表示实施方式4所涉及的HVIC的结构的剖视图。图14中示出图1的切割线B-B’处的剖面结构，即电平下拉用电平移位电路107的pchMOSFET108的剖面结构。实施方式4所涉及的HVIC与实施方式1所涉及的HVIC的不同点在于，在p型半导体基板50上设置n-型外延层51，具备有第2p型扩散区域2b、n-型外延层51、以及p型半导体基板50构成的双RESURF结构。
具体而言，如图14所示，在p型半导体基板50的表面上设置有n-型外延层51。在n-型外延层51的表面层以包围高压侧阱区112的n型扩散区域14的方式选择性地设置有第2p型扩散区域2b。实施方式1中构成高压侧阱区112的n-型扩散区域(图1中由标号13表示的区域)在实施方式4中由n-型外延层51构成。
在高压侧阱区112中，在p型半导体基板50与n-型外延层51之间的边界面上设置有n+型埋入层52。n型扩散区域14从n-型外延层51的表面起在深度方向上贯穿n-型外延层51并到达n+型埋入层52。与GND电极38电连接的p-型扩散区域15从n-型外延层51的表面起在深度方向上贯穿n-型外延层51并到达p型半导体基板50。
也可以不设置n+型埋入层52。在该情况下，n型扩散区域14优选形成为到达p型半导体基板50。此外，虽然省略了图示，但在高压结终端结构部111和电平上拉用电平移位电路104的nchMOSFET105中，与pchMOSFET108相同，也具备由第1p型扩散区域2a、n-型外延层51、以及p型半导体基板50构成的双RESURF结构。
如上述所说明的那样，根据实施方式4，在使用外延层构成双RESURF结构的情况下，也能够获得与实施方式1相同的效果。
上述本发明可进行各种变更，在上述各实施方式中，例如各部分的尺寸、表面浓度等可根据所要求的规格来进行各种设定。此外，各实施方式中虽然将第1导电型设为p型，第2导电型设为n型，但即使将第1导电型设为n型，将第2导电型设为p型，本发明也同样成立。
工业上的实用性
如上所述，本发明所涉及的半导体装置对于逆变器等功率转换装置、各种工业用机械等电源装置、汽车点火器等中所使用的高压集成电路装置是有用的。
标号说明
1  n-型扩散区域(高压区域)
2a  第1p型扩散区域
2b  第2p型扩散区域
3  nchMOSFET的p型基极区域
4  nchMOSFET的n型扩散区域
5  nchMOSFET的n+型源极区域
6  nchMOSFET的p+型集电极区域
7  nchMOSFET的n+型漏极区域
8  nchMOSFET的栅极绝缘膜
9  nchMOSFET的栅极电极
10，  50p型半导体基板
11  p+型GND区域
12  分离区域(p-型扩散区域)
13  n-型扩散区域
14  n型扩散区域
15  p-型扩散区域
24，  24a pchMOSFET的p型扩散区域
25，  25a pchMOSFET的p+型源极区域
27，  27a pchMOSFET的p+型漏极区域
28  pchMOSFET的栅极绝缘膜
29  pchMOSFET的栅极电极
31  LOCOS膜
32  层间绝缘膜
33  电阻性场板
34  nchMOSFET的源极电极
35  nchMOSFET的漏极电极
36  pchMOSFET的源极电极
37  pchMOSFET的漏极电极
38  GND电极
39  VB电极
51  n-型外延层
52  n+型埋入层
101  高压侧栅极驱动电路
102  异常检测电路
103  输入·控制电路
104  电平上拉用电平移位电路
105  电平上拉用电平移位电路的nchMOSFET
106  电平上拉用电平移位电路的电平移位电阻
107  电平下拉用电平移位电路
108，  108a电平下拉用电平移位电路的pchMOSFET
109  电平下拉用电平移位电路的电平移位电阻
110  锁存电路
111  高压结终端结构部
112  高压侧阱区
120  功率转换用桥式电路
121  第1IGBT
124  靴带式二极管
125  自举电容器
130  npn双极晶体管
131  n型扩散区域(npn双极晶体管的集电极)
132  p型扩散区域(npn双极晶体管的基极)
133  n+型扩散区域(npn双极晶体管的发射极)
136  集电极电极
137  发射极电极
138  VCC电极
139  电源
VB  高压侧阱区的最高电位
VCC  电源电位
VS  第1IGBT的发射极电位
w  第1p型扩散区域与第2p型扩散区域之间的间隔

Claims (11)

1.一种半导体装置，其特征在于，包括：第1导电型的第1场效应晶体管；以及元件，所述第1导电型的第1场效应晶体管具备：
第2导电型的第1半导体区域，该第2导电型的第1半导体区域设置在第1导电型的半导体基板上，或者形成在所述第1导电型的半导体基板的表面层上；
第1导电型的第2半导体区域，该第1导电型的第2半导体区域选择性地设置于所述第1半导体区域的表面层；
第1导电型的第3半导体区域，该第1导电型的第3半导体区域以与所述第2半导体区域分离的方式选择性地设置于所述第1半导体区域的表面层；
第1栅极电极，该第1栅极电极隔着第1栅极绝缘膜设置在所述第1半导体区域的被所述第2半导体区域与所述第3半导体区域夹住的部分的表面上；
第1导电型的第4半导体区域，该第1导电型的第4半导体区域选择性地设置于所述第2半导体区域的内部；
第1电极，该第1电极与所述第3半导体区域相接；以及
第2电极，该第2电极与所述第4半导体区域相接；
所述元件具备以与所述第2半导体区域和所述第3半导体区域相分离的方式设置于所述第1半导体区域的表面层的第1导电型的第5半导体区域，且通过所述第1半导体区域的被所述第2半导体区域与所述第5半导体区域夹住的部分而与所述第1导电型的第1场效应晶体管相分离，
所述第1半导体区域的被所述第2半导体区域与所述半导体基板夹住的部位的杂质浓度为1.3×1012/cm2以上2.8×1012/cm2以下，
所述第2半导体区域的杂质浓度为1.1×1012/cm2以上1.4×1012/cm2以下。
2.如权利要求1所述的半导体装置，其特征在于，
所述半导体基板的电阻率为100Ωcm以上400Ωcm以下。
3.一种半导体装置，其特征在于，包括：第1导电型的第1场效应晶体管；以及元件，所述第1导电型的第1场效应晶体管具备：
第2导电型的第1半导体区域，该第2导电型的第1半导体区域设置在第1导电型的半导体基板上，或者形成在所述第1导电型的半导体基板的表面层上；
第1导电型的第2半导体区域，该第1导电型的第2半导体区域选择性地设置于所述第1半导体区域的表面层；
第1导电型的第3半导体区域，该第1导电型的第3半导体区域以与所述第2半导体区域分离的方式选择性地设置于所述第1半导体区域的表面层；
第1栅极电极，该第1栅极电极隔着第1栅极绝缘膜设置在所述第1半导体区域的被所述第2半导体区域与所述第3半导体区域夹住的部分的表面上；
第1导电型的第4半导体区域，该第1导电型的第4半导体区域选择性地设置于所述第2半导体区域的内部；
第1电极，该第1电极与所述第3半导体区域相接；以及
第2电极，该第2电极与所述第4半导体区域相接；
所述元件具备以与所述第2半导体区域和所述第3半导体区域相分离的方式设置于所述第1半导体区域的表面层的第1导电型的第5半导体区域，且通过所述第1半导体区域的被所述第2半导体区域与所述第5半导体区域夹住的部分而与所述第1导电型的第1场效应晶体管相分离，
对所述第1半导体区域的杂质浓度进行设定，以使得在所述第3半导体区域与所述第4半导体区域之间施加有规定的耐压以下的电压时，不会在所述第1半导体区域与所述第2半导体区域之间的pn结产生从所述第2半导体区域朝向所述半导体基板的方向的电场。
4.如权利要求3所述的半导体装置，其特征在于，
所述第1半导体区域的被所述第2半导体区域与所述半导体基板夹住的部位的杂质浓度为1.3×1012/cm2以上2.8×1012/cm2以下，
5.如权利要求3或4所述的半导体装置，其特征在于，
所述第2半导体区域的杂质浓度为1.1×1012/cm2以上1.4×1012/cm2以下。
6.如权利要求1至5的任一项所述的半导体装置，其特征在于，包括：双极晶体管、电源电位电极、以及电阻器，所述双极晶体管具备：
第2导电型的第6半导体区域，该第2导电型的第6半导体区域以与所述第2半导体区域分离的方式选择性地设置于所述第1半导体区域的表面层；
第1导电型的第7半导体区域，该第1导电型的第7半导体区域选择性地设置于所述第6半导体区域的内部，且与所述第2电极相连接；
第2导电型的第8半导体区域，该第2导电型的第8半导体区域选择性地设置于所述第7半导体区域的内部，且具有所述半导体基板的电位；
第3电极，该第1电极与所述第6半导体区域相接；以及
第4电极，该第4电极与所述第8半导体区域相接，
所述电源电位电极具有高于所述半导体基板的电位的高电位，
所述电阻器电连接在所述第3电极与所述电源电位电极之间。
7.如权利要求6所述的半导体装置，其特征在于，
所述第2半导体区域与所述第5半导体区域之间的间隔在5μm以下。
8.如权利要求1至5的任一项所述的半导体装置，其特征在于，
所述元件是第2导电型场效应晶体管，该第2导电型场效应晶体管包括：
第1导电型的第9半导体区域，该第1导电型的第9半导体区域以与所述第5半导体区域分离的方式选择性地设置于所述第1半导体区域的表面层；
第2导电型的第10半导体区域，该第2导电型的第10半导体区域选择性地设置于所述第9半导体区域的内部；
第2栅极电极，该第2栅极电极第2栅极绝缘膜设置在所述第9半导体区域的被所述第1半导体区域与所述第10半导体区域夹住的部分的表面上；
第2导电型的第11半导体区域，该第2导电型的第11半导体区域以与所述第5半导体区域分离的方式选择性地设置于所述第1半导体区域的表面层，且隔着所述第5半导体区域位于所述第9半导体区域的相反侧；
第5电极，该第5电极与所述第10半导体区域相接；以及
第6电极，该第6电极与所述第11半导体区域相接。
9.如权利要求1至5的任一项所述的半导体装置，其特征在于，
所述元件是第1导电型的第2场效应晶体管，该第1导电型的第2场效应晶体管包括：
第1导电型的第9半导体区域，该第1导电型的第9半导体区域以与所述第5半导体区域分离的方式选择性地设置于所述第1半导体区域的表面层；
第2栅极电极，该第2栅极电极第2栅极绝缘膜设置在所述第1半导体区域的被所述第5半导体区域与所述第9半导体区域夹住的部分的表面上；
第1导电型的第10半导体区域，该第1导电型的第10半导体区域选择性地设置于所述第5半导体区域的内部；
第5电极，该第5电极与所述第9半导体区域相接；以及
第6电极，该第6电极与所述第10半导体区域相接。
10.如权利要求1至5、8、9的任一项所述的半导体装置，其特征在于，
所述第2半导体区域与所述第5半导体区域之间的间隔在3μm以上10μm以下。
11.如权利要求1至10的任一项所述的半导体装置，其特征在于，
所述第2半导体区域和所述第5半导体区域具有相同的杂质浓度。
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