JPH0353561A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　要〕 本発明は半導体集積回路装置に関し、少くとも１組以上
のデジタル・アナログ回路が同一チップ内に混在してい
る半導体集積回路において相互のノイズ干渉を防止する
分離手段を提供することを目的とし、第１の導電型を持
つ第１の半導体層、該第１の半導体層に積層された第１
の導電型と反対の導電型を持つ第２の半導体層、及び該
第２の半導体層に積層された第１の導電型を持つ第３の
層とから構或されており、かつ該第２と第３の層をそれ
ぞれを互に分離する、絶縁体からなる分離領域が該第２
と第３の層を貫通して設けられており、更に該第１の分
離領域の両側に該第３の層を分離する第２の導電型を有
する半導体からなる第２の分離領域が設けられておりか
つ該第１と第２の分ｊｌｌ　ｆｉｌ域をはさんで一方の
第３の層内にアナログ回路が他方の第３の層内にデジタ
ル回路が形成されるように設けられるように構或する。

〔産業上の利用分野〕

本発明はデジタル回路とアナログ回路とが混在した半導
体集積回路においてノイズ干渉によるトラブルを防止す
るための分離手段を有する半導体集積回路装置に関する
ものである。

〔従来の技術〕

近隼機器の小形化に伴い、各種回路の集積化、あるいは
集積回路同士の複合化が多くなってきている。この中で
デジタル回路とアナログ回路という従来はノイズ干渉等
の問題から切り離されていた回路同士の複合化も例外で
なくなってきており、同一チップ上に混載することが検
討されて来つつある。然しなから、デジタル回路とアナ
ログ回路とを混在させた複合集積回路では各内蔵回路を
シールドすることは不可能であり、また回路同士が非常
に近い範囲に隣接しているためノイズの混入に対する対
策は非常に困難であった。

この為ノイズ除去の為の特殊回路が必要となる場合も多
く製造コストの上昇、と共に小型化にも制約を与えるも
のとなっていた。即ち、デジタル回路力咄す低周疲ノイ
ズを含んだデジタル的ノイズがアナログ回路に漏れてく
ると、ノイズの混入を嫌うアナログ回路部ではノイズが
付加されて誤動作をするおそれがある。

その場合の対策として電源間にバイパスコンデンサを付
けたり双方の回路を離しその間に一定の距離を設けるこ
とが行われていたが、アナログ回路もしくはデジタル回
路単独に用いられる場合はこれで十分ではあったが、ア
ナログ回路とデジタル回路とが混載されるような場合に
は、電源としての基板が共通でつながっているためバイ
パスコンデンサを設けただけでは十分な解決が得られな
くなり、そのため基板上に何らかの対策を施す必要が生
じて来た。

′かかる目的のために従来から半導体集積回路の分離技
術には大きく分けてＰＮ接合分離と高絶縁層分離（ＩＯ
Ｐ分離）の二つの分離技術がある，ＰＮ接合分離では第
４図に示すようにＰ形シリコンとＮ形シリコンの逆耐圧
を利用して回路間分離を行うが、そのｗＡＰＮ逆バイア
ス部分には寄生容量が存在している。この為分離された
両端の回路間にはＡＣ的に見ると第４図に示されるよう
に容量バイパスコンデンサ６．６′が存在することにな
り、ノイズがこの容量を通ルて伝わる可能性が考えられ
る。

一方高絶縁層分離においては第５図に示すようにＰ型基
板７上に形成されたＮエピタキシャル層８に該層に対し
て縦方向となるように溝を堀り、その溝内に高絶縁物ｌ
Ｏを埋め込み絶縁層９を形成する。この方法では高絶縁
物による分離の為、通常その分離部分に寄生容量は存在
しない。しかしＰ型基板部分７（通常電源電位）の絶縁
は行っていない為、この基板を通して両端の回路は電気
的につながっていることになる。

〔発明が解決しようとする課題］ 上記したように従来の分離技術においては、ＰＮ接合分
離技術を用いる場合にはＰＮ接合面に自然発生的に形成
される寄生容量バイパスコンデンサが存在すること、又
高絶縁層分離技術（ＩＯＰ）を用いる場合には基板電位
が互に継ってしまっているということからこれ等の技術
をデジタル回路とアナログ回路とが混在する半導体集積
回路に応用しても各回路の機能単位を互に完全に分離す
ることは不可能であった。

本発明の目的は、上記した従来技術の欠点を改良し、ア
ナログ回路とデジタル回路が混在する半導体集積回路に
おける両回路間のノイズ干渉により電源からのノイズの
まわり込みを防止し回路の誤動作を有効に防止すること
の出来る分離手段を有する半導体集積回路装置を提供し
ようとするものである。

〔課題を解決するための手段〕

本発明に係る半導体集積回路装置は、上記した目的を達
成するため基本的には次のような技術横或を有するもの
である。即ち、第１の導電型を持つ第１の半導体層、該
第１の半導体層に積層された第１の導電型と反対の導電
型を持つ第２の半導体層、及び該第２の半導体層に積層
された第１の導電型を持つ第３の層とから構或されてお
り、かつ該第２と第３の層をそれぞれを互に分離する、
絶縁体からなる分離領域が該第２と第３の層を貫通して
設けられており、更に該第１の分Ｍ　ｆｉｌ域の両側に
該第３の層を分離する第２の導電型を有する半導体から
なる第２の分離領域が設けられておりかつ該第１及び第
２の分離領域をはさんで、一方の第３の層内にアナログ
回路が、他方の第３の層内にデジタル回路が形成される
ように設けられて半導体集積回路装置である。

つまり本発明にあっては、アナログ回路１ｌとデジタル
回路ｌ２とが混在している半導体集積回！１３において
、両回路１１と１２との間ノイズ干渉を防止するため従
来技術のＰＮ接合分離技術と高絶縁層分離技術とをその
有効性を十分に生かしつつ併用し、しかもこれに新たな
技術を追加して、従来の欠点を補うことによって、完全
な分離を達成せしめることに戒功したものである。

より具体的に云うならば、上記半導体集積回路装置にお
いてノイズが発生した場合まず高抵抗である絶縁層によ
ってまずノイズの遮断を行い、次でバイパスコンデンサ
のような容量を多数設けておくことによって電源のノイ
ズを落そうとするものである。

〔作　用〕

本発明にあっては電源用基板である第２の層２を絶縁物
からなる分ｉｉｉＩ領域４により完全に分離するととも
に第１の層ｌを第２の層３の電源とは独立した別の電源
に接続しておくことによって半導体基板からなる第２の
層２Ｑ分離された一方の層から第１の層ｌを通って他方
の第２の層２にノイズがもれることは完全に防止出来る
． 従って半導体集積内の異なる回路間の分離は非常に高抵
抗に行うことが出来、又回路間には寄生容量による結合
も基板等を通しての電気的結合とも無縁となる。又上記
絶縁物からなる分離領域４０両側に形成された第３の層
３を分離している分離領域５．５′に形成されているＰ
Ｎ接合においては、上記分ｊｉｌｔ　８Ｎ域４の補強を
兼ねる他かかるＰＮ接合により発生する寄生容量分はＰ
型基板が分離されているから各回路毎に独立した電源間
容量として作用するので他の回路から入り込んだノイズ
はこれに吸収され回路の電源に乗ることが防止される。

以上の作用が協同することによって、従来ノイズの干渉
が問題となっていたデジタル回路とアナログ回路間を完
全に分離することが可能となる。

〔実施例〕

以下本発明に係る半導体集積回路装置の具体例を図面に
もとづいて詳細に説明する。

第３図は本発明に係る半導体集積回路装置におけるｌ具
体例の平面図を示すものであって、同一チップ１３上に
アナログ回路１１としての発振回路とデジタル回路ｌ２
としての分周回路とが設けられている例を示したもので
あり、上記アナログ回路１１を取り囲んでいる黒太線は
高抵抗性を示す′ｌ＠縁体から構成された分離領域４で
あり、又双方の回路１１．　１２をとり囲んでいるハッ
チング線（Ｂ）は上記した第２の導電型を有する分ｉｉ
ｉ１領域を示すものである。又第１図は本発明に係る半
導体集積回路装置の１具体例を示す断面図であり又本発
明の原理構成図でもある。一般に、デジタル回路である
分周器はその分周出力と高調波はノイズとして発振器の
出力に影響を与え、発振出力の特性を劣化させる原因と
なる。

第１図から明らかなように本発明に係る半導体集積回路
装置は、高絶縁層分１（Ｉ百Ｐ分離）における基板電位
の問題を解決するためまず第１の導電型を有する第１の
半導体層ｌと第１の導電型とは反対の導電型を有する第
２の半導体層２とを４１層し、更に第２の半導体層上に
第１の導電型を有する第３の半導体ＪＩ３を形成した３
層構造体を形成し第３の層の表面から第３の層３と第２
の層２の内部をそれぞれの層の配列方向と直交した縦方
向に貫通した絶縁物から構成された分離領域４を設け第
２の層の第３の層とを分離せしめる．次で第３のＷｉ３
における上記分離領域４の両側の部分に第２の導電型を
有する分離領域５．５′を少くとも１個づつ設け、更に
その外側アナログ回路１１もしくはデジタル回路ｌ２の
いづれか一方を互に異る回路となるように設けたもので
ある．第１図における具体例においては、第１の層と第
３の層はＮ型半導体基板とし第２の層はＰ型半導体基板
としたがこの組合せは逆にしても良いことは明らかであ
り電源の接続を逆転させることによって容易に実施出来
る。又本具体例においては第２の層であるＰ型半導体を
電源として使用しこれをグランド（ＧＮＤ）即ちモスト
ネガティブ（Ｍ．Ｎ．）に接続しておく、又第３の層に
おいてはＮ型半導体をエビタキシャル成長させたものが
使用されており、上記分離領域５．５′は第３ＮのＮ型
半導体層中にＰ型の不純物を注入又は拡散等の手段によ
り形成したものであり、かかる分離領域はモストネガテ
ィブ（Ｍ．Ｎ．）に又第３層のＮ型半導体層はモストポ
ジティブ（Ｍ，Ｐ．）にそれぞれ接続させておく。一方
第１の半導体層ｌであるＮ型基板は、直接電源として作
用するものでなく分Ｍ領域４により分離された第２層の
Ｐ型基板２′と２＃同士を分離するためのものであって
Ｐ型基板の電源電圧より高い電圧、例えばモストポジテ
ィブ（Ｍ．Ｐ，）電圧とグランド（ＧＮロ）との中間的
な電圧を印加されているものである。勿論電源電位に等
しいものであっても良い。従来における高絶縁層分離方
法にあっては第５図に示すとおり、Ｎ型エピタキシャル
半導体層８は高絶縁物１０からなる分離領域９によって
電源は分離されてはいるが、電源として使用されるＰ型
半導体基板７は共通であるためグランドをいくらアナロ
グ回路用とデジタル回路用とに分離してもノイズが消さ
れず一方側から他方側に伝搬されるという危険があった
。

そのため本発明では上述したように構成しかつ上記分Ｍ
領域４をはさんで第１のＮｌと第２の層との間にＰ−Ｎ
−Ｐ接合を形成し、同時に第１の層を第２の層の電位よ
りも高い電位に保持させることによって第６図の等価回
路に示されるような逆ダイオードを形成するものであり
、これによって第２の層における一方の分離された電源
２′と他方の分離された電源２＃との間は完全に電気的
に分離しうるのである。上記した第１の層に印加する電
圧はいづれの回路の電源とも関係のないもので、要は第
２のＰ型基板に印加される電源電圧より高くすればよい
のであって、これは、第１の層と第２の層を分離しかつ
第２の層内にノイズの伝搬が生じないようにするための
ものである。上記第１の層の電圧は第２の層のグランド
と電源電圧との中間電位にとることが最も理想的である
。

尚第１の層であるＮ型基板と第２の層であるＰ型基板と
を積層することは両層の間にパスコンデンサの容量を設
けＮ型基板の電位に生ずるノイズもＰ型基板にのらない
ようかかる容量で吸収する作用もあるが主な機能は上記
したＰＮＰダイオードを形成する点にある。次に本発明
においては上記分離領域４の両側における第３の層中に
Ｐ型拡敗層から構或された他の分Ａｆｔｆ　領域５．５
′を設けたものであり、これによって該分離領域５，５
′と第３の層との境界部にＰＮ接合を形成し、機能的に
は多数のバイパスコンデンサがここに形成されることに
なる。かかる構造の作用は、バイパスコンデンサ効果を
ここで持たせるものであって、基本的には上記した高絶
８ｉ層４による分離で一応の！！縁は出来るがそれと同
時に多少もれて来るノイズがあっても容量をつけておく
ことによって電源間に大きな容量を設けることによって
回路毎にノイズを吸収しようとするものである。この容
量は互の電源が安定するようにバイパスコンデンサとし
て作用するものである。第１図に示すように上記ＰＮ接
合分離においてはＮ型半導体部分はそれぞれの回路にお
いてモストポジティブ（Ｍ．Ｐ．）の電位に接続されて
おり又Ｐ型半導体の部分はモストネガティブ（Ｍ．Ｎ．
）の電位に接続されている。

更に本発明においては、上記した二種の分＃領？を第３
図に示すように閉回路或は輪状を形成するようにして、
両回路を取り囲んでおりこのことは有効なバイパスコン
デンサをうるのに有効である。

従来ＩＣ内部において容量を別の素子で作るとそれぞれ
の電源の距離等が問題となって有効に作れないという問
題があったが、上記構戊とすることによって、回路全体
の電源も周囲に容量を付けたというイメージとなり容量
を大きくかつ有効にとりうるばかりでなく、どの回路か
らもほぼ均等な距離を保って形成しうる。第２図には本
発明の好ましい他の具体例についての断面構造が示され
ている．本具体例と上記した具体例との相異点は上記の
具体例では分ｉｉｉｔｔ領域４の両側に第２の導電型を
有する半導体からなる分離領域５．５′がそれぞれ一層
づつ形成されているのに対し、本具体例においては分離
領域４の両側の複数段の第２導電型半導体からなる分離
領域５■５■・・・と５′１．５′よ．・・・とを設け
たことと、前記分離領域４により直接接触しておりかつ
それによって直接分割？しめられている第３層即ちＮ型
半導体層の部分は、上記具体例では回路のモストポジテ
ィブ（Ｍ．Ｐ．）に接続してあったのに対し本具体例で
はフローティングさせてある点とにある。尚第２図にお
いて第１図と同じ部品要素には同一の符号が付されてい
る．つまり第２図における第２の具体例においては、第
２の導電型を有する半導体、この場合にはＰ型拡敗層（
５，，５■・・・＋　　５’　Ｉｎ　　５’　２・・・
）を複数段に形成せしめ、いづれもモストネガティブＣ
Ｍ．Ｎ．）例えばグランド（ＧＮＤ）に接続せしめると
同時にその間にある第３の層のＮ型半導体層はモストポ
ジティブ（Ｍ．Ｐ．）に接合されＰＮ接合分離を構成し
ている。更に本具体例では分離頌域４に接続している第
３の層のＮ型半導体層部分をフローティング状態として
おく。

かかる構或とする主な理由としては、上記絶縁体分Ｍ４
部に発生する微少リーク電流がノイズを伝躍するのを防
止するためであり、上記絶縁体分離の補強を行うもので
ある。この部分は第１図に示すようにモストポジティブ
（Ｍ．Ｐ．）であっても構わない。

又ＰＮ接合部分には接合部の逆バイアスにより大きな寄
生接合容量が存在するため１方の回路（アナログ回路又
はデジタル回路）は他方の回路（デジタル回路又はアナ
ログ回路）との間の隣接部分にバイパスコンデンサを持
つことになるのでこの寄生容量によるバイパスコンデン
サはノイズ混入時にノイズを抑える作用をすることにな
る。

より具体的に説明すると分離領域からもれてくるノイズ
をＮ型フローティング領域ｌ４を通して次にあるＰ型拡
敗による分離領域でｌたんＧＮＤに落す。そして次に設
けられたＮ型半導体層をモストポジティブとしておくこ
とによってこの両側に容量を形成し電源間にある程度の
容量をつける。

そして更にその後に形成されたＰ型拡散層とによって電
源間に並列に大きな容量を形成させるのである。これに
よってデジタル回路のノイズがデジタル回路内で又デジ
タル回路で発生しアナログ回路に伝搬したノイズはアナ
ログ回路内で十分低下せしめられる。本発明における半
導体集積回路装置においては前記したとおり第１と第２
の導電型を反対にした半導体を使用して横威しうること
は勿論のことであるが第１の電導型をもつ第３の半導体
層に形成される第２の電導型をもつ半導体層からなる拡
散技術等によって形成された分難領域・は、１又は２個
に限定されるものではなく必要に応じてその個数を形或
すること力咄来る。更に絶縁物からなる高抵抗の分離領
域４は、比較的高い絶縁性を有するものであればいかな
るものでも使用出来るのであって例えば多結晶シリコン
、酸化シリコン等が使用出来、好ましくは第１．２図に
示すように内部に多結晶シリコンを配しその外周を酸化
シリコンでとり囲んで形成したものである。

かかる分離領域は第２と第３の層をたて方向に貫通し第
１の層に接触するようにエッチング等で孔をあけこれに
上記絶縁体を挿入、注入して完成する。

尚本発明においては上記絶縁体分離される上側の基板に
ついては分離された一方の側の基板と他方の基板とは電
気的につながりはない為、各回路の基板電位は各々の回
路のモストネガティブ（Ｎ型基板の場合は）でさえあれ
ば全体の集積回路中で同電位である必要はない。

〔効　果〕

本発明に係る半導体集積回路装置はアナログ回路及びデ
ジタル回路の電源となる半導体基板に電導型それとは異
なる半導体からなる層を積層した上で上記電源用の半導
体層を高抵抗の絶縁体で分離させ、この分ｉＴｉｌ　ｊ
Ｉ域周辺にＰＮＰ接合を形成し、かつこのＰＮＰ接合の
Ｎの半導体層を上記電源回路の電源電位とは異なる電位
に保持させることによって高絶縁分離による回路間電源
を完全に分離するとともにＰＮ接合分離がそれを補強し
つつ電源間にハイパスコンデンサを設けるものであるこ
とからそれ等の効果を相乗的に活用することが出来、従
ってデジタル回路で発生するノイズがアナログ回路にも
れることは完全に防止しうる。更にかかる高絶縁体分離
手段とハイパスコンデンサの効果により、回路相互間の
ノイズ干渉による特性劣化を抑えることが出来、今後の
システム内部回路の複合集積化に寄与するところが大き
い。又上記のような効果的なノイズ対策がとりうること
から、集積回路自体も小型化簡易化が出来るのでコスト
低下を達成することが出来る。

【図面の簡単な説明】

第１図は本発明に係る半導体集積回路装置の一具体例及
び原理構成を示す図である。 第２図は本発明に係る半導体集積回路装置の池の具体例
を示す図である。 第３図は本発明に係る半導体集積回路の具体例における
平面図である。 第４図は従来のＰＮ接合分離構造を示す図である。 第５図は従来の高絶縁物分離構造を示す図である。 第６図は本発明における半導体集積回路装置における等
価回路図である。 ｌ・・・第１の導電型半導体からなる第１の層、２・・
・第２の導電型半導体からなる第２の層、３・・・第１
の導電型半導体からなる第３の層、４・・・絶縁体分Ｍ
領域、（第１の分離領域）６．．６’・・・バイパスコ
ンデンサ、容量、７・・・Ｐ型基板、 ８・・・Ｎ型基板（エビタキシャル層）、９・・・酸化
シリコン膜、　　１０・・・多結晶シリコン、１１・・
・アナログ回路（発振回路）、ｌ２・・・デジタル回路
（分周回路）、ｌ３・・・チップ、 １４・・・フローティング領域。 本発明の半導体集積回路装置の平面図 第３ロ 第 ４ 図 滓 ５ 母

Claims (1)

1. 【特許請求の範囲】 １、第１の導電型を持つ第１の半導体層、該第１の半導
   体層に積層された第１の導電型と反対の導電型を持つ第
   ２の半導体層、及び該第２の半導体層に積層された第１
   の導電型を持つ第３の層とから構成されており、かつ該
   第２と第３の層をそれぞれを互に分離する、絶縁体から
   なる第１の分離領域が該第２と第３の層を貫通して設け
   られており、更に該第１の分離領域の両側に該第３の層
   を分離する第２の導電型を有する半導体からなる第２の
   分離領域が設けられておりかつ該第１及び第２の分離領
   域をはさんで、一方の第３の層内にアナログ回路が、他
   方の第３の層内にデジタル回路が形成されるように設け
   られていることを特徴とする半導体集積回路装置。 ２、アナログ回路もしくはデジタル回路の少くとも一方
   の回路は該絶縁体からなる第１の分離領域によって取り
   囲まれていることを特徴とする請求項１記載の半導体集
   積回路装置。 ３、アナログ回路もしくはデジタル回路の少くとも一方
   の回路は該第２の導電型を有する第２の分離領域によっ
   て取り囲まれていることを特徴とする請求項１記載の半
   導体集積回路装置。