JPH09246493A - 半導体集積回路装置の製造方法 - Google Patents
半導体集積回路装置の製造方法Info
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- JPH09246493A JPH09246493A JP8056316A JP5631696A JPH09246493A JP H09246493 A JPH09246493 A JP H09246493A JP 8056316 A JP8056316 A JP 8056316A JP 5631696 A JP5631696 A JP 5631696A JP H09246493 A JPH09246493 A JP H09246493A
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Abstract
(57)【要約】
【課題】 メモリセルの情報蓄積用容量素子の下部電極
を多結晶シリコン膜で構成するＤＲＡＭにおいて、この
多結晶シリコン膜にドープされた不純物の基板への拡散
を高精度に制御する。 【解決手段】 メモリセル選択用ＭＩＳＦＥＴＱｔの一
方のｎ- 型半導体領域９Ａに達する接続孔１９を形成し
た後、半導体基板１上にＣＶＤ法で低不純物濃度（また
はノンドープ）の多結晶シリコン膜１６を堆積し、次い
でこの多結晶シリコン膜１６の表層部にｎ型不純物（リ
ンまたはヒ素）を打ち込んで表層部のみ不純物濃度を高
くした後、半導体基板１を熱処理し、接続孔１９を通じ
て多結晶シリコン膜１６中のｎ型不純物をｐ型ウエル２
に拡散させることにより、ｎ+ 型半導体領域９Ｂを形成
する。
を多結晶シリコン膜で構成するＤＲＡＭにおいて、この
多結晶シリコン膜にドープされた不純物の基板への拡散
を高精度に制御する。 【解決手段】 メモリセル選択用ＭＩＳＦＥＴＱｔの一
方のｎ- 型半導体領域９Ａに達する接続孔１９を形成し
た後、半導体基板１上にＣＶＤ法で低不純物濃度（また
はノンドープ）の多結晶シリコン膜１６を堆積し、次い
でこの多結晶シリコン膜１６の表層部にｎ型不純物（リ
ンまたはヒ素）を打ち込んで表層部のみ不純物濃度を高
くした後、半導体基板１を熱処理し、接続孔１９を通じ
て多結晶シリコン膜１６中のｎ型不純物をｐ型ウエル２
に拡散させることにより、ｎ+ 型半導体領域９Ｂを形成
する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路装
置の製造技術に関し、特に、メモリセル選択用ＭＩＳＦ
ＥＴの上部に情報蓄積用容量素子（キャパシタ）を配置
したスタックド・キャパシタ(stacked capacitor) 構造
のＤＲＡＭ(Dynamic Random Access Memory)を有する半
導体集積回路装置の製造に適用して有効な技術に関する
ものである。
置の製造技術に関し、特に、メモリセル選択用ＭＩＳＦ
ＥＴの上部に情報蓄積用容量素子（キャパシタ）を配置
したスタックド・キャパシタ(stacked capacitor) 構造
のＤＲＡＭ(Dynamic Random Access Memory)を有する半
導体集積回路装置の製造に適用して有効な技術に関する
ものである。
【０００２】
【従来の技術】近年の大容量ＤＲＡＭは、メモリセルの
微細化に伴う情報蓄積用容量素子の蓄積電荷量（Ｃs)の
減少を補うために、情報蓄積用容量素子をメモリセル選
択用ＭＩＳＦＥＴの上部に配置するスタックド・キャパ
シタ構造を採用している。また、情報蓄積用容量素子の
下部電極（蓄積電極）をフィン形（特開平７−２６３５
７６号公報）あるいは円筒形（特開平４−３２８８６２
号公報）に加工してその表面積を大きくしたり、容量絶
縁膜を高誘電体材料（特開平７−２１１７９１号公報）
で構成したりすることも行われている。
微細化に伴う情報蓄積用容量素子の蓄積電荷量（Ｃs)の
減少を補うために、情報蓄積用容量素子をメモリセル選
択用ＭＩＳＦＥＴの上部に配置するスタックド・キャパ
シタ構造を採用している。また、情報蓄積用容量素子の
下部電極（蓄積電極）をフィン形（特開平７−２６３５
７６号公報）あるいは円筒形（特開平４−３２８８６２
号公報）に加工してその表面積を大きくしたり、容量絶
縁膜を高誘電体材料（特開平７−２１１７９１号公報）
で構成したりすることも行われている。
【０００３】上記スタックド・キャパシタ構造を採用す
るＤＲＡＭは、メモリセル選択用ＭＩＳＦＥＴの半導体
領域（ソース、ドレイン領域）の一方に接続される情報
蓄積用容量素子の下部電極を多結晶シリコン膜で構成し
ている。メモリセル選択用ＭＩＳＦＥＴの半導体領域は
ｎ型で構成されるので、この多結晶シリコン膜にはｎ型
の不純物（リンまたはヒ素）がドープされる。多結晶シ
リコン膜中のｎ型不純物の一部は熱処理によって基板に
拡散し、半導体領域（ソース、ドレイン領域）の形成に
寄与する。
るＤＲＡＭは、メモリセル選択用ＭＩＳＦＥＴの半導体
領域（ソース、ドレイン領域）の一方に接続される情報
蓄積用容量素子の下部電極を多結晶シリコン膜で構成し
ている。メモリセル選択用ＭＩＳＦＥＴの半導体領域は
ｎ型で構成されるので、この多結晶シリコン膜にはｎ型
の不純物（リンまたはヒ素）がドープされる。多結晶シ
リコン膜中のｎ型不純物の一部は熱処理によって基板に
拡散し、半導体領域（ソース、ドレイン領域）の形成に
寄与する。
【０００４】
【発明が解決しようとする課題】前記のように、スタッ
クド・キャパシタ構造を採用するＤＲＡＭは、情報蓄積
用容量素子の下部電極を多結晶シリコン膜で構成し、こ
の多結晶シリコン膜中にドープされた不純物の一部を基
板に熱拡散させることによって、メモリセル選択用ＭＩ
ＳＦＥＴの半導体領域（ソース、ドレイン領域）を形成
している。
クド・キャパシタ構造を採用するＤＲＡＭは、情報蓄積
用容量素子の下部電極を多結晶シリコン膜で構成し、こ
の多結晶シリコン膜中にドープされた不純物の一部を基
板に熱拡散させることによって、メモリセル選択用ＭＩ
ＳＦＥＴの半導体領域（ソース、ドレイン領域）を形成
している。
【０００５】ところが、ＤＲＡＭのメモリセルサイズを
縮小していくと、不純物の熱拡散によって形成される半
導体領域の端部が素子分離用のフィールド絶縁膜の下部
に深く入り込むようになり、素子分離の余裕が小さくな
ってしまう。また、半導体領域と素子分離用のチャネル
ストッパ層との接触面積が大きくなり、両者が接触する
領域の接合電界が増加するためにリーク電流が増加し、
メモリセルのリフレッシュサイクルが短くなってしま
う。
縮小していくと、不純物の熱拡散によって形成される半
導体領域の端部が素子分離用のフィールド絶縁膜の下部
に深く入り込むようになり、素子分離の余裕が小さくな
ってしまう。また、半導体領域と素子分離用のチャネル
ストッパ層との接触面積が大きくなり、両者が接触する
領域の接合電界が増加するためにリーク電流が増加し、
メモリセルのリフレッシュサイクルが短くなってしま
う。
【０００６】さらに、ＤＲＡＭのメモリセルサイズを縮
小していくと、情報蓄積用容量素子の下部電極とメモリ
セル選択用ＭＩＳＦＥＴの半導体領域（ソース、ドレイ
ン領域）とを接続する接続孔のアスペクト比が小さくな
るために、この接続孔の内部に多結晶シリコン膜が十分
に堆積しないことがある。すると、多結晶シリコン膜中
のｎ型不純物がウエル内に少量しか拡散しないため、半
導体領域（ソース、ドレイン領域）の不純物濃度が低く
なる。その結果、半導体領域の空乏層が多結晶シリコン
膜との界面に接触するようになり、リーク電流が増大す
る。
小していくと、情報蓄積用容量素子の下部電極とメモリ
セル選択用ＭＩＳＦＥＴの半導体領域（ソース、ドレイ
ン領域）とを接続する接続孔のアスペクト比が小さくな
るために、この接続孔の内部に多結晶シリコン膜が十分
に堆積しないことがある。すると、多結晶シリコン膜中
のｎ型不純物がウエル内に少量しか拡散しないため、半
導体領域（ソース、ドレイン領域）の不純物濃度が低く
なる。その結果、半導体領域の空乏層が多結晶シリコン
膜との界面に接触するようになり、リーク電流が増大す
る。
【０００７】従って、ＤＲＡＭのメモリセルの特性を劣
化させることなくメモリセルサイズを縮小するために
は、多結晶シリコン膜にドープされた不純物の拡散を高
精度に制御する技術が不可欠となる。
化させることなくメモリセルサイズを縮小するために
は、多結晶シリコン膜にドープされた不純物の拡散を高
精度に制御する技術が不可欠となる。
【０００８】本発明の目的は、メモリセルの情報蓄積用
容量素子の下部電極を多結晶シリコン膜で構成するＤＲ
ＡＭにおいて、この多結晶シリコン膜にドープされた不
純物の拡散を高精度に制御することのできる技術を提供
することにある。
容量素子の下部電極を多結晶シリコン膜で構成するＤＲ
ＡＭにおいて、この多結晶シリコン膜にドープされた不
純物の拡散を高精度に制御することのできる技術を提供
することにある。
【０００９】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【００１０】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
【００１１】本発明の半導体集積回路装置の製造方法
は、半導体基板上に形成した絶縁膜の一部を開孔して前
記半導体基板に達する接続孔を形成する工程と、前記絶
縁膜上に不純物を含まない、または低不純物濃度の多結
晶シリコン膜を堆積する工程と、前記多結晶シリコン膜
の表層部に不純物をドープする工程と、前記半導体基板
を熱処理し、前記多結晶シリコン膜の表層部にドープし
た前記不純物を前記接続孔を通じて前記半導体基板に拡
散させることにより、前記接続孔の底部の前記半導体基
板に半導体領域を形成する工程とを含んでいる。
は、半導体基板上に形成した絶縁膜の一部を開孔して前
記半導体基板に達する接続孔を形成する工程と、前記絶
縁膜上に不純物を含まない、または低不純物濃度の多結
晶シリコン膜を堆積する工程と、前記多結晶シリコン膜
の表層部に不純物をドープする工程と、前記半導体基板
を熱処理し、前記多結晶シリコン膜の表層部にドープし
た前記不純物を前記接続孔を通じて前記半導体基板に拡
散させることにより、前記接続孔の底部の前記半導体基
板に半導体領域を形成する工程とを含んでいる。
【００１２】本発明の半導体集積回路装置の製造方法
は、半導体基板上に形成した絶縁膜の一部を開孔して前
記半導体基板に達する接続孔を形成する工程と、前記接
続孔の底部の前記半導体基板に不純物をドープする工程
と、前記絶縁膜上に不純物を含まない、または低不純物
濃度の多結晶シリコン膜を堆積する工程と、前記多結晶
シリコン膜の表層部に不純物をドープする工程と、前記
半導体基板を熱処理し、前記多結晶シリコン膜の表層部
にドープした前記不純物を前記接続孔を通じて前記半導
体基板に拡散させることにより、前記接続孔の底部の前
記半導体基板に半導体領域を形成する工程とを含んでい
る。
は、半導体基板上に形成した絶縁膜の一部を開孔して前
記半導体基板に達する接続孔を形成する工程と、前記接
続孔の底部の前記半導体基板に不純物をドープする工程
と、前記絶縁膜上に不純物を含まない、または低不純物
濃度の多結晶シリコン膜を堆積する工程と、前記多結晶
シリコン膜の表層部に不純物をドープする工程と、前記
半導体基板を熱処理し、前記多結晶シリコン膜の表層部
にドープした前記不純物を前記接続孔を通じて前記半導
体基板に拡散させることにより、前記接続孔の底部の前
記半導体基板に半導体領域を形成する工程とを含んでい
る。
【００１３】
【発明の実施の形態】以下、本発明の実施の形態を図面
を用いて詳述する。なお、実施の形態を説明するための
全図において同一機能を有するものは同一の符号を付
し、その繰り返しの説明は省略する。
を用いて詳述する。なお、実施の形態を説明するための
全図において同一機能を有するものは同一の符号を付
し、その繰り返しの説明は省略する。
【００１４】（実施の形態１）図１は、本実施の形態の
ＤＲＡＭを形成した半導体基板の要部（メモリアレイと
周辺回路の各一部）を示す断面図である。
ＤＲＡＭを形成した半導体基板の要部（メモリアレイと
周辺回路の各一部）を示す断面図である。
【００１５】ｐ- 型の単結晶シリコンからなる半導体基
板１の主面には、メモリアレイおよび周辺回路に共通の
ｐ型ウエル２と、周辺回路のｎ型ウエル３とが形成され
ている。ｐ型ウエル２、ｎ型ウエル３のそれぞれの表面
には、素子分離用のフィールド酸化膜４が形成されてい
る。また、フィールド酸化膜４の下部を含むｐ型ウエル
２内にはｐ型チャネルストッパ層５が形成され、ｎ型ウ
エル３内には素子分離用のｎ型チャネルストッパ層６が
形成されている。
板１の主面には、メモリアレイおよび周辺回路に共通の
ｐ型ウエル２と、周辺回路のｎ型ウエル３とが形成され
ている。ｐ型ウエル２、ｎ型ウエル３のそれぞれの表面
には、素子分離用のフィールド酸化膜４が形成されてい
る。また、フィールド酸化膜４の下部を含むｐ型ウエル
２内にはｐ型チャネルストッパ層５が形成され、ｎ型ウ
エル３内には素子分離用のｎ型チャネルストッパ層６が
形成されている。
【００１６】メモリアレイのｐ型ウエル２には、ｎチャ
ネル型で構成されたメモリセル選択用ＭＩＳＦＥＴＱｔ
と、その上部に配置された情報蓄積用容量素子Ｃとで構
成されるスタックド・キャパシタ構造のメモリセル（複
数）が形成されている。
ネル型で構成されたメモリセル選択用ＭＩＳＦＥＴＱｔ
と、その上部に配置された情報蓄積用容量素子Ｃとで構
成されるスタックド・キャパシタ構造のメモリセル（複
数）が形成されている。
【００１７】メモリセルのメモリセル選択用ＭＩＳＦＥ
ＴＱｔは、ゲート酸化膜７、ゲート電極８Ａ、ソース領
域およびドレイン領域で構成されている。ソース領域、
ドレイン領域の一方（情報蓄積用容量素子Ｃが接続され
る側）は、低不純物濃度のｎ- 型半導体領域９Ａと高不
純物濃度のｎ+ 型半導体領域９Ｂとで構成され、他方
は、低不純物濃度のｎ- 型半導体領域９Ａと高不純物濃
度のｎ+ 型半導体領域９Ｃとで構成されている。ゲート
電極８Ａは第１層目の多結晶シリコン膜からなり、ワー
ド線ＷＬと一体に形成されている。ゲート電極８Ａ（ワ
ード線ＷＬ）を構成するこの多結晶シリコン膜には、そ
の抵抗値を低減するためにｎ型の不純物（例えばリン）
がドープされている。
ＴＱｔは、ゲート酸化膜７、ゲート電極８Ａ、ソース領
域およびドレイン領域で構成されている。ソース領域、
ドレイン領域の一方（情報蓄積用容量素子Ｃが接続され
る側）は、低不純物濃度のｎ- 型半導体領域９Ａと高不
純物濃度のｎ+ 型半導体領域９Ｂとで構成され、他方
は、低不純物濃度のｎ- 型半導体領域９Ａと高不純物濃
度のｎ+ 型半導体領域９Ｃとで構成されている。ゲート
電極８Ａは第１層目の多結晶シリコン膜からなり、ワー
ド線ＷＬと一体に形成されている。ゲート電極８Ａ（ワ
ード線ＷＬ）を構成するこの多結晶シリコン膜には、そ
の抵抗値を低減するためにｎ型の不純物（例えばリン）
がドープされている。
【００１８】周辺回路のｐ型ウエル２の活性領域にはｎ
チャネル型ＭＩＳＦＥＴＱｎが形成されており、ｎ型ウ
エル３の活性領域にはｐチャネル型ＭＩＳＦＥＴＱｐが
形成されている。すなわち、このＤＲＡＭの周辺回路
は、ｎチャネル型ＭＩＳＦＥＴＱｎとｐチャネル型ＭＩ
ＳＦＥＴＱｐを組み合わせたＣＭＯＳ回路で構成されて
いる。ｎチャネル型ＭＩＳＦＥＴＱｎは、ゲート酸化膜
７、ゲート電極８Ｂおよび一対のｎ型半導体領域１０、
１０（ソース、ドレイン領域）で構成されており、ｐチ
ャネル型ＭＩＳＦＥＴＱｐは、ゲート酸化膜７、ゲート
電極８Ｃおよび一対のｐ型半導体領域１１、１１（ソー
ス、ドレイン領域）で構成されている。ｎチャネル型Ｍ
ＩＳＦＥＴＱｎのゲート電極８Ｂおよびｐチャネル型Ｍ
ＩＳＦＥＴＱｐのゲート電極８Ｃは、メモリセル選択用
ＭＩＳＦＥＴＱｔのゲート電極８Ａ（ワード線ＷＬ）と
同じ第１層目の多結晶シリコン膜からなる。
チャネル型ＭＩＳＦＥＴＱｎが形成されており、ｎ型ウ
エル３の活性領域にはｐチャネル型ＭＩＳＦＥＴＱｐが
形成されている。すなわち、このＤＲＡＭの周辺回路
は、ｎチャネル型ＭＩＳＦＥＴＱｎとｐチャネル型ＭＩ
ＳＦＥＴＱｐを組み合わせたＣＭＯＳ回路で構成されて
いる。ｎチャネル型ＭＩＳＦＥＴＱｎは、ゲート酸化膜
７、ゲート電極８Ｂおよび一対のｎ型半導体領域１０、
１０（ソース、ドレイン領域）で構成されており、ｐチ
ャネル型ＭＩＳＦＥＴＱｐは、ゲート酸化膜７、ゲート
電極８Ｃおよび一対のｐ型半導体領域１１、１１（ソー
ス、ドレイン領域）で構成されている。ｎチャネル型Ｍ
ＩＳＦＥＴＱｎのゲート電極８Ｂおよびｐチャネル型Ｍ
ＩＳＦＥＴＱｐのゲート電極８Ｃは、メモリセル選択用
ＭＩＳＦＥＴＱｔのゲート電極８Ａ（ワード線ＷＬ）と
同じ第１層目の多結晶シリコン膜からなる。
【００１９】メモリセル選択用ＭＩＳＦＥＴＱｔのゲー
ト電極８Ａ（ワード線ＷＬ）、周辺回路のｎチャネル型
ＭＩＳＦＥＴＱｎのゲート電極８Ｂおよびｐチャネル型
ＭＩＳＦＥＴＱｐのゲート電極８Ｃのそれぞれは、多結
晶シリコン膜の上部にＷＳｉx 、ＭｏＳｉx 、ＴｉＳｉ
x 、ＴａＳｉx などの高融点金属シリサイド膜を積層し
たポリサイド膜で構成してもよい。
ト電極８Ａ（ワード線ＷＬ）、周辺回路のｎチャネル型
ＭＩＳＦＥＴＱｎのゲート電極８Ｂおよびｐチャネル型
ＭＩＳＦＥＴＱｐのゲート電極８Ｃのそれぞれは、多結
晶シリコン膜の上部にＷＳｉx 、ＭｏＳｉx 、ＴｉＳｉ
x 、ＴａＳｉx などの高融点金属シリサイド膜を積層し
たポリサイド膜で構成してもよい。
【００２０】上記ゲート電極８Ａ、８Ｂ、８Ｃのそれぞ
れの上部には酸化シリコン膜１２が形成されており、側
壁には酸化シリコンのサイドウォールスペーサ１３が形
成されている。また、酸化シリコン膜１２およびサイド
ウォールスペーサ１３の上部には酸化シリコン膜１４が
形成されている。
れの上部には酸化シリコン膜１２が形成されており、側
壁には酸化シリコンのサイドウォールスペーサ１３が形
成されている。また、酸化シリコン膜１２およびサイド
ウォールスペーサ１３の上部には酸化シリコン膜１４が
形成されている。
【００２１】メモリセル選択用ＭＩＳＦＥＴＱｔの上部
には、情報蓄積用容量素子Ｃが形成されている。情報蓄
積用容量素子Ｃは、下部電極（蓄積電極）１５、容量絶
縁膜２０および上部電極（プレート電極）２１Ａを積層
したスタックド構造で構成されている。
には、情報蓄積用容量素子Ｃが形成されている。情報蓄
積用容量素子Ｃは、下部電極（蓄積電極）１５、容量絶
縁膜２０および上部電極（プレート電極）２１Ａを積層
したスタックド構造で構成されている。
【００２２】情報蓄積用容量素子Ｃの下部電極１５は、
３層のフィン１６Ａ、１７Ａ、１８Ａで構成されてい
る。第１層目（下層）のフィン１６Ａは第２層目の多結
晶シリコン膜で構成され、第２層目（中間層）のフィン
１７Ａは第３層目の多結晶シリコン膜で構成され、第３
層目（上層）のフィン１８Ａは第４層目の多結晶シリコ
ン膜で構成されている。下部電極１５は、酸化シリコン
膜１４およびゲート酸化膜７に開孔された接続孔１９を
通じて、メモリセル選択用ＭＩＳＦＥＴＱｔのｎ+ 型半
導体領域９Ｂに接続されている。下部電極１５の上部に
形成された容量絶縁膜２０は窒化シリコン膜（または五
酸化タンタル（Ｔａ2 Ｏ5)) 膜で構成されており、容量
絶縁膜２０の上部に形成された下部電極２１Ａは第５層
目の多結晶シリコン膜で構成されている。
３層のフィン１６Ａ、１７Ａ、１８Ａで構成されてい
る。第１層目（下層）のフィン１６Ａは第２層目の多結
晶シリコン膜で構成され、第２層目（中間層）のフィン
１７Ａは第３層目の多結晶シリコン膜で構成され、第３
層目（上層）のフィン１８Ａは第４層目の多結晶シリコ
ン膜で構成されている。下部電極１５は、酸化シリコン
膜１４およびゲート酸化膜７に開孔された接続孔１９を
通じて、メモリセル選択用ＭＩＳＦＥＴＱｔのｎ+ 型半
導体領域９Ｂに接続されている。下部電極１５の上部に
形成された容量絶縁膜２０は窒化シリコン膜（または五
酸化タンタル（Ｔａ2 Ｏ5)) 膜で構成されており、容量
絶縁膜２０の上部に形成された下部電極２１Ａは第５層
目の多結晶シリコン膜で構成されている。
【００２３】メモリセルの情報蓄積用容量素子Ｃおよび
周辺回路のｎチャネル型ＭＩＳＦＥＴＱｎ、ｐチャネル
型ＭＩＳＦＥＴＱｐのそれぞれの上部には、酸化シリコ
ン膜２２およびＢＰＳＧ(Boron-doped Phospho Silicat
e Glass)膜２３が形成されている。
周辺回路のｎチャネル型ＭＩＳＦＥＴＱｎ、ｐチャネル
型ＭＩＳＦＥＴＱｐのそれぞれの上部には、酸化シリコ
ン膜２２およびＢＰＳＧ(Boron-doped Phospho Silicat
e Glass)膜２３が形成されている。
【００２４】メモリセル選択用ＭＩＳＦＥＴＱｔのｎ+
型半導体領域９Ｃには、ＢＰＳＧ膜２３、酸化シリコン
膜２２、１４およびゲート酸化膜７に開孔した接続孔２
４を通じてビット線ＢＬが接続されている。この接続孔
２４の内部には多結晶シリコン・プラグ２５が埋め込ま
れており、ビット線ＢＬは、この多結晶シリコン・プラ
グ２５を介在してｎ+ 型半導体領域９Ｃと接続されてい
る。
型半導体領域９Ｃには、ＢＰＳＧ膜２３、酸化シリコン
膜２２、１４およびゲート酸化膜７に開孔した接続孔２
４を通じてビット線ＢＬが接続されている。この接続孔
２４の内部には多結晶シリコン・プラグ２５が埋め込ま
れており、ビット線ＢＬは、この多結晶シリコン・プラ
グ２５を介在してｎ+ 型半導体領域９Ｃと接続されてい
る。
【００２５】周辺回路のｎチャネル型ＭＩＳＦＥＴＱｎ
の一方のｎ型半導体領域１０には、ＢＰＳＧ膜２３、酸
化シリコン膜２２、１４およびゲート酸化膜７に開孔し
た接続孔２６を通じてビット線ＢＬが接続されている。
また、ｎチャネル型ＭＩＳＦＥＴＱｎの他方のｎ型半導
体領域１０には、ＢＰＳＧ膜２３、酸化シリコン膜２
２、１４およびゲート酸化膜７に開孔した接続孔２７を
通じて第１層目の配線３０が接続されている。
の一方のｎ型半導体領域１０には、ＢＰＳＧ膜２３、酸
化シリコン膜２２、１４およびゲート酸化膜７に開孔し
た接続孔２６を通じてビット線ＢＬが接続されている。
また、ｎチャネル型ＭＩＳＦＥＴＱｎの他方のｎ型半導
体領域１０には、ＢＰＳＧ膜２３、酸化シリコン膜２
２、１４およびゲート酸化膜７に開孔した接続孔２７を
通じて第１層目の配線３０が接続されている。
【００２６】周辺回路のｐチャネル型ＭＩＳＦＥＴＱｐ
の一方のｐ型半導体領域１１には、ＢＰＳＧ膜２３、酸
化シリコン膜２２、１４およびゲート酸化膜７に開孔し
た接続孔２８を通じて第１層目の配線３０が接続されて
いる。また、ｐチャネル型ＭＩＳＦＥＴＱｐの他方のｐ
型半導体領域１１には、ＢＰＳＧ膜２３、酸化シリコン
膜２２、１４およびゲート酸化膜７に開孔した接続孔２
９を通じて第１層目の配線３１が接続されている。
の一方のｐ型半導体領域１１には、ＢＰＳＧ膜２３、酸
化シリコン膜２２、１４およびゲート酸化膜７に開孔し
た接続孔２８を通じて第１層目の配線３０が接続されて
いる。また、ｐチャネル型ＭＩＳＦＥＴＱｐの他方のｐ
型半導体領域１１には、ＢＰＳＧ膜２３、酸化シリコン
膜２２、１４およびゲート酸化膜７に開孔した接続孔２
９を通じて第１層目の配線３１が接続されている。
【００２７】ビット線ＢＬと第１層目の配線３０、３１
は、例えば下層から順にＴｉ膜３２、ＴｉＮ膜３３、Ｗ
膜３４を積層した３層膜で構成されており、互いに同一
の配線層に配置されている。メモリセル選択用ＭＩＳＦ
ＥＴＱｔのｎ+ 型半導体領域９Ｃとビット線ＢＬとを接
続する接続孔２４の内部に形成された多結晶シリコン・
プラグ２５の表面には、ビット線ＢＬの一部を構成する
Ｔｉ膜３２と多結晶シリコンとの反応によって形成され
たＴｉシリサイド層３５Ｂが設けられている。また、周
辺回路のｎチャネル型ＭＩＳＦＥＴＱｎのｎ型半導体領
域１０と第１層目の配線３０とを接続する接続孔２７の
底部には、配線３０の一部を構成するＴｉ膜３２とシリ
コン基板（ｎ型半導体領域１０）との反応によって形成
されたＴｉシリサイド層３５Ａが設けられている。同様
に、ｐチャネル型ＭＩＳＦＥＴＱｐのｐ型半導体領域１
１と第１層目の配線３１とを接続する接続孔２８、２９
の底部には、配線３１の一部を構成するＴｉ膜３２とシ
リコン基板（ｐ型半導体領域１１）との反応によって形
成されたＴｉシリサイド層３５Ａが設けられている。
は、例えば下層から順にＴｉ膜３２、ＴｉＮ膜３３、Ｗ
膜３４を積層した３層膜で構成されており、互いに同一
の配線層に配置されている。メモリセル選択用ＭＩＳＦ
ＥＴＱｔのｎ+ 型半導体領域９Ｃとビット線ＢＬとを接
続する接続孔２４の内部に形成された多結晶シリコン・
プラグ２５の表面には、ビット線ＢＬの一部を構成する
Ｔｉ膜３２と多結晶シリコンとの反応によって形成され
たＴｉシリサイド層３５Ｂが設けられている。また、周
辺回路のｎチャネル型ＭＩＳＦＥＴＱｎのｎ型半導体領
域１０と第１層目の配線３０とを接続する接続孔２７の
底部には、配線３０の一部を構成するＴｉ膜３２とシリ
コン基板（ｎ型半導体領域１０）との反応によって形成
されたＴｉシリサイド層３５Ａが設けられている。同様
に、ｐチャネル型ＭＩＳＦＥＴＱｐのｐ型半導体領域１
１と第１層目の配線３１とを接続する接続孔２８、２９
の底部には、配線３１の一部を構成するＴｉ膜３２とシ
リコン基板（ｐ型半導体領域１１）との反応によって形
成されたＴｉシリサイド層３５Ａが設けられている。
【００２８】ビット線ＢＬおよび第１層目の配線３０、
３１の上部には、第１層目の層間絶縁膜３６が形成され
ている。この層間絶縁膜３６は、例えば酸化シリコン
膜、スピンオングラス(Spin On Glass) 膜、酸化シリコ
ン膜を積層した３層の絶縁膜で構成されている。
３１の上部には、第１層目の層間絶縁膜３６が形成され
ている。この層間絶縁膜３６は、例えば酸化シリコン
膜、スピンオングラス(Spin On Glass) 膜、酸化シリコ
ン膜を積層した３層の絶縁膜で構成されている。
【００２９】第１層目の層間絶縁膜３６上部には第２層
目の配線３７、３８、３９が形成されている。第２層目
の配線３７、３８、３９は、例えばシリコンや銅（Ｃ
ｕ）を添加したＡｌ合金単層膜、あるいはＡｌ合金の上
下にＴｉＮなどのバリアメタルを積層した３層膜で構成
されている。メモリアレイの上部に配置された配線３７
は、例えばシャント用ワード線を構成している。周辺回
路の上部に配置された配線３８、３９の一方（配線３
８）は、層間絶縁膜３６に開孔された接続孔４０を通じ
て第１層目の配線３０に接続され、もう一方（配線３
９）は、層間絶縁膜３６に開孔された接続孔４１を通じ
て第１層目の配線３１に接続されている。
目の配線３７、３８、３９が形成されている。第２層目
の配線３７、３８、３９は、例えばシリコンや銅（Ｃ
ｕ）を添加したＡｌ合金単層膜、あるいはＡｌ合金の上
下にＴｉＮなどのバリアメタルを積層した３層膜で構成
されている。メモリアレイの上部に配置された配線３７
は、例えばシャント用ワード線を構成している。周辺回
路の上部に配置された配線３８、３９の一方（配線３
８）は、層間絶縁膜３６に開孔された接続孔４０を通じ
て第１層目の配線３０に接続され、もう一方（配線３
９）は、層間絶縁膜３６に開孔された接続孔４１を通じ
て第１層目の配線３１に接続されている。
【００３０】第２層目の配線３７、３８、３９の上部に
は、第２層目の層間絶縁膜４２が形成されている。この
層間絶縁膜４２は、例えば第１層目の層間絶縁膜３６と
同様、酸化シリコン膜、スピンオングラス膜、酸化シリ
コン膜を積層した３層膜で構成されている。
は、第２層目の層間絶縁膜４２が形成されている。この
層間絶縁膜４２は、例えば第１層目の層間絶縁膜３６と
同様、酸化シリコン膜、スピンオングラス膜、酸化シリ
コン膜を積層した３層膜で構成されている。
【００３１】第２層目の層間絶縁膜４２の上部には第３
層目の配線４３、４４、４５が形成されている。第３層
目の配線４３、４４、４５は、例えば前記第２層目の配
線３７、３８、３９と同様、Ａｌ合金単層膜、あるいは
Ａｌ合金の上下にＴｉＮなどのバリアメタルを積層した
３層膜で構成されている。メモリアレイの上部に配置さ
れた配線４３は、例えばＹセレクト線を構成している。
層目の配線４３、４４、４５が形成されている。第３層
目の配線４３、４４、４５は、例えば前記第２層目の配
線３７、３８、３９と同様、Ａｌ合金単層膜、あるいは
Ａｌ合金の上下にＴｉＮなどのバリアメタルを積層した
３層膜で構成されている。メモリアレイの上部に配置さ
れた配線４３は、例えばＹセレクト線を構成している。
【００３２】なお、第３層目の配線４３、４４、４５の
上層には、例えば酸化シリコン膜と窒化シリコン膜の２
層膜で構成されたパッシベーション膜が形成され、パッ
シベーション膜上には必要に応じてポリイミド樹脂など
の保護膜が形成されているが、それらの図示は省略す
る。
上層には、例えば酸化シリコン膜と窒化シリコン膜の２
層膜で構成されたパッシベーション膜が形成され、パッ
シベーション膜上には必要に応じてポリイミド樹脂など
の保護膜が形成されているが、それらの図示は省略す
る。
【００３３】次に、上記のように構成されたＤＲＡＭの
製造方法を図２〜図２５を用いて説明する。
製造方法を図２〜図２５を用いて説明する。
【００３４】まず、図２に示すように、半導体基板１の
主面の一部にｎ型不純物（リン）をイオン注入してｎ型
ウエル３を形成し、他の一部にｐ型不純物（ホウ素）を
イオン注入してｐ型ウエル２を形成した後、ｐ型ウエル
２、ｎ型ウエル３のそれぞれの表面に選択酸化（ＬＯＣ
ＯＳ）法でフィールド酸化膜４を形成する。続いて、ｐ
型ウエル２にｐ型不純物（ホウ素）をイオン注入し、ｎ
型ウエル３にｎ型不純物（リン）をイオン注入した後、
半導体基板１を熱処理してこれらの不純物を拡散させる
ことにより、ｐ型ウエル２内にｐ型チャネルストッパ層
５を形成し、ｎ型ウエル３内にｎ型チャネルストッパ層
６を形成する。その後、フィールド酸化膜４で囲まれた
ｐ型ウエル２、ｎ型ウエル３のそれぞれの活性領域の表
面を熱酸化してゲート酸化膜７を形成する。
主面の一部にｎ型不純物（リン）をイオン注入してｎ型
ウエル３を形成し、他の一部にｐ型不純物（ホウ素）を
イオン注入してｐ型ウエル２を形成した後、ｐ型ウエル
２、ｎ型ウエル３のそれぞれの表面に選択酸化（ＬＯＣ
ＯＳ）法でフィールド酸化膜４を形成する。続いて、ｐ
型ウエル２にｐ型不純物（ホウ素）をイオン注入し、ｎ
型ウエル３にｎ型不純物（リン）をイオン注入した後、
半導体基板１を熱処理してこれらの不純物を拡散させる
ことにより、ｐ型ウエル２内にｐ型チャネルストッパ層
５を形成し、ｎ型ウエル３内にｎ型チャネルストッパ層
６を形成する。その後、フィールド酸化膜４で囲まれた
ｐ型ウエル２、ｎ型ウエル３のそれぞれの活性領域の表
面を熱酸化してゲート酸化膜７を形成する。
【００３５】次に、図３に示すように、メモリセル選択
用ＭＩＳＦＥＴＱｔのゲート電極８Ａ（ワード線Ｗ
Ｌ）、ｎチャネル型ＭＩＳＦＥＴＱのゲート電極８Ｂお
よびｐチャネル型ＭＩＳＦＥＴＱｐのゲート電極８Ｃを
形成する。ゲート電極８Ａ（ワード線ＷＬ）、８Ｂ、８
Ｃは、半導体基板１上にＣＶＤ法でｎ型の不純物（例え
ばリン）をドープした第１層目の多結晶シリコン膜と酸
化シリコン膜１２とを順次堆積した後、フォトレジスト
をマスクにしたエッチングで酸化シリコン膜１２および
多結晶シリコン膜をパターニングして形成する。
用ＭＩＳＦＥＴＱｔのゲート電極８Ａ（ワード線Ｗ
Ｌ）、ｎチャネル型ＭＩＳＦＥＴＱのゲート電極８Ｂお
よびｐチャネル型ＭＩＳＦＥＴＱｐのゲート電極８Ｃを
形成する。ゲート電極８Ａ（ワード線ＷＬ）、８Ｂ、８
Ｃは、半導体基板１上にＣＶＤ法でｎ型の不純物（例え
ばリン）をドープした第１層目の多結晶シリコン膜と酸
化シリコン膜１２とを順次堆積した後、フォトレジスト
をマスクにしたエッチングで酸化シリコン膜１２および
多結晶シリコン膜をパターニングして形成する。
【００３６】次に、図４に示すように、ｐ型ウエル２に
ｎ型不純物（リン）をイオン注入してメモリセル選択用
ＭＩＳＦＥＴＱｔのソース、ドレイン領域の一部を構成
するｎ- 型半導体領域９Ａ、９Ａとｎチャネル型ＭＩＳ
ＦＥＴＱｎのソース、ドレイン領域を構成するｎ型半導
体領域１０、１０とを形成する。また、ｎ型ウエル３に
ｐ型不純物（ホウ素）をイオン注入してｐチャネル型Ｍ
ＩＳＦＥＴＱｐのソース、ドレイン領域を構成するｐ型
半導体領域１１、１１を形成する。
ｎ型不純物（リン）をイオン注入してメモリセル選択用
ＭＩＳＦＥＴＱｔのソース、ドレイン領域の一部を構成
するｎ- 型半導体領域９Ａ、９Ａとｎチャネル型ＭＩＳ
ＦＥＴＱｎのソース、ドレイン領域を構成するｎ型半導
体領域１０、１０とを形成する。また、ｎ型ウエル３に
ｐ型不純物（ホウ素）をイオン注入してｐチャネル型Ｍ
ＩＳＦＥＴＱｐのソース、ドレイン領域を構成するｐ型
半導体領域１１、１１を形成する。
【００３７】次に、図５に示すように、メモリセル選択
用ＭＩＳＦＥＴＱｔのゲート電極８Ａ（ワード線Ｗ
Ｌ）、ｎチャネル型ＭＩＳＦＥＴＱｎのゲート電極８
Ｂ、ｐチャネル型ＭＩＳＦＥＴＱｐのゲート電極８Ｃの
それぞれの側壁にサイドウォールスペーサ１３を形成し
た後、半導体基板１の全面にＣＶＤ法で酸化シリコン膜
１４を堆積する。サイドウォールスペーサ１３は、半導
体基板１の全面にＣＶＤ法で堆積した酸化シリコン膜を
異方性エッチングで加工して形成する。
用ＭＩＳＦＥＴＱｔのゲート電極８Ａ（ワード線Ｗ
Ｌ）、ｎチャネル型ＭＩＳＦＥＴＱｎのゲート電極８
Ｂ、ｐチャネル型ＭＩＳＦＥＴＱｐのゲート電極８Ｃの
それぞれの側壁にサイドウォールスペーサ１３を形成し
た後、半導体基板１の全面にＣＶＤ法で酸化シリコン膜
１４を堆積する。サイドウォールスペーサ１３は、半導
体基板１の全面にＣＶＤ法で堆積した酸化シリコン膜を
異方性エッチングで加工して形成する。
【００３８】次に、図６に示すように、フォトレジスト
をマスクにしたエッチングで酸化シリコン膜１４および
ゲート酸化膜７を開孔してメモリセル選択用ＭＩＳＦＥ
ＴＱｔの一方のｎ- 型半導体領域９Ａに達する接続孔１
９を形成した後、半導体基板１の全面にＣＶＤ法で第２
層目の多結晶シリコン膜１６を堆積する。この多結晶シ
リコン膜１６には低濃度（例えば１×１０20／cm3 以
下）のｎ型不純物（リンまたはヒ素）をドープする。あ
るいは、不純物を全くドープしなくともよい。
をマスクにしたエッチングで酸化シリコン膜１４および
ゲート酸化膜７を開孔してメモリセル選択用ＭＩＳＦＥ
ＴＱｔの一方のｎ- 型半導体領域９Ａに達する接続孔１
９を形成した後、半導体基板１の全面にＣＶＤ法で第２
層目の多結晶シリコン膜１６を堆積する。この多結晶シ
リコン膜１６には低濃度（例えば１×１０20／cm3 以
下）のｎ型不純物（リンまたはヒ素）をドープする。あ
るいは、不純物を全くドープしなくともよい。
【００３９】次に、図７に示すように、イオン注入法で
多結晶シリコン膜１６の表層部にｎ型不純物（リンまた
はヒ素）を打ち込んで表層部のみ不純物濃度を高く（例
えば１×１０20／cm3 以上）した後、半導体基板１を熱
処理し、接続孔１９を通じて多結晶シリコン膜１６中の
ｎ型不純物をｐ型ウエル２に拡散させることにより、ｎ
+ 型半導体領域９Ｂを形成する。このとき、多結晶シリ
コン膜１６の膜厚方向の不純物濃度分布は、表層部が高
濃度で下層部（ｐ型ウエル２に接する部分）が低濃度
（あるいは全く不純物を含まない状態）になっているの
で、ｎ型不純物はｐ型ウエル２内に広く拡散しない。従
って、ｎ型不純物の拡散によって形成されるｎ+ 型半導
体領域９Ｂがフィールド酸化膜４の下部に深く入り込ん
だり、素子分離用のｐ型チャネルストッパ層５と接触し
たりすることはない。
多結晶シリコン膜１６の表層部にｎ型不純物（リンまた
はヒ素）を打ち込んで表層部のみ不純物濃度を高く（例
えば１×１０20／cm3 以上）した後、半導体基板１を熱
処理し、接続孔１９を通じて多結晶シリコン膜１６中の
ｎ型不純物をｐ型ウエル２に拡散させることにより、ｎ
+ 型半導体領域９Ｂを形成する。このとき、多結晶シリ
コン膜１６の膜厚方向の不純物濃度分布は、表層部が高
濃度で下層部（ｐ型ウエル２に接する部分）が低濃度
（あるいは全く不純物を含まない状態）になっているの
で、ｎ型不純物はｐ型ウエル２内に広く拡散しない。従
って、ｎ型不純物の拡散によって形成されるｎ+ 型半導
体領域９Ｂがフィールド酸化膜４の下部に深く入り込ん
だり、素子分離用のｐ型チャネルストッパ層５と接触し
たりすることはない。
【００４０】次に、図８に示すように、フォトレジスト
をマスクにしたエッチングで多結晶シリコン膜１６をパ
ターニングすることにより、情報蓄積用容量素子Ｃの下
部電極１５の一部を構成する第１層目のフィン１６Ａを
形成する。
をマスクにしたエッチングで多結晶シリコン膜１６をパ
ターニングすることにより、情報蓄積用容量素子Ｃの下
部電極１５の一部を構成する第１層目のフィン１６Ａを
形成する。
【００４１】次に、図９に示すように、半導体基板１の
全面にＣＶＤ法で窒化シリコン膜５０、酸化シリコン膜
５１およびＢＰＳＧ膜５２を順次堆積し、半導体基板１
を熱処理してＢＰＳＧ膜５２の表面をリフローした後、
ＢＰＳＧ膜５２をエッチバックしてその表面を平坦化す
る。
全面にＣＶＤ法で窒化シリコン膜５０、酸化シリコン膜
５１およびＢＰＳＧ膜５２を順次堆積し、半導体基板１
を熱処理してＢＰＳＧ膜５２の表面をリフローした後、
ＢＰＳＧ膜５２をエッチバックしてその表面を平坦化す
る。
【００４２】次に、図１０に示すように、ＢＰＳＧ膜５
２上にＣＶＤ法で酸化シリコン膜５３、第３層目の多結
晶シリコン膜１７、酸化シリコン膜５４を順次堆積す
る。多結晶シリコン膜１７にはｎ型不純物（リンまたは
ヒ素）をドープする。
２上にＣＶＤ法で酸化シリコン膜５３、第３層目の多結
晶シリコン膜１７、酸化シリコン膜５４を順次堆積す
る。多結晶シリコン膜１７にはｎ型不純物（リンまたは
ヒ素）をドープする。
【００４３】次に、図１１に示すように、フォトレジス
トをマスクにしたエッチングで酸化シリコン膜５４、多
結晶シリコン膜１７、酸化シリコン膜５３、ＢＰＳＧ膜
５２、酸化シリコン膜５１および窒化シリコン膜５０を
開孔してフィン１６Ａに達する接続孔５５を形成した
後、図１２に示すように、酸化シリコン膜５４上にＣＶ
Ｄ法で第４層目の多結晶シリコン膜１８を堆積する。こ
の多結晶シリコン膜１８には高濃度（例えば１×１０20
／cm3 以上）のｎ型不純物（リンまたはヒ素）をドープ
する。
トをマスクにしたエッチングで酸化シリコン膜５４、多
結晶シリコン膜１７、酸化シリコン膜５３、ＢＰＳＧ膜
５２、酸化シリコン膜５１および窒化シリコン膜５０を
開孔してフィン１６Ａに達する接続孔５５を形成した
後、図１２に示すように、酸化シリコン膜５４上にＣＶ
Ｄ法で第４層目の多結晶シリコン膜１８を堆積する。こ
の多結晶シリコン膜１８には高濃度（例えば１×１０20
／cm3 以上）のｎ型不純物（リンまたはヒ素）をドープ
する。
【００４４】次に、図１３に示すように、フォトレジス
トをマスクにして第４層目の多結晶シリコン膜１８、酸
化シリコン膜５４、第３層目の多結晶シリコン膜１７、
酸化シリコン膜５３、ＢＰＳＧ膜５２、酸化シリコン膜
５１および窒化シリコン膜５０を順次エッチングするこ
とにより、多結晶シリコン膜１８および多結晶シリコン
膜１７をフィンの形状にパターニングする。
トをマスクにして第４層目の多結晶シリコン膜１８、酸
化シリコン膜５４、第３層目の多結晶シリコン膜１７、
酸化シリコン膜５３、ＢＰＳＧ膜５２、酸化シリコン膜
５１および窒化シリコン膜５０を順次エッチングするこ
とにより、多結晶シリコン膜１８および多結晶シリコン
膜１７をフィンの形状にパターニングする。
【００４５】次に、図１４に示すように、第４層目の多
結晶シリコン膜１８と第３層目の多結晶シリコン膜１７
の間に残った酸化シリコン膜５４、第３層目の多結晶シ
リコン膜１７とフィン１６Ａの間に残った酸化シリコン
膜５３、ＢＰＳＧ膜５２、酸化シリコン膜５１および窒
化シリコン膜５０をウェットエッチングで除去すること
により、３層のフィン１６Ａ、１７Ａ、１８Ａで構成さ
れた下部電極１５を形成する。
結晶シリコン膜１８と第３層目の多結晶シリコン膜１７
の間に残った酸化シリコン膜５４、第３層目の多結晶シ
リコン膜１７とフィン１６Ａの間に残った酸化シリコン
膜５３、ＢＰＳＧ膜５２、酸化シリコン膜５１および窒
化シリコン膜５０をウェットエッチングで除去すること
により、３層のフィン１６Ａ、１７Ａ、１８Ａで構成さ
れた下部電極１５を形成する。
【００４６】次に、図１５に示すように、半導体基板１
の全面にＣＶＤ法で窒化シリコン（または五酸化タンタ
ル）からなる容量絶縁膜２０を堆積した後、図１６に示
すように、容量絶縁膜２０の上部にＣＶＤ法で第５層目
の多結晶シリコン膜２１を堆積する。多結晶シリコン膜
２１にはｎ型不純物（リンまたはヒ素）をドープする。
の全面にＣＶＤ法で窒化シリコン（または五酸化タンタ
ル）からなる容量絶縁膜２０を堆積した後、図１６に示
すように、容量絶縁膜２０の上部にＣＶＤ法で第５層目
の多結晶シリコン膜２１を堆積する。多結晶シリコン膜
２１にはｎ型不純物（リンまたはヒ素）をドープする。
【００４７】次に、図１７に示すように、フォトレジス
トをマスクにしたエッチングで第５層目の多結晶シリコ
ン膜２１をパターニングして上部電極２１Ａを形成した
後、容量絶縁膜２０をパターニングすることにより、下
部電極１５、容量絶縁膜２０、上部電極２１Ａで構成さ
れた情報蓄積用容量素子Ｃを形成する。
トをマスクにしたエッチングで第５層目の多結晶シリコ
ン膜２１をパターニングして上部電極２１Ａを形成した
後、容量絶縁膜２０をパターニングすることにより、下
部電極１５、容量絶縁膜２０、上部電極２１Ａで構成さ
れた情報蓄積用容量素子Ｃを形成する。
【００４８】次に、図１８に示すように、半導体基板１
の全面にＣＶＤ法で酸化シリコン膜２２およびＢＰＳＧ
膜２３を順次堆積した後、半導体基板１を熱処理してＢ
ＰＳＧ膜２３の表面をリフローする。
の全面にＣＶＤ法で酸化シリコン膜２２およびＢＰＳＧ
膜２３を順次堆積した後、半導体基板１を熱処理してＢ
ＰＳＧ膜２３の表面をリフローする。
【００４９】次に、図１９に示すように、フォトレジス
トをマスクにしたエッチングでＢＰＳＧ膜２３、酸化シ
リコン膜２２、１４、ゲート酸化膜７を開孔してメモリ
セル選択用ＭＩＳＦＥＴＱｔの他方のｎ型半導体領域９
に達する接続孔２４を形成する。
トをマスクにしたエッチングでＢＰＳＧ膜２３、酸化シ
リコン膜２２、１４、ゲート酸化膜７を開孔してメモリ
セル選択用ＭＩＳＦＥＴＱｔの他方のｎ型半導体領域９
に達する接続孔２４を形成する。
【００５０】次に、図２０に示すように、接続孔２４の
内部に多結晶シリコン・プラグ２５を形成する。多結晶
シリコン・プラグ２５は、ＢＰＳＧ膜２３の上部にＣＶ
Ｄ法で多結晶シリコン膜を堆積した後、ＢＰＳＧ膜２３
上の多結晶シリコン膜をエッチバックで除去して形成す
る。この多結晶シリコン膜にはｎ型不純物（リンまたは
ヒ素）をドープする。その後、半導体基板１を熱処理
し、接続孔２４を通じて多結晶シリコン・プラグ２５中
のｎ型不純物をｐ型ウエル２に拡散させることにより、
ｎ+ 型半導体領域９Ｃを形成する。
内部に多結晶シリコン・プラグ２５を形成する。多結晶
シリコン・プラグ２５は、ＢＰＳＧ膜２３の上部にＣＶ
Ｄ法で多結晶シリコン膜を堆積した後、ＢＰＳＧ膜２３
上の多結晶シリコン膜をエッチバックで除去して形成す
る。この多結晶シリコン膜にはｎ型不純物（リンまたは
ヒ素）をドープする。その後、半導体基板１を熱処理
し、接続孔２４を通じて多結晶シリコン・プラグ２５中
のｎ型不純物をｐ型ウエル２に拡散させることにより、
ｎ+ 型半導体領域９Ｃを形成する。
【００５１】次に、図２１に示すように、フォトレジス
トをマスクにしたエッチングでＢＰＳＧ膜２３、酸化シ
リコン膜２２、１４を開孔し、周辺回路のｎチャネル型
ＭＩＳＦＥＴＱｎのｎ型半導体領域１０に達する接続孔
２６、２７と、ｐチャネル型ＭＩＳＦＥＴＱｐのｐ型半
導体領域１１に達する接続孔２８、２９とを形成した
後、ＢＰＳＧ膜２３上にスパッタリング法でＴｉ膜３２
を堆積する。
トをマスクにしたエッチングでＢＰＳＧ膜２３、酸化シ
リコン膜２２、１４を開孔し、周辺回路のｎチャネル型
ＭＩＳＦＥＴＱｎのｎ型半導体領域１０に達する接続孔
２６、２７と、ｐチャネル型ＭＩＳＦＥＴＱｐのｐ型半
導体領域１１に達する接続孔２８、２９とを形成した
後、ＢＰＳＧ膜２３上にスパッタリング法でＴｉ膜３２
を堆積する。
【００５２】次に、図２２に示すように、半導体基板１
を熱処理することにより、周辺回路の接続孔２６〜２９
の底部にＴｉシリサイド層３５Ａを形成し、ビット線Ｂ
Ｌ用の接続孔２４の内部の多結晶シリコン・プラグ２５
の表面にＴｉシリサイド層３５Ｂを形成する。
を熱処理することにより、周辺回路の接続孔２６〜２９
の底部にＴｉシリサイド層３５Ａを形成し、ビット線Ｂ
Ｌ用の接続孔２４の内部の多結晶シリコン・プラグ２５
の表面にＴｉシリサイド層３５Ｂを形成する。
【００５３】次に、図２３に示すように、半導体基板１
の全面にＣＶＤ法（またはスパッタリング法）でＴｉＮ
膜３３とＷ膜３４を順次堆積した後、図２４に示すよう
に、フォトレジストをマスクにしたエッチングでＢＰＳ
Ｇ膜２３上のＷ膜３４、ＴｉＮ膜３３、Ｔｉ膜３２をパ
ターニングすることにより、ビット線ＢＬおよび配線３
０、３１を形成する。
の全面にＣＶＤ法（またはスパッタリング法）でＴｉＮ
膜３３とＷ膜３４を順次堆積した後、図２４に示すよう
に、フォトレジストをマスクにしたエッチングでＢＰＳ
Ｇ膜２３上のＷ膜３４、ＴｉＮ膜３３、Ｔｉ膜３２をパ
ターニングすることにより、ビット線ＢＬおよび配線３
０、３１を形成する。
【００５４】次に、図２５に示すように、ビット線ＢＬ
および配線３０、３１の上部に第１層目の層間絶縁膜３
６を堆積した後、この層間絶縁膜３６に接続孔４０、４
１を形成し、続いて層間絶縁膜３６の上部に堆積したメ
タル膜（例えばＡｌ合金膜）をパターニングして第２層
目の配線３７、３８、３９を形成する。
および配線３０、３１の上部に第１層目の層間絶縁膜３
６を堆積した後、この層間絶縁膜３６に接続孔４０、４
１を形成し、続いて層間絶縁膜３６の上部に堆積したメ
タル膜（例えばＡｌ合金膜）をパターニングして第２層
目の配線３７、３８、３９を形成する。
【００５５】その後、第２層目の配線３７、３８、３９
の上部に第２層目の層間絶縁膜４２を堆積し、さらにこ
の層間絶縁膜４２の上部に堆積したメタル膜（例えばＡ
ｌ合金膜）をパターニングして第３層目の配線４３、４
４、４５を形成することにより、前記図１に示した本実
施の形態のＤＲＡＭが略完成する。
の上部に第２層目の層間絶縁膜４２を堆積し、さらにこ
の層間絶縁膜４２の上部に堆積したメタル膜（例えばＡ
ｌ合金膜）をパターニングして第３層目の配線４３、４
４、４５を形成することにより、前記図１に示した本実
施の形態のＤＲＡＭが略完成する。
【００５６】図２６（ａ）は、上記情報蓄積用容量素子
Ｃの上部電極２１Ａ、下部電極１５、メモリセル選択用
ＭＩＳＦＥＴＱｔのｎ+ 型半導体領域９Ｂおよびその直
下のｐ型ウエル２の不純物濃度分布を示すグラフであ
る。一方、同図（ｂ）は、膜厚方向の不純物濃度分布が
均一な多結晶シリコン膜で下部電極を構成した場合（比
較例）の上部電極、下部電極、ｎ+ 型半導体領域および
その直下のｐ型ウエルの不純物濃度分布を示すグラフで
ある。
Ｃの上部電極２１Ａ、下部電極１５、メモリセル選択用
ＭＩＳＦＥＴＱｔのｎ+ 型半導体領域９Ｂおよびその直
下のｐ型ウエル２の不純物濃度分布を示すグラフであ
る。一方、同図（ｂ）は、膜厚方向の不純物濃度分布が
均一な多結晶シリコン膜で下部電極を構成した場合（比
較例）の上部電極、下部電極、ｎ+ 型半導体領域および
その直下のｐ型ウエルの不純物濃度分布を示すグラフで
ある。
【００５７】図示のように、本実施の形態によれば、多
結晶シリコン膜（下部電極）からの不純物の拡散によっ
て形成されるｎ+ 型半導体領域の広がりが比較例に比べ
て抑制される。すなわち、本実施の形態によれば、メモ
リセルサイズを縮小した場合でもｎ+ 型半導体領域の端
部が素子分離用のフィールド絶縁膜の下部に深く入り込
むことがないので素子分離の余裕が確保される。また、
ｎ+ 型半導体領域と素子分離用のチャネルストッパ層と
の接触面積が小さくなるので、リーク電流が低減し、メ
モリセルのリフレッシュサイクルが長くなる。
結晶シリコン膜（下部電極）からの不純物の拡散によっ
て形成されるｎ+ 型半導体領域の広がりが比較例に比べ
て抑制される。すなわち、本実施の形態によれば、メモ
リセルサイズを縮小した場合でもｎ+ 型半導体領域の端
部が素子分離用のフィールド絶縁膜の下部に深く入り込
むことがないので素子分離の余裕が確保される。また、
ｎ+ 型半導体領域と素子分離用のチャネルストッパ層と
の接触面積が小さくなるので、リーク電流が低減し、メ
モリセルのリフレッシュサイクルが長くなる。
【００５８】（実施の形態２）本実施の形態は、ビット
線の上部に情報蓄積用容量素子を配置するキャパシタ・
オーバー・ビットライン(Capacitor Over Bitline;ＣＯ
Ｂ）構造のメモリセルを備えたＤＲＡＭの製造方法に適
用したものである。
線の上部に情報蓄積用容量素子を配置するキャパシタ・
オーバー・ビットライン(Capacitor Over Bitline;ＣＯ
Ｂ）構造のメモリセルを備えたＤＲＡＭの製造方法に適
用したものである。
【００５９】本実施の形態では、まず図２７に示すよう
に、前記実施の形態１の製造方法に従い、ｐ型ウエル２
にメモリセル選択用ＭＩＳＦＥＴＱｔを形成した後、図
２８に示すように、メモリセル選択用ＭＩＳＦＥＴＱｔ
のゲート電極８Ａの側壁にサイドウォールスペーサ１３
を形成し、次いで半導体基板１上にＣＶＤ法で酸化シリ
コン膜６０、ＢＰＳＧ膜６１および窒化シリコン膜６２
を順次堆積する。
に、前記実施の形態１の製造方法に従い、ｐ型ウエル２
にメモリセル選択用ＭＩＳＦＥＴＱｔを形成した後、図
２８に示すように、メモリセル選択用ＭＩＳＦＥＴＱｔ
のゲート電極８Ａの側壁にサイドウォールスペーサ１３
を形成し、次いで半導体基板１上にＣＶＤ法で酸化シリ
コン膜６０、ＢＰＳＧ膜６１および窒化シリコン膜６２
を順次堆積する。
【００６０】次に、図２９に示すように、フォトレジス
トをマスクにしたエッチングで窒化シリコン膜６２、Ｂ
ＰＳＧ膜６１、酸化シリコン膜６０およびゲート酸化膜
７を開孔してメモリセル選択用ＭＩＳＦＥＴＱｔの一方
のｎ- 型半導体領域９Ａに達する接続孔６３、他方のｎ
- 型半導体領域９Ａに達する接続孔６４をそれぞれ形成
した後、図３０に示すように、接続孔６３、６４の底部
のｐ型ウエル２にイオン注入法でｎ型不純物（リンまた
はヒ素）を打ち込む。ｎ型不純物を打ち込む際は、ｐ型
ウエル２に生じる結晶欠陥をできるだけ抑制するように
する。
トをマスクにしたエッチングで窒化シリコン膜６２、Ｂ
ＰＳＧ膜６１、酸化シリコン膜６０およびゲート酸化膜
７を開孔してメモリセル選択用ＭＩＳＦＥＴＱｔの一方
のｎ- 型半導体領域９Ａに達する接続孔６３、他方のｎ
- 型半導体領域９Ａに達する接続孔６４をそれぞれ形成
した後、図３０に示すように、接続孔６３、６４の底部
のｐ型ウエル２にイオン注入法でｎ型不純物（リンまた
はヒ素）を打ち込む。ｎ型不純物を打ち込む際は、ｐ型
ウエル２に生じる結晶欠陥をできるだけ抑制するように
する。
【００６１】次に、図３１に示すように、半導体基板１
の全面にＣＶＤ法で多結晶シリコン膜６５を堆積する。
この多結晶シリコン膜６５には低濃度（例えば１×１０
20／cm3 以下）のｎ型不純物（リンまたはヒ素）をドー
プする。あるいは、不純物を全くドープしなくともよ
い。
の全面にＣＶＤ法で多結晶シリコン膜６５を堆積する。
この多結晶シリコン膜６５には低濃度（例えば１×１０
20／cm3 以下）のｎ型不純物（リンまたはヒ素）をドー
プする。あるいは、不純物を全くドープしなくともよ
い。
【００６２】次に、図３２に示すように、イオン注入法
で多結晶シリコン膜６５の表層部にｎ型不純物（リンま
たはヒ素）を打ち込んで表層部のみ不純物濃度を高く
（例えば１×１０20／cm3 以上）した後、半導体基板１
を熱処理し、あらかじめ接続孔６３、６４の底部のｐ型
ウエル２に打ち込んでおいたｎ型不純物を拡散させると
共に、多結晶シリコン膜６５中のｎ型不純物をｐ型ウエ
ル２に拡散させることにより、ｎ+ 型半導体領域９Ｂ、
９Ｃを形成する。このとき、多結晶シリコン膜６５の膜
厚方向の不純物濃度分布は、表層部が高濃度で下層部
（ｐ型ウエル２に接する部分）が低濃度（あるいは全く
不純物を含まない状態）になっているので、ｎ型不純物
はｐ型ウエル２内に広く拡散しない。従って、ｎ型不純
物の拡散によって形成されるｎ+ 型半導体領域９Ｂ、９
Ｃがフィールド酸化膜４の下部に深く入り込んだり、素
子分離用のｐ型チャネルストッパ層５と接触したりする
ことはない。
で多結晶シリコン膜６５の表層部にｎ型不純物（リンま
たはヒ素）を打ち込んで表層部のみ不純物濃度を高く
（例えば１×１０20／cm3 以上）した後、半導体基板１
を熱処理し、あらかじめ接続孔６３、６４の底部のｐ型
ウエル２に打ち込んでおいたｎ型不純物を拡散させると
共に、多結晶シリコン膜６５中のｎ型不純物をｐ型ウエ
ル２に拡散させることにより、ｎ+ 型半導体領域９Ｂ、
９Ｃを形成する。このとき、多結晶シリコン膜６５の膜
厚方向の不純物濃度分布は、表層部が高濃度で下層部
（ｐ型ウエル２に接する部分）が低濃度（あるいは全く
不純物を含まない状態）になっているので、ｎ型不純物
はｐ型ウエル２内に広く拡散しない。従って、ｎ型不純
物の拡散によって形成されるｎ+ 型半導体領域９Ｂ、９
Ｃがフィールド酸化膜４の下部に深く入り込んだり、素
子分離用のｐ型チャネルストッパ層５と接触したりする
ことはない。
【００６３】また、多結晶シリコン膜６５の堆積に先立
って接続孔６３、６４の底部のｐ型ウエル２にｎ型不純
物を打ち込んでおくことにより、接続孔６３、６４のア
スペクト比が小さいために接続孔６３、６４の内部に多
結晶シリコン膜６５が十分に堆積せず、その結果、多結
晶シリコン膜６５中のｎ型不純物がｐ型ウエル２内に少
量しか拡散しないような場合でも、高濃度のｎ+ 型半導
体領域９Ｂ、９Ｃを形成することができる。
って接続孔６３、６４の底部のｐ型ウエル２にｎ型不純
物を打ち込んでおくことにより、接続孔６３、６４のア
スペクト比が小さいために接続孔６３、６４の内部に多
結晶シリコン膜６５が十分に堆積せず、その結果、多結
晶シリコン膜６５中のｎ型不純物がｐ型ウエル２内に少
量しか拡散しないような場合でも、高濃度のｎ+ 型半導
体領域９Ｂ、９Ｃを形成することができる。
【００６４】接続孔６３、６４の底部のｐ型ウエル２に
あらかじめ打ち込んでおくｎ型不純物の濃度は、例えば
１×１０19〜３×１０20／cm3 程度である。このｎ型不
純物の濃度が低すぎる場合はｎ+ 型半導体領域９Ｂ、９
Ｃの空乏層が多結晶シリコン膜６５の界面に接触するた
めにリーク電流が増大する。他方、ｎ型不純物の濃度が
高すぎる場合はｎ+ 型半導体領域９Ｂ、９Ｃがフィール
ド酸化膜４の下部に深く入り込んだり、素子分離用のｐ
型チャネルストッパ層５と接触したりする。なお、多結
晶シリコン膜６５が接続孔６３、６４の内部に十分に堆
積する場合は、多結晶シリコン膜６５中のｎ型不純物が
ｐ型ウエル２内に十分に拡散できるので、多結晶シリコ
ン膜６５の堆積に先立つｎ型不純物の打ち込みは省略し
てもよい。
あらかじめ打ち込んでおくｎ型不純物の濃度は、例えば
１×１０19〜３×１０20／cm3 程度である。このｎ型不
純物の濃度が低すぎる場合はｎ+ 型半導体領域９Ｂ、９
Ｃの空乏層が多結晶シリコン膜６５の界面に接触するた
めにリーク電流が増大する。他方、ｎ型不純物の濃度が
高すぎる場合はｎ+ 型半導体領域９Ｂ、９Ｃがフィール
ド酸化膜４の下部に深く入り込んだり、素子分離用のｐ
型チャネルストッパ層５と接触したりする。なお、多結
晶シリコン膜６５が接続孔６３、６４の内部に十分に堆
積する場合は、多結晶シリコン膜６５中のｎ型不純物が
ｐ型ウエル２内に十分に拡散できるので、多結晶シリコ
ン膜６５の堆積に先立つｎ型不純物の打ち込みは省略し
てもよい。
【００６５】次に、図３３に示すように、多結晶シリコ
ン膜６５の上部にＣＶＤ法で多結晶シリコン膜６６を堆
積する。この多結晶シリコン膜６６にはｎ型不純物（リ
ンまたはヒ素）をドープする。次に、図３４に示すよう
に、窒化シリコン膜６２上の多結晶シリコン膜６６、６
５をエッチバックで除去することにより、接続孔６３、
６４の内部に多結晶シリコン膜６５と多結晶シリコン膜
６６の２層膜で構成される多結晶シリコン・プラグ６７
を形成する。
ン膜６５の上部にＣＶＤ法で多結晶シリコン膜６６を堆
積する。この多結晶シリコン膜６６にはｎ型不純物（リ
ンまたはヒ素）をドープする。次に、図３４に示すよう
に、窒化シリコン膜６２上の多結晶シリコン膜６６、６
５をエッチバックで除去することにより、接続孔６３、
６４の内部に多結晶シリコン膜６５と多結晶シリコン膜
６６の２層膜で構成される多結晶シリコン・プラグ６７
を形成する。
【００６６】次に、図３５に示すように、半導体基板１
の全面にＣＶＤ法で酸化シリコン膜６８を堆積した後、
フォトレジストをマスクにして酸化シリコン膜６８をエ
ッチングすることにより、メモリセル選択用ＭＩＳＦＥ
ＴＱｔのｎ+ 型半導体領域９Ｃの上部に形成した多結晶
シリコン・プラグ６７の表面を露出させる。
の全面にＣＶＤ法で酸化シリコン膜６８を堆積した後、
フォトレジストをマスクにして酸化シリコン膜６８をエ
ッチングすることにより、メモリセル選択用ＭＩＳＦＥ
ＴＱｔのｎ+ 型半導体領域９Ｃの上部に形成した多結晶
シリコン・プラグ６７の表面を露出させる。
【００６７】次に、図３６に示すように、メモリセル選
択用ＭＩＳＦＥＴＱｔのｎ+ 型半導体領域９Ｃの上部に
ビット線ＢＬを形成する。ビット線ＢＬは、例えば半導
体基板１の全面にＣＶＤ法（またはスパッタリング法）
でＷシリサイド膜（またはＷ膜）と酸化シリコン膜６９
とを堆積し、フォトレジストをマスクにしたエッチング
でこれらの膜をパターニングして形成する。
択用ＭＩＳＦＥＴＱｔのｎ+ 型半導体領域９Ｃの上部に
ビット線ＢＬを形成する。ビット線ＢＬは、例えば半導
体基板１の全面にＣＶＤ法（またはスパッタリング法）
でＷシリサイド膜（またはＷ膜）と酸化シリコン膜６９
とを堆積し、フォトレジストをマスクにしたエッチング
でこれらの膜をパターニングして形成する。
【００６８】次に、図３７に示すように、ビット線ＢＬ
の側壁に酸化シリコン膜でサイドウォールスペーサ７０
を形成し、次いで半導体基板１の全面にＣＶＤ法で窒化
シリコン膜７１および酸化シリコン膜７２を順次堆積し
た後、フォトレジストをマスクにして酸化シリコン膜７
２、窒化シリコン膜７１および酸化シリコン膜６８をエ
ッチングすることにより、メモリセル選択用ＭＩＳＦＥ
ＴＱｔのｎ+ 型半導体領域９Ｂの上部に形成した多結晶
シリコン・プラグ６７の表面に達する接続孔７３を形成
する。
の側壁に酸化シリコン膜でサイドウォールスペーサ７０
を形成し、次いで半導体基板１の全面にＣＶＤ法で窒化
シリコン膜７１および酸化シリコン膜７２を順次堆積し
た後、フォトレジストをマスクにして酸化シリコン膜７
２、窒化シリコン膜７１および酸化シリコン膜６８をエ
ッチングすることにより、メモリセル選択用ＭＩＳＦＥ
ＴＱｔのｎ+ 型半導体領域９Ｂの上部に形成した多結晶
シリコン・プラグ６７の表面に達する接続孔７３を形成
する。
【００６９】次に、図３８に示すように、酸化シリコン
膜７２の上部にＣＶＤ法で多結晶シリコン膜７４を堆積
する。この多結晶シリコン膜７４にはｎ型不純物（リン
またはヒ素）をドープする。
膜７２の上部にＣＶＤ法で多結晶シリコン膜７４を堆積
する。この多結晶シリコン膜７４にはｎ型不純物（リン
またはヒ素）をドープする。
【００７０】次に、図３９に示すように、多結晶シリコ
ン膜７４の上部にＣＶＤ法で酸化シリコン膜７５を堆積
した後、図４０に示すように、酸化シリコン膜７５を円
柱状にパターニングして接続孔７３の上部のみに残し、
次いで酸化シリコン膜７５の上部にＣＶＤ法で多結晶シ
リコン膜７６を堆積する。この多結晶シリコン膜７６に
はｎ型不純物（リンまたはヒ素）をドープする。
ン膜７４の上部にＣＶＤ法で酸化シリコン膜７５を堆積
した後、図４０に示すように、酸化シリコン膜７５を円
柱状にパターニングして接続孔７３の上部のみに残し、
次いで酸化シリコン膜７５の上部にＣＶＤ法で多結晶シ
リコン膜７６を堆積する。この多結晶シリコン膜７６に
はｎ型不純物（リンまたはヒ素）をドープする。
【００７１】次に、図４１に示すように、多結晶シリコ
ン膜７６を反応性イオンエッチング法でパターニングし
て酸化シリコン膜７５の側壁のみに残した後、多結晶シ
リコン膜７６の下部の多結晶シリコン膜７４をパターニ
ングして、酸化シリコン膜７５および多結晶シリコン膜
７６の下部のみに残す。
ン膜７６を反応性イオンエッチング法でパターニングし
て酸化シリコン膜７５の側壁のみに残した後、多結晶シ
リコン膜７６の下部の多結晶シリコン膜７４をパターニ
ングして、酸化シリコン膜７５および多結晶シリコン膜
７６の下部のみに残す。
【００７２】次に、図４２に示すように、フッ酸水溶液
などウェットエッチング液を用いて酸化シリコン膜７５
および酸化シリコン膜７２を除去する。このとき、酸化
シリコン膜７２の下部の窒化シリコン膜７１がエッチン
グストッパとなるので、窒化シリコン膜７１よりも下層
の酸化シリコン膜６８、６９などが除去されることはな
い。これにより、多結晶シリコン膜７６と多結晶シリコ
ン膜７４とからなる円筒形（クラウン形）の下部電極
（蓄積電極）７７が形成される。
などウェットエッチング液を用いて酸化シリコン膜７５
および酸化シリコン膜７２を除去する。このとき、酸化
シリコン膜７２の下部の窒化シリコン膜７１がエッチン
グストッパとなるので、窒化シリコン膜７１よりも下層
の酸化シリコン膜６８、６９などが除去されることはな
い。これにより、多結晶シリコン膜７６と多結晶シリコ
ン膜７４とからなる円筒形（クラウン形）の下部電極
（蓄積電極）７７が形成される。
【００７３】その後、図４３に示すように、下部電極７
７の表面にＣＶＤ法で窒化シリコン膜（または五酸化タ
ンタル膜）を堆積して容量絶縁膜７８を形成し、次いで
容量絶縁膜７８の上部にＣＶＤ法またはスパッタリング
法でＴｉＮ膜などを堆積して上部電極（プレート電極）
７９を形成する。
７の表面にＣＶＤ法で窒化シリコン膜（または五酸化タ
ンタル膜）を堆積して容量絶縁膜７８を形成し、次いで
容量絶縁膜７８の上部にＣＶＤ法またはスパッタリング
法でＴｉＮ膜などを堆積して上部電極（プレート電極）
７９を形成する。
【００７４】以上、本発明者によってなされた発明を実
施の形態に基づき具体的に説明したが、本発明は前記実
施の形態に限定されるものではなく、その要旨を逸脱し
ない範囲で種々変更可能であることはいうまでもない。
施の形態に基づき具体的に説明したが、本発明は前記実
施の形態に限定されるものではなく、その要旨を逸脱し
ない範囲で種々変更可能であることはいうまでもない。
【００７５】前記実施の形態では、情報蓄積用容量素子
の下部電極を構成する低不純物濃度（またはノンドー
プ）の多結晶シリコン膜の表層部にイオン注入法で不純
物を打ち込んだが、例えばプラズマドーピング法などを
用いて多結晶シリコン膜の表層部に不純物をドープして
もよい。
の下部電極を構成する低不純物濃度（またはノンドー
プ）の多結晶シリコン膜の表層部にイオン注入法で不純
物を打ち込んだが、例えばプラズマドーピング法などを
用いて多結晶シリコン膜の表層部に不純物をドープして
もよい。
【００７６】前記実施の形態では、情報蓄積用容量素子
の下部電極をフィン型あるいは円筒型で構成するＤＲＡ
Ｍに適用した場合について説明したが、例えば図４４に
示すような単層の多結晶シリコン膜からなる下部電極８
０と、その上部に形成した容量絶縁膜８１および上部電
極８２とで情報蓄積用容量素子を構成するＤＲＡＭなど
に適用することもできる。
の下部電極をフィン型あるいは円筒型で構成するＤＲＡ
Ｍに適用した場合について説明したが、例えば図４４に
示すような単層の多結晶シリコン膜からなる下部電極８
０と、その上部に形成した容量絶縁膜８１および上部電
極８２とで情報蓄積用容量素子を構成するＤＲＡＭなど
に適用することもできる。
【００７７】また、ＤＲＡＭのみならず、メモリセル選
択用ＭＩＳＦＥＴの上部に配置した情報蓄積用容量素子
の容量絶縁膜を強誘導体材料で構成する不揮発性強誘導
体メモリ（ＦＲＡＭ）などに適用することもできる。
択用ＭＩＳＦＥＴの上部に配置した情報蓄積用容量素子
の容量絶縁膜を強誘導体材料で構成する不揮発性強誘導
体メモリ（ＦＲＡＭ）などに適用することもできる。
【００７８】
【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。
【００７９】表層部のみを高不純物濃度にした低不純物
濃度（またはノンドープ）の多結晶シリコン膜から基板
に不純物を拡散させて半導体領域を形成する本発明によ
れば、不純物の拡散を高精度に制御することが可能とな
る。
濃度（またはノンドープ）の多結晶シリコン膜から基板
に不純物を拡散させて半導体領域を形成する本発明によ
れば、不純物の拡散を高精度に制御することが可能とな
る。
【００８０】これにより、メモリセルサイズを縮小した
場合でも半導体領域の端部が素子分離用のフィールド絶
縁膜の下部に深く入り込むことがないので素子分離の余
裕を確保することができる。また、半導体領域と素子分
離用のチャネルストッパ層との接触面積が小さくなるの
で、リーク電流が低減し、メモリセルのリフレッシュサ
イクルが長いＤＲＡＭを実現することができる。
場合でも半導体領域の端部が素子分離用のフィールド絶
縁膜の下部に深く入り込むことがないので素子分離の余
裕を確保することができる。また、半導体領域と素子分
離用のチャネルストッパ層との接触面積が小さくなるの
で、リーク電流が低減し、メモリセルのリフレッシュサ
イクルが長いＤＲＡＭを実現することができる。
【００８１】さらに、上記多結晶シリコン膜の堆積に先
立って接続孔の底部の基板に不純物を打ち込んでおくこ
とにより、接続孔のアスペクト比が小さいために接続孔
の内部に多結晶シリコン膜が十分に堆積しないような場
合でも、高不純物濃度の半導体領域を形成することがで
きる。
立って接続孔の底部の基板に不純物を打ち込んでおくこ
とにより、接続孔のアスペクト比が小さいために接続孔
の内部に多結晶シリコン膜が十分に堆積しないような場
合でも、高不純物濃度の半導体領域を形成することがで
きる。
【図１】本発明の実施の形態１であるＤＲＡＭを示す半
導体基板の要部断面図である。
導体基板の要部断面図である。
【図２】本発明の実施の形態１であるＤＲＡＭの製造方
法を示す半導体基板の要部断面図である。
法を示す半導体基板の要部断面図である。
【図３】本発明の実施の形態１であるＤＲＡＭの製造方
法を示す半導体基板の要部断面図である。
法を示す半導体基板の要部断面図である。
【図４】本発明の実施の形態１であるＤＲＡＭの製造方
法を示す半導体基板の要部断面図である。
法を示す半導体基板の要部断面図である。
【図５】本発明の実施の形態１であるＤＲＡＭの製造方
法を示す半導体基板の要部断面図である。
法を示す半導体基板の要部断面図である。
【図６】本発明の実施の形態１であるＤＲＡＭの製造方
法を示す半導体基板の要部断面図である。
法を示す半導体基板の要部断面図である。
【図７】本発明の実施の形態１であるＤＲＡＭの製造方
法を示す半導体基板の要部断面図である。
法を示す半導体基板の要部断面図である。
【図８】本発明の実施の形態１であるＤＲＡＭの製造方
法を示す半導体基板の要部断面図である。
法を示す半導体基板の要部断面図である。
【図９】本発明の実施の形態１であるＤＲＡＭの製造方
法を示す半導体基板の要部断面図である。
法を示す半導体基板の要部断面図である。
【図１０】本発明の実施の形態１であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図１１】本発明の実施の形態１であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図１２】本発明の実施の形態１であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図１３】本発明の実施の形態１であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図１４】本発明の実施の形態１であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図１５】本発明の実施の形態１であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図１６】本発明の実施の形態１であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図１７】本発明の実施の形態１であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図１８】本発明の実施の形態１であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図１９】本発明の実施の形態１であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図２０】本発明の実施の形態１であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図２１】本発明の実施の形態１であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図２２】本発明の実施の形態１であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図２３】本発明の実施の形態１であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図２４】本発明の実施の形態１であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図２５】本発明の実施の形態１であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図２６】（ａ）は本発明の実施の形態１であるＤＲＡ
Ｍのメモリセルを構成する導電層の不純物濃度分布を示
すグラフ、（ｂ）は比較例の不純物濃度分布を示すグラ
フである。
Ｍのメモリセルを構成する導電層の不純物濃度分布を示
すグラフ、（ｂ）は比較例の不純物濃度分布を示すグラ
フである。
【図２７】本発明の実施の形態２であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図２８】本発明の実施の形態２であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図２９】本発明の実施の形態２であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図３０】本発明の実施の形態２であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図３１】本発明の実施の形態２であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図３２】本発明の実施の形態２であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図３３】本発明の実施の形態２であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図３４】本発明の実施の形態２であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図３５】本発明の実施の形態２であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図３６】本発明の実施の形態２であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図３７】本発明の実施の形態２であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図３８】本発明の実施の形態２であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図３９】本発明の実施の形態２であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図４０】本発明の実施の形態２であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図４１】本発明の実施の形態２であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図４２】本発明の実施の形態２であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図４３】本発明の実施の形態２であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図４４】本発明の他の実施の形態であるＤＲＡＭの製
造方法を示す半導体基板の要部断面図である。
造方法を示す半導体基板の要部断面図である。
１ 半導体基板 ２ ｐ型ウエル ３ ｎ型ウエル ４ フィールド酸化膜 ５ ｐ型チャネルストッパ層 ６ ｎ型チャネルストッパ層 ７ ゲート酸化膜 ８Ａ、８Ｂ、８Ｃ ゲート電極 ９Ａ ｎ- 型半導体領域 ９Ｂ ｎ+ 型半導体領域 ９Ｃ ｎ+ 型半導体領域 １０ ｎ型半導体領域（ソース、ドレイン領域） １１ ｐ型半導体領域（ソース、ドレイン領域） １２ 酸化シリコン膜 １３ サイドウォールスペーサ １４ 酸化シリコン膜 １５ 下部電極（蓄積電極） １６ 多結晶シリコン膜 １６Ａ フィン １６Ｂ フィン １７ 多結晶シリコン膜 １７Ａ フィン １８ 多結晶シリコン膜 １８Ａ フィン １９ 接続孔 ２０ 容量絶縁膜 ２１ 多結晶シリコン膜 ２１Ａ 上部電極（プレート電極） ２２ 酸化シリコン膜 ２３ ＢＰＳＧ膜 ２４ 接続孔 ２５ 多結晶シリコン・プラグ ２６ 接続孔 ２７ 接続孔 ２８ 接続孔 ２９ 接続孔 ３０ 配線 ３１ 配線 ３２ Ｔｉ膜 ３３ ＴｉＮ膜 ３４ Ｗ膜 ３５Ａ Ｔｉシリサイド層 ３５Ｂ Ｔｉシリサイド層 ３６ 層間絶縁膜 ３７ 配線 ３８ 配線 ３９ 配線 ４０ 接続孔 ４１ 接続孔 ４２ 層間絶縁膜 ４３ 配線 ４４ 配線 ４５ 配線 ５０ 窒化シリコン膜 ５１ 酸化シリコン膜 ５２ ＢＰＳＧ膜 ５３ 酸化シリコン膜 ５４ 酸化シリコン膜 ５５ 接続孔 ６０ 酸化シリコン膜 ６１ ＢＰＳＧ膜 ６２ 窒化シリコン膜 ６３ 接続孔 ６４ 接続孔 ６５ 多結晶シリコン膜 ６６ 多結晶シリコン膜 ６７ 多結晶シリコン・プラグ ６８ 酸化シリコン膜 ７０ サイドウォールスペーサ ７１ 窒化シリコン膜 ７２ 酸化シリコン膜 ７３ 接続孔 ７４ 多結晶シリコン膜 ７５ 酸化シリコン膜 ７６ 多結晶シリコン膜 ７７ 下部電極（蓄積電極） ７８容量絶縁膜 ７９ 上部電極（プレート電極） ８０ 下部電極（蓄積電極） ８１容量絶縁膜 ８２ 上部電極（プレート電極） Ｃ 情報蓄積用容量素子 Ｑｎ ｎチャネル型ＭＩＳＦＥＴ Ｑｐ ｐチャネル型ＭＩＳＦＥＴ Ｑｔ メモリセル選択用ＭＩＳＦＥＴ ＷＬ ワード線 ＢＬ ビット線
Claims (9)
- 【請求項１】 半導体基板上に形成した絶縁膜の一部を
開孔して前記半導体基板に達する接続孔を形成する工程
と、前記絶縁膜上に不純物を含まない、または低不純物
濃度の多結晶シリコン膜を堆積する工程と、前記多結晶
シリコン膜の表層部に不純物をドープする工程と、前記
半導体基板を熱処理し、前記多結晶シリコン膜の表層部
にドープした前記不純物を前記接続孔を通じて前記半導
体基板に拡散させることにより、前記接続孔の底部の前
記半導体基板に半導体領域を形成する工程とを含むこと
を特徴とする半導体集積回路装置の製造方法。 - 【請求項２】 半導体基板上に形成した絶縁膜の一部を
開孔して前記半導体基板に達する接続孔を形成する工程
と、前記接続孔の底部の前記半導体基板に不純物をドー
プする工程と、前記絶縁膜上に不純物を含まない、また
は低不純物濃度の多結晶シリコン膜を堆積する工程と、
前記多結晶シリコン膜の表層部に不純物をドープする工
程と、前記半導体基板を熱処理し、前記多結晶シリコン
膜の表層部にドープした前記不純物を前記接続孔を通じ
て前記半導体基板に拡散させることにより、前記接続孔
の底部の前記半導体基板に半導体領域を形成する工程と
を含むことを特徴とする半導体集積回路装置の製造方
法。 - 【請求項３】 請求項１または２記載の半導体集積回路
装置の製造方法であって、前記多結晶シリコン膜は、下
部電極と、前記下部電極上に形成された容量絶縁膜と、
前記容量絶縁膜上に形成された上部電極とからなる容量
素子の前記下部電極を構成することを特徴とする半導体
集積回路装置の製造方法。 - 【請求項４】 請求項３記載の半導体集積回路装置の製
造方法であって、前記容量素子は、ＤＲＡＭのメモリセ
ルを構成するメモリセル選択用ＭＩＳＦＥＴの上部に配
置されたスタックド構造の情報蓄積用容量素子であるこ
とを特徴とする半導体集積回路装置の製造方法。 - 【請求項５】 請求項４記載の半導体集積回路装置の製
造方法であって、前記情報蓄積用容量素子の下部電極の
一部をフィン形または円筒形に加工することを特徴とす
る半導体集積回路装置の製造方法。 - 【請求項６】 請求項３記載の半導体集積回路装置の製
造方法であって、前記容量素子は、不揮発性強誘導体メ
モリのメモリセルを構成するメモリセル選択用ＭＩＳＦ
ＥＴの上部に配置されたスタックド構造の情報蓄積用容
量素子であることを特徴とする半導体集積回路装置の製
造方法。 - 【請求項７】 請求項１または２記載の半導体集積回路
装置の製造方法であって、前記多結晶シリコン膜は、前
記接続孔の内部に埋め込まれたプラグの一部を構成する
ことを特徴とする半導体集積回路装置の製造方法。 - 【請求項８】 請求項１または２記載の半導体集積回路
装置の製造方法であって、前記低不純物濃度の多結晶シ
リコン膜の不純物濃度を１×１０20／cm3 以下とするこ
とを特徴とする半導体集積回路装置の製造方法。 - 【請求項９】 請求項１または２記載の半導体集積回路
装置の製造方法であって、前記多結晶シリコン膜の表層
部の不純物濃度を１×１０20／cm3 以上とすることを特
徴とする半導体集積回路装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8056316A JPH09246493A (ja) | 1996-03-13 | 1996-03-13 | 半導体集積回路装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8056316A JPH09246493A (ja) | 1996-03-13 | 1996-03-13 | 半導体集積回路装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09246493A true JPH09246493A (ja) | 1997-09-19 |
Family
ID=13023760
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8056316A Pending JPH09246493A (ja) | 1996-03-13 | 1996-03-13 | 半導体集積回路装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09246493A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013125970A (ja) * | 2011-12-15 | 2013-06-24 | Taiwan Semiconductor Manufacturing Co Ltd | Ｂｓｉイメージセンサー用半導体装置とその形成方法 |
| DE102012220166A1 (de) | 2012-03-09 | 2013-09-12 | Mitsubishi Electric Corporation | IGBT mit vertikalen Gräben und Verfahren zu seiner Herstellung |
-
1996
- 1996-03-13 JP JP8056316A patent/JPH09246493A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013125970A (ja) * | 2011-12-15 | 2013-06-24 | Taiwan Semiconductor Manufacturing Co Ltd | Ｂｓｉイメージセンサー用半導体装置とその形成方法 |
| DE102012220166A1 (de) | 2012-03-09 | 2013-09-12 | Mitsubishi Electric Corporation | IGBT mit vertikalen Gräben und Verfahren zu seiner Herstellung |
| US8841175B2 (en) | 2012-03-09 | 2014-09-23 | Mitsubishi Electric Corporation | Vertical trench IGBT and method for manufacturing the same |
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