JPH0992628A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】 【課題】不純物の注入ダメージによるディスロケーショ
ンを防止しつつ極薄のシャロージャンクションを形成す
る。 【解決手段】不純物注入予定領域ＮＬＤＤ上のポリシリ
コン層５４に砒素をイオン注入する。ポリシリコン層５
４への砒素注入が済んだ後、熱処理により、ポリシリコ
ン層５４中の砒素を不純物注入予定領域ＮＬＤＤの内部
に熱拡散させる。この熱処理の温度・時間をコントロー
ルすることにより、ポリシリコン層５４下部の不純物注
入予定領域ＮＬＤＤとこの領域を取り囲むＰ型ウェル２
０との間に、０.１〜０.２μｍ以下の極薄シャロージャ
ンクションを形成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、半導体基板上に
薄い拡散層によるＰＮ接合（シャロージャンクション）
を形成する方法の改良に関する。

【０００２】

【従来の技術】半導体基板上にシャロージャンクション
を形成する場合、通常、イオン注入と熱処理が行われ
る。たとえばＮ型基板内のＰ型ウェル表面に微細なＮ型
領域（高密度集積回路を構成する微小ＭＯＳトランジス
タのソース・ドレイン領域など）を形成する場合を考え
てみる。この場合、Ｎ型不純物として、たとえば砒素
（あるいはリン）がイオン注入される（注入のピークは
ウェル内部に位置する）。その後、注入された砒素がＰ
型ウェル内部に拡散して薄いＮ型拡散層（０.２〜０.３
μｍ程度）が形成されるように、熱処理（アニール・ド
ライブ）が行われる。こうして得られた薄いＮ型拡散層
とＰ型ウェルとの間にシャロージャンクションが形成さ
れる。

【０００３】

【発明が解決しようとする課題】上記方法では、シャロ
ージャンクション内部の半導体結晶に、イオン注入を行
ったために、基板表面側から０.１〜０.２μｍくらい
（約０.１５μｍ）の深さまでディスロケーションが生
じる（注入ダメージによる欠陥）。このディスロケーシ
ョンはジャンクションリーク電流の原因となる。このリ
ーク電流を抑え込むためには、シャロージャンクション
の深さ（半導体基板の断面から見ればシャロージャンク
ションの厚み）を０.２μｍ以上取らなければならな
い。

【０００４】ところで、熱拡散で０.２μｍの厚さのシ
ャロージャンクションを形成する場合、基板水平方向
（ジャンクションの両サイド）にも注入不純物（砒素）
が拡散し広がるため、シャロージャンクションの幅はど
うしても０.４μｍ以上になってしまう。シャロージャ
ンクションの一方サイドへの不純物拡散はその周囲にＰ
型素子分離層を設けることでブロックできるが、他方サ
イドはＭＯＳトランジスタのゲートチャネル領域になる
ため、このサイドへの不純物拡散はブロックできない。

【０００５】このことは、微小ＭＯＳトランジスタのソ
ース・ドレイン領域の幅（基板面に対して水平方向のサ
イズ）を０.２〜０.３μｍ以下にはできないことを示唆
している。このソース・ドレイン領域の幅を０.２〜０.
３μｍ以下にするにはこれらの領域を形成するシャロー
ジャンクションの深さを０.２μｍ以下にしなければな
らないが、そうすると前記注入ダメージによるジャンク
ションリーク電流の問題を解決できなくなる。

【０００６】すなわち、従来方法では、注入ダメージに
よるジャンクションリーク電流を抑えながら極薄のシャ
ロージャンクション（つまりは微細幅の不純物拡散領
域）を形成することが不可能であり、サブミクロンルー
ルレベルの半導体集積回路への適用が困難であった。

【０００７】この発明の目的は、不純物の注入ダメージ
によるディスロケーションを防止しつつ極薄のシャロー
ジャンクションを形成できる半導体装置の製造方法を提
供することである。

【０００８】

【課題を解決するための手段】上記目的を達成するため
に、この発明では、半導体領域（２０、２４）にＭＯＳ
トランジスタのゲート電極（第１ポリ４２）を形成し
（図１２〜１４）；前記ゲート電極（４２）の周囲の前
記半導体領域（２０、２４）内部に前記ＭＯＳトランジ
スタのソース・ドレイン形成予定領域（ＮＬＤＤ／ＰＬ
ＤＤ）を特定し（図１５〜１８；図３２〜３３）；前記
ソース・ドレイン形成予定領域（ＮＬＤＤ／ＰＬＤＤ）
を覆うように前記半導体領域（２０、２４）上にポリシ
リコン層（５４）を形成し（図１９〜２１；図３４）；
前記ソース・ドレイン形成予定領域（ＮＬＤＤ／ＰＬＤ
Ｄ）上の前記ポリシリコン層（５４）に不純物（砒素、
ボロンなど）を注入し（図２２〜２３；図３５）；注入
された前記不純物（砒素／ボロン）が前記ソース・ドレ
イン形成予定領域（ＮＬＤＤ／ＰＬＤＤ）内部に所定の
深さ（たとえば０.１μｍ）だけ熱拡散するような熱処
理を行うことで、この不純物（砒素／ボロン）が熱拡散
された領域（ＮＳＤ／ＰＳＤ）と前記半導体領域（２
０、２４）とでシャロージャンクションを形成（図２
４；図３６）している。

【０００９】前記ポリシリコン層（５４）が前記不純物
の注入ダメージを吸収する緩衝層として作用するため、
前記ソース・ドレイン形成予定領域（ＮＬＤＤ／ＰＬＤ
Ｄ）内部のシリコン結晶に欠陥（ディスロケーション）
が実質的に発生しない。するとこの欠陥に起因するジャ
ンクションリーク電流を抑え込むことができるから、前
記ソース・ドレイン形成予定領域（ＮＬＤＤ／ＰＬＤ
Ｄ）に極薄（０.１〜０.２μｍ以下）のＰＮ接合、すな
わちシャロージャンクションを形成することができる。

【００１０】

【発明の実施の形態】以下、図面を参照して、この発明
の一実施の形態に係る半導体装置の製造方法を説明す
る。なお、重複説明を避けるために、複数の図面に渡り
機能上共通する部分には共通の参照符号が用いられてい
る。

【００１１】図１〜図２９は、この発明の一実施の形態
に係る半導体装置（ＣＭＯＳトランジスタ構造部分を含
む）の製造方法の各工程を説明するための図である。

【００１２】図１＞結晶面のミラー指数が＜１００＞で
抵抗率１５Ω・ｃｍのＮ型シリコン基板１０（不純物濃
度は３ｘ１０の１４乗アトム・ｃｍー３程度）が用意さ
れる。その上にシリコン酸化膜（ＳiＯ2）１２が形成
（熱酸化）され、その上にシリコンチッ化膜（Ｓi3Ｎ
4）１４が形成（デポジション）される。

【００１３】図２＞チッ化膜１４上にレジスト層１６が
塗布される。しかる後に、所定パターンのマスクを用い
たフォトエッチングにより、一部のレジスト層１６およ
びチッ化膜１４が除去される。このレジスト層１６／チ
ッ化膜１４の除去部分に、たとえばＰ型不純物であるボ
ロンがイオン注入される。このイオン注入は、ドーズ量
が２〜４ｘ１０の１２乗ｃｍー２、加速電圧１５０ｋｅ
Ｖで、打ち込み深さ約４５０ｎｍ（４５００Å）となる
ように行われる。

【００１４】図３＞窒素ガス雰囲気中、１０５０℃〜１
１５０℃で４００〜６００分ほど熱処理を行うことによ
り、打ち込まれたボロンを熱拡散させてＰウェル２０を
形成するとともに、ウェル２０上のシリコン酸化物層１
２をドライブ酸化して厚手のフィールド酸化物層（Ｓi
Ｏ2）２２が形成する。（この酸化物層２２の厚みはウ
ェル２０に打ち込まれた不純物濃度に依存するもので、
不純物濃度が高いほど酸化物層２２は厚くなる。）その
後、残ったレジスト層１６およびチッ化膜１４がエッチ
ングにより除去される。すると、フィールド酸化物層２
２の隣（Ｐウェル２０の隣）に薄手のシリコン酸化物層
１２が露出する。

【００１５】上記フィールド酸化物層２２およびシリコ
ン酸化膜１２の上から、たとえばＮ型不純物であるリン
が、ドーズ量が２〜５ｘ１０の１２乗ｃｍー２、加速電
圧１２０ｋｅＶでイオン注入される。このイオン注入
は、リン（ＰＨ）が酸化膜１２を貫通してその下のＮ基
板１０に入り込むが、フィールド酸化物層２２は貫通し
ないように行われる。つまりフィールド酸化物層２２は
リン（ＰＨ）の注入に対してマスクとして作用する。

【００１６】図４＞窒素ガス雰囲気中、１０００℃〜１
１００℃で１２０〜３００分ほど熱処理（Ｎウェルドラ
イブ）を行うことにより、打ち込まれたリンを熱拡散さ
せてＮウェル２４を形成する。その後、上部のシリコン
酸化物がエッチングにより除去される。すると、互いに
隣接し段差のあるＰウェル２０およびＮウェル２４が露
出する。

【００１７】図５＞露出したＰウェル２０およびＮウェ
ル２４の上にシリコン酸化膜（ＳiＯ2）２６が形成（バ
ッファ酸化）され、その上にシリコンチッ化膜（Ｓi3Ｎ
4）２８が形成（デポジション）される。

【００１８】図６＞形成されたシリコンチッ化膜２８上
にレジスト３０が形成される。その後、このレジスト３
０を用いて、アクティブフォトエッチングにより、マス
ク３０のかかっていない部分のチッ化膜２８が除去され
る。その結果、レジスト３０の下にだけチッ化膜２８が
部分的に残る。

【００１９】図７＞Ｎウェル２４上をレジスト３２で保
護した後、Ｐ型不純物であるボロンがＰウェル２０側に
イオン注入される。このイオン注入は、ドーズ量が１〜
３ｘ１０の１３乗ｃｍー２、加速電圧５０ｋｅＶで、打
ち込み深さがおよそ１５０ｎｍ以下となるように行われ
る。これにより、チッ化膜２８の周囲のＰウェル２０に
ボロンが打ち込まれる。その後レジスト３２は除去され
る。

【００２０】図８＞窒素ガス雰囲気中、９００℃〜１０
００℃で６０〜１２０分ほど熱処理を行うことにより、
打ち込まれたボロンを熱拡散させてＰウェル２０内部に
Ｐ＋フィールドドープ領域３４を形成する。すると、こ
の領域３４の形成と同時並行して、ウェル２０および２
４上のシリコン酸化物層２６（チッ化膜２８のない部
分）が、９５０℃〜１０００℃で１２０〜２４０分ほど
フィールド酸化され、厚手のフィールド酸化物層（Ｓi
Ｏ2）３６が形成される。その後、この厚いフィールド
酸化物層３６の間に残った薄いシリコン酸化物層２６お
よびチッ化膜２８がエッチングで除去され、フィールド
酸化物層３６の間のウェル２０および２４の表面が露出
する。

【００２１】図９＞酸化性雰囲気中、９００℃で１２分
ほど熱処理を行うことにより、フィールド酸化物層３６
の間のウェル２０および２４の表面に２０〜５０ｎｍ程
度のプリゲート酸化膜３８が形成される。この酸化膜３
８を介して、その下のＰウェル２０表面にＰ型不純物が
チャネルドープされる。

【００２２】図１０＞上記チャネルドープは、ボロンの
イオン注入により行われる。このイオン注入は、ドーズ
量が１〜３ｘ１０の１２乗ｃｍー２、加速電圧２０ｋｅ
Ｖで、打ち込み深さ約６０ｎｍとなるように行われる。
これにより、２つのＰ＋フィールドドープ領域（素子分
離領域）３４の間にチャネルドープ領域４１が形成され
る。このチャネルドープは、そこに形成されるＭＯＳト
ランジスタのゲートしきい値（Ｖｔｈ）を所望値に制御
するために行われる。このチャネルドープが済むと、プ
リゲート酸化膜３８はエッチングにより除去される。

【００２３】図１１＞プリゲート酸化膜３８を除去しウ
ェル２０および２４の表面を露出させてから、その上に
所定の厚さ（１０〜２０ｎｍ程度）のゲート酸化膜（Ｓ
iＯ2）４０が形成される。

【００２４】図１２＞ゲート酸化膜４０を形成した後、
その上部にポリシリコン層（ゲート電極用の第１ポリシ
リコン層）４２が形成される。その後、熱酸化により、
この層４２上が１０ｎｍ程度の薄いシリコン酸化物層４
４で覆われる。この層４４の上に、厚さ１００〜２００
ｎｍ程度のシリコンチッ化物層４５がデポジションされ
る。

【００２５】図１３＞上記シリコンチッ化物層４５は、
所望のゲート電極・ゲート配線パターンを得るために、
レジスト４６で覆われる。

【００２６】図１４＞その後、フォトエッチングによ
り、ＣＭＯＳを構成するＮチャネル／ＰチャネルＭＯＳ
トランジスタのゲートとなる部分を除き、層４２〜４５
が除去される。

【００２７】図１５＞次に、Ｎウェル２４側にレジスト
４８をかけ、このレジスト４８をマスクとして、第１ポ
リシリコン層４２の両脇のＰウェル２０内に、Ｎ型不純
物たとえばリンが、ドーズ量が４ｘ１０の１３乗ｃｍー
２、加速電圧４０ｋｅＶで、打ち込み深さ約５０ｎｍと
なるようにイオン注入される。

【００２８】ここでのイオン注入は軽度なもので、これ
により層４２の両脇のＰウェル２０内にＮ型軽ドープド
レイン領域ＮＬＤＤ（Ｎ型不純物注入予定領域；形成予
定領域）が形成される。その後、レジスト４８はフォト
エッチングにより除去される。

【００２９】図１６＞次に、Ｐウェル２０側にレジスト
５０をかけ、このレジスト５０をマスクとして、ポリシ
リコン層４２の両脇のＮウェル２４内に、Ｐ型不純物た
とえばボロン（Ｂ）が、ドーズ量が４〜８ｘ１０の１２
乗ｃｍー２、加速電圧２０〜３０ｋｅＶで、打ち込み深
さ約７０ｎｍとなるようにイオン注入される。

【００３０】ここでのイオン注入も軽度なもので、これ
により層４２の両脇のＮウェル２４内にＰ型軽ドープド
レイン領域ＰＬＤＤ（Ｐ型不純物注入予定領域；形成予
定領域）が形成される。その後、レジスト５０はフォト
エッチングにより除去される。

【００３１】図１７＞レジスト５０の除去後、その上部
に、たとえばPECVD（Plasma Enhanced Chemical Vapor
Deposition）により、厚さ３００ｎｍ程度のシリコン酸
化物５２がデポジションされる。

【００３２】図１８＞その後、酸化膜エッチバックを施
すことにより、層４２〜４５の突起構造の側壁にシリコ
ン酸化物のスペーサ５３を残して、その他のシリコン酸
化物５２が除去される。このとき、シリコンチッ化物層
４５上には、極薄のシリコン酸化膜５２が残る。このシ
リコン酸化物（５２、５３）で囲まれた層４２〜４５
が、ＣＭＯＳトランジスタのゲート電極となる。

【００３３】図１９＞ＣＭＯＳトランジスタのゲート電
極（４２〜４５）およびその周囲の軽ドープドレイン領
域（ＮＬＤＤ／ＰＬＤＤ）の形成が済むと、ライトエッ
チにより軽くシリコン酸化物の表面を除去してから、そ
の上部に第２ポリシリコン層５４がデポジションされ
る。このデポジションは厚さ２００〜３００ｎｍ程度に
なるまで行われる。

【００３４】なお、ポリシリコン層５４は、その後に行
われる不純物（砒素／ボロンなど）のイオン注入による
ダメージで軽ドープドレイン（ＮＬＤＤ／ＰＬＤＤ）領
域のシリコン結晶に欠陥（ディスロケーション）が生じ
るのを防止するための緩衝層（バッファ層）として作用
する。この緩衝層（５４）の厚さは、不純物注入の条件
（ドーズ量・加速電圧など）との相関で決められるもの
で、個々の実施態様に応じて適宜変更されるパラメータ
である。

【００３５】図２０＞次に、軽ドープドレイン（ＮＬＤ
Ｄ／ＰＬＤＤ）領域上に所定のパターンニングを施した
レジスト５６（厚さ１〜１.５μｍ程度）をかける。こ
のレジスト５６をマスクとして用い、レジストエッチバ
ック（ＲＥＢ）を行うことにより、レジスト５６をかけ
た領域（ＮＬＤＤ／ＰＬＤＤ）以外の部分のポリシリコ
ン層５４を除去する。

【００３６】図２１＞不要なポリシリコン層５４を除去
したあと残留レジスト５６を取り除くと、Ｐウェル２０
内ＮチャネルＭＯＳトランジスタの軽ドープドレイン領
域ＮＬＤＤ上に第１のポリシリコン配線層５４（後の５
４ａ）が残り、Ｎウェル２４内ＰチャネルＭＯＳトラン
ジスタの軽ドープドレイン領域ＰＬＤＤ上に第２のポリ
シリコン配線層５４（後の５４ｂ）が残る。

【００３７】図２２＞次に、Ｎウェル２４側にレジスト
５９をかけ、このレジスト５９をマスクとして、Ｐウェ
ル２０側のポリシリコン層５４に、Ｎ型不純物である砒
素（Ａｓ）が、ドーズ量が１〜２ｘ１０の１６乗ｃｍー
２、加速電圧３０〜５０ｋｅＶで、打ち込み深さ約５０
ｎｍとなるようにイオン注入される（ポリシリコン層５
４の厚さが２００ｎｍ程度の場合）。このイオン注入に
より、Ｐウェル２０側のポリシリコン層５４のＮ型不純
物濃度が高くなる。（従来方法では、このイオン注入の
ドーズ量は５〜７ｘ１０の１５乗ｃｍー２程度に選ば
れ、６０ｋｅＶ以上の加速電圧が用いられることが多
い。本願発明では、他の条件が同じなら、従来よりもド
ーズ量が多く、その分加速電圧が低めに選ばれてい
る。） 上記イオン注入は砒素がシリコン層５４を貫通してその
直下の軽ドープドレイン領域ＮＬＤＤに届かないように
行われる。このため、軽ドープドレイン領域ＮＬＤＤ内
のシリコン結晶には、注入ダメージによる欠陥（ディス
ロケーション）は実質的に生じない。

【００３８】図２３＞領域ＮＬＤＤ上のポリシリコン層
５４への砒素注入が終了したら、レジスト層５９を除去
し、Ｐウェル２０側にレジスト６０をかける。このレジ
スト６０をマスクとして、Ｎウェル２４側のポリシリコ
ン層５４に、Ｐ型不純物であるボロン化合物（ボロンフ
ッ化物ＢＦ2）が、ドーズ量が３〜１０ｘ１０の１５乗
ｃｍー２、加速電圧１０〜３０ｋｅＶで、打ち込み深さ
約２０ｎｍとなるようにイオン注入される（ポリシリコ
ン層５４の厚さが２００ｎｍ程度の場合）。このイオン
注入により、Ｎウェル２４側のポリシリコン層５４のＰ
型不純物濃度が高くなる。（従来方法では、このイオン
注入のドーズ量は２〜３ｘ１０の１５乗ｃｍー２程度に
選ばれ、４０ｋｅＶ以上の加速電圧が用いられることが
多い。本願発明では、他の条件が同じなら、従来よりも
ドーズ量が多く、その分加速電圧が低めに選ばれる。） 上記イオン注入はボロンがシリコン層５４を貫通してそ
の直下の軽ドープドレイン領域ＰＬＤＤに届かないよう
に行われる。このため、軽ドープドレイン領域ＰＬＤＤ
内のシリコン結晶には、注入ダメージによる欠陥（ディ
スロケーション）は実質的に生じない。

【００３９】図２４＞領域ＰＬＤＤ上のポリシリコン層
５４へのボロン注入が終了したら、レジスト層５９を除
去する。それから、８５０〜１０００℃の窒素ガス雰囲
気中で３０〜６０分ほど熱処理（アニール・ドライブ）
が施される。

【００４０】これにより、Ｎ型不純物（砒素）を高濃度
に含んだポリシリコン層５４ａからその直下の軽ドープ
ドレイン領域ＮＬＤＤ内部にＮ型不純物（砒素）が熱拡
散され、ここに比較的不純物濃度の高いＮ＋型不純物拡
散層ＮＳＤが形成される。

【００４１】同時に、Ｐ型不純物（ボロン）を高濃度に
含んだポリシリコン層５４ｂからその直下の軽ドープド
レイン領域ＰＬＤＤ内部にＰ型不純物（ボロン）が熱拡
散され、ここに比較的不純物濃度の高いＰ＋型不純物拡
散層ＰＳＤが形成される。

【００４２】上記高濃度不純物拡散層ＮＳＤ（Ｎ＋）と
Ｐウェル２０との間にＰＮ接合が形成される。この接合
部分の厚み（ウェル表面からの深さ）がたとえば０.１
〜０.２μｍ程度となるように、上記アニール・ドライ
ブの温度・時間がコントロールされる。こうしてＰウェ
ル２０側のＮチャネルＭＯＳトランジスタのソース・ド
レイン領域に、Ｎ＋型シャロージャンクションが形成さ
れる。このＮ＋型シャロージャンクション上のポリシリ
コン層５４ａは、ＮチャネルＭＯＳトランジスタのソー
ス・ドレイン配線層となる。

【００４３】同様に、上記高濃度不純物拡散層ＰＳＤ
（Ｐ＋）とＮウェル２４との間にＰＮ接合が形成され
る。この接合部分の厚み（ウェル表面からの深さ）がた
とえば０.１〜０.２μｍ程度となるように、上記アニー
ル・ドライブの温度・時間がコントロールされる。こう
してＮウェル２４側のＰチャネルＭＯＳトランジスタの
ソース・ドレイン領域に、Ｐ＋型シャロージャンクショ
ンが形成される。このＰ＋型シャロージャンクション上
のポリシリコン層５４ｂは、ＰチャネルＭＯＳトランジ
スタのソース・ドレイン配線層となる。

【００４４】図２５＞こうしてＣＭＯＳトランジスタの
基本構造が出来上がった後、その上面をＢＰＳＧ（Boro
n Phosphorus Silicate Glass）でできたガラス層６２
で覆い（ＢＰＳＧのデポジションリフロー）、デバイス
を保護する。

【００４５】図２６＞デバイスを層６２で保護したあ
と、その上にレジスト６４をかけ（コンタクトフォ
ト）、Ｐウェル２０内ＮチャネルＭＯＳトランジスタの
ソース（またはドレイン）ＮＳＤ上のＮ＋ポリシリコン
層５４ａに届く貫通孔６５を開ける（コンタクトエッ
チ）。

【００４６】図２７＞レジスト６４をマスクとし、タン
グステンＷのスパッタリングにより、この孔６５を埋め
る。これにより、Ｐウェル２０内ＮチャネルＭＯＳトラ
ンジスタのソース（またはドレイン）ＮＳＤを電気的に
デバイス上部に引き出す金属埋込物（タングステンプラ
グ）６８が得られる。

【００４７】その後、ＢＰＳＧ層６２上に、タングステ
ンプラグ６８の上部に接触する金属配線層（アルミ配線
層）６６が形成される。

【００４８】図２８＞この配線層６６上にレジスト７０
をかけ、金属エッチングにより、所定のアルミ配線パタ
ーンを形成する。

【００４９】図２９＞最後に、配線後のデバイス上部を
パッシベーション膜７４で覆い、所定の信号パッド（図
示せず）を形成すると、ＣＭＯＳデバイスが完成する。

【００５０】次に、図３０を参照して、図２２〜２３の
製造工程における不純物の注入エネルギをどのように決
定すべきかを定性的に説明する。

【００５１】たとえば厚さ２００ｎｍのポリシリコン層
５４に砒素をイオン注入して深さ０.１μｍのシャロー
ジャンクションを形成する場合は、ドーズ量を９ｘ１０
の１５乗（９Ｅ１５）程度とし、加速電圧を５０ｋｅＶ
程度以下とすればよい。ドーズ量が１ｘ１０の１６乗
（１Ｅ１６）程度なら、加速電圧は４０ｋｅＶ程度以下
とすればよい。

【００５２】同様に、たとえば厚さ２００ｎｍのポリシ
リコン層５４にボロンフッ化物をイオン注入して深さ
０.２μｍのシャロージャンクションを形成する場合
は、ドーズ量を４ｘ１０の１５乗（４Ｅ１５）程度と
し、加速電圧を３０ｋｅＶ程度以下とすればよい。

【００５３】なお、図３０は、所望のシャロージャンク
ションを得るにあたり不純物のイオン注入時におけるド
ーズ量と加速電圧の相関関係を定性的に図解するために
示したもので、図中の数値は恒常的なものではない。不
純物注入後の熱処理がどのようになされるかを含め、種
々な実際の状況下で、図３０中の数値は適宜修正される
べきである。

【００５４】また、図３０のグラフはポリシリコン層５
４の膜厚を２００ｎｍとした場合のものである。定性的
に言って、この膜厚が変われば、図３０の水平軸（注入
エネルギ）がずれる。

【００５５】図３１〜図３６は、この発明の一実施の形
態に係る半導体装置の製造方法において、一部の工程に
おける要部平面と対応断面との関係を説明するための図
である。これらの図中、左側は半導体基板上面から見お
ろした平面図であり、右側は左側図の破線矢印方向の断
面図である。

【００５６】図３１＞図１１の工程に対応するもので、
ＮチャネルＭＯＳトランジスタの形成予定領域を示して
いる。

【００５７】図３２＞図１５の工程に対応するもので、
ＮチャネルＭＯＳトランジスタのゲート形成予定領域
（４５）およびソース・ドレイン形成予定領域（ＮＬＤ
Ｄ）を示している。ここで、一対のソース・ドレイン形
成予定領域（ＮＬＤＤ）の間にＭＯＳトランジスタのチ
ャネル領域が形成され、このチャネル領域上にゲート酸
化膜４０を介してゲート電極用の第１ポリシリコン層４
２が設けられている。

【００５８】図３３＞図１８の工程に対応するもので、
ＮチャネルＭＯＳトランジスタのゲート形成予定領域
（４５）にシリコン酸化物のサイドウォール５３が形成
された状態を示している。

【００５９】図３４＞図２０の工程に対応するもので、
ＮチャネルＭＯＳトランジスタの形成予定領域を覆う第
２ポリシリコン層（イオン注入緩衝層）５４と、所定の
パターンニングを施したレジスト層５６が形成された状
態を示している。

【００６０】図３５＞図２２の工程に対応するもので、
ポリシリコン緩衝層５４に砒素Ａｓがイオン注入される
場合をデフォルメして示している。図中右側のポリシリ
コン層５４の上側斜線が注入された砒素である。この注
入砒素は層５４にブロックされ、その直下の軽ドープド
レイン領域ＮＬＤＤに届いていない。すなわち、領域Ｎ
ＬＤＤは砒素のイオン注入のダメージを受けていない。

【００６１】図３６＞図２４の工程に対応するもので、
ポリシリコン緩衝層５４に注入された砒素Ａｓが熱処理
（アニール・ドライブ）により直下の軽ドープドレイン
領域ＮＬＤＤに熱拡散された様子を示している。軽ドー
プドレイン領域ＮＬＤＤの厚さ（ウェル上面からの深
さ）をたとえば０.１μｍとすれば、熱拡散された砒素
の拡散深さは０.１〜０.１５μｍ程度にコントロールさ
れる。この場合、砒素の拡散領域中のシリコン結晶に欠
陥（ディスロケーション）は事実上存在しない。したが
って、拡散砒素によるＮ＋領域ＮＳＤとＰ型ウェルとの
間のＰＮ接合（シャロージャンクション）には、結晶欠
陥に起因するジャンクションリークは生じないことにな
る。

【００６２】図３７〜図３９は、この発明の一実施の形
態に係る半導体装置の製造方法において、他の工程にお
ける要部平面と対応断面との関係を説明するための図で
ある。これらの図中、左側は半導体基板上面から見おろ
した平面図であり、右側は左側図の破線矢印方向の断面
図である。なお、図３７〜図３９の断面破線の向きは、
図３１〜図３６の断面破線の向きと９０°異なってい
る。このため、図３７〜図３９の断面図形は図２６等と
違っている。

【００６３】図３７＞ゲート領域（層４２〜４５）の一
部を残してその他の部分がレジスト１およびレジスト２
でマスクされている。このマスクを用いて、このゲート
領域上部のシリコンチッ化物４５およびその下のシリコ
ン酸化物４４がエッチングにより除去される。

【００６４】図３８＞エッチングによりゲート領域上部
のシリコンチッ化物４５およびその下のシリコン酸化物
４４が除去され、さらにレジストが除去された状態を示
している。

【００６５】図３９＞図２６の工程に対応するもので、
ガラス保護層（ＢＰＳＧ）６２形成後その上にパターン
ニングしたレジスト６４をかけ、ソース電極引き出し用
の孔６５とゲート電極引き出し用の孔６７を形成した状
態を示す。

【００６６】図３１〜図３９はＣＭＯＳトランジスタの
うちＮチャネルトランジスタ側のみを示しているが、Ｐ
チャネル側も同様に構成できる。

【００６７】なお、実施形態で示された２種の導電性
（Ｎ／Ｐ）を入れ替えて、Ｐ型基板（１０）でこの発明
を実施することもできる。

【００６８】

【発明の効果】この発明によれば、不純物注入予定領域
上のポリシリコン層に不純物注入を行うことで、このポ
リシリコン層下の半導体結晶に注入ダメージが与えられ
るのを防止している。これにより、注入ダメージが原因
のジャンクションリーク電流を抑え込むことができる。
ポリシリコン層への不純物注入が済んだ後、熱処理によ
り、ポリシリコン層中の不純物を不純物注入予定領域内
部に熱拡散させる。この熱処理の温度・時間をコントロ
ールすることにより、ポリシリコン層下部の不純物注入
予定領域に、０.１〜０.２μｍ以下の極薄シャロージャ
ンクションを形成することができる。すると、この領域
に形成される不純物領域の幅も極小化できる。その結
果、この発明をＭＯＳトランジスタのソース・ドレイン
領域形成に利用した場合、チャネル長（ゲート電極用ポ
リシリコンの幅）を０.２〜０.４μｍ以下にしてもジャ
ンクションリーク電流の問題がないＭＯＳトランジスタ
を得ることができる。

【図面の簡単な説明】

【図１】この発明の一実施の形態に係る半導体装置（Ｃ
ＭＯＳトランジスタ構造）の製造方法を説明するための
第１段階の図。

【図２】上記の製造方法を説明するための第２段階の
図。

【図３】上記の製造方法を説明するための第３段階の
図。

【図４】上記の製造方法を説明するための第４段階の
図。

【図５】上記の製造方法を説明するための第５段階の
図。

【図６】上記の製造方法を説明するための第６段階の
図。

【図７】上記の製造方法を説明するための第７段階の
図。

【図８】上記の製造方法を説明するための第８段階の
図。

【図９】上記の製造方法を説明するための第９段階の
図。

【図１０】上記の製造方法を説明するための第１０段階
の図。

【図１１】上記の製造方法を説明するための第１１段階
の図。

【図１２】上記の製造方法を説明するための第１２段階
の図。

【図１３】上記の製造方法を説明するための第１３段階
の図。

【図１４】上記の製造方法を説明するための第１４段階
の図。

【図１５】上記の製造方法を説明するための第１５段階
の図。

【図１６】上記の製造方法を説明するための第１６段階
の図。

【図１７】上記の製造方法を説明するための第１７段階
の図。

【図１８】上記の製造方法を説明するための第１８段階
の図。

【図１９】上記の製造方法を説明するための第１９段階
（不純物注入予定領域ＮＬＤＤ／ＰＬＤＤ上にポリシリ
コン層５４をデポジション）の図。

【図２０】上記の製造方法を説明するための第２０段階
（不純物注入予定領域ＮＬＤＤ／ＰＬＤＤ上のポリシリ
コン層５４のパターンニング）の図。

【図２１】上記の製造方法を説明するための第２１段階
（不純物注入予定領域ＮＬＤＤ／ＰＬＤＤ上にポリシリ
コン層５４を残すエッチング）の図。

【図２２】上記の製造方法を説明するための第２２段階
（不純物注入予定領域ＮＬＤＤ上のポリシリコン層５４
に砒素Ａｓをイオン注入）の図。

【図２３】上記の製造方法を説明するための第２３段階
（不純物注入予定領域ＰＬＤＤ上のポリシリコン層５４
にボロン化合物ＢＦ２をイオン注入）の図。

【図２４】上記の製造方法を説明するための第２４段階
（ポリシリコン層５４に不純物を注入したあと熱処理を
行い、不純物注入予定領域ＮＬＤＤ／ＰＬＤＤ内部に注
入不純物を熱拡散してシャロージャンクションＮＳＤ／
ＰＳＤを形成）の図。

【図２５】上記の製造方法を説明するための第２５段階
の図。

【図２６】上記の製造方法を説明するための第２６段階
の図。

【図２７】上記の製造方法を説明するための第２７段階
の図。

【図２８】上記の製造方法を説明するための第２８段階
の図。

【図２９】上記の製造方法を説明するための第２９段階
の図。

【図３０】上記の製造方法の第２２〜２３段階において
シャロージャンクションを形成するために不純物の注入
エネルギをどのように決定すべきかを定性的に説明する
ための図。

【図３１】上記の製造方法の第１１段階において半導体
断面とその対応部分の上面との関係を説明する図。

【図３２】上記の製造方法の第１５段階において半導体
断面とその対応部分の上面との関係を説明する図。

【図３３】上記の製造方法の第１８段階において半導体
断面とその対応部分の上面との関係を説明する図。

【図３４】上記の製造方法の第２０段階において半導体
断面とその対応部分の上面との関係を説明する図。

【図３５】上記の製造方法の第２２段階において半導体
断面とその対応部分の上面との関係を説明する図。

【図３６】上記の製造方法の第２４段階において半導体
断面とその対応部分の上面との関係を説明する図。

【図３７】上記の製造方法の第２４段階から第２６段階
への過程において半導体断面（図２４〜図２６とは断面
の切り口が違う）とその対応部分の上面との関係を説明
する第１の図。

【図３８】上記の製造方法の第２４段階から第２６段階
への過程において半導体断面（図２４〜図２６とは断面
の切り口が違う）とその対応部分の上面との関係を説明
する第２の図。

【図３９】上記の製造方法の第２６段階において半導体
断面（図２６とは断面の切り口が違う）とその対応部分
の上面との関係を説明する図。

【符号の説明】

１０…Ｎ型シリコン基板；１２、２６、３８、４４、５
２…シリコン酸化物（ＳiＯ2）層；１４、２８、４５…
シリコンチッ化物（Ｓi3Ｎ4）層；１６、３０、３２、
４６、４８、５０、５９、６０、６４、７０…レジスト
層；２０…Ｐ型ウェル（半導体領域）；２２、３６…フ
ィールド酸化物（ＳiＯ2）層；２４…Ｎ型ウェル（半導
体領域）；３４…高濃度Ｐ型ウェル（Ｐ＋ｗｅｌｌ）；
４０…シリコン酸化物層（ゲート酸化膜）；４１…チャ
ネルドープ領域；４２…第１ポリシリコン層（ゲート電
極用ポリシリコン層）；５３…サイドウォール（ＳiＯ
2）；５４、５４ａ、５４ｂ…第２ポリシリコン層（イ
オン注入緩衝層；半導体材料層）；５６…レジスト（第
２ポリシリコン層パターンニング）；６２…ガラス層
（ＢＰＳＧ）；６５、６７…孔；６６…アルミ配線層；
６８…タングステンプラグ（金属埋込物）；７４…パッ
シベーション膜；ＮＬＤＤ…Ｎ型軽ドープドレイン（Ｎ
型不純物注入予定領域；形成予定領域）；ＰＬＤＤ…Ｐ
型軽ドープドレイン（Ｐ型不純物注入予定領域；形成予
定領域）；ＮＳＤ（Ｎ＋）…Ｎ型ソース・ドレイン領域
（シャロージャンクション）；ＰＳＤ（Ｐ＋）…Ｐ型ソ
ース・ドレイン領域（シャロージャンクション）。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/336

Claims (7)

【特許請求の範囲】
1. 【請求項１】半導体領域に形成予定領域を特定し；前記
   形成予定領域を覆うように前記半導体領域上に所定の半
   導体材料層を形成し；前記形成予定領域上の前記半導体
   材料層に不純物を注入し；注入された前記不純物が前記
   形成予定領域内部に所定の深さだけ拡散するような処理
   を行うことで、この不純物が拡散された領域と前記半導
   体領域とでシャロージャンクションを形成することを特
   徴とする半導体装置の製造方法。
2. 【請求項２】半導体領域に形成予定領域を特定し；前記
   形成予定領域を覆うように前記半導体領域上にポリシリ
   コン層を形成し；前記形成予定領域上の前記ポリシリコ
   ン層に不純物を注入し；注入された前記不純物が前記形
   成予定領域内部に所定の深さだけ熱拡散するような熱処
   理を行うことで、この不純物が熱拡散された領域と前記
   半導体領域とでシャロージャンクションを形成すること
   を特徴とする半導体装置の製造方法。
3. 【請求項３】半導体領域にＭＯＳトランジスタのゲート
   電極を形成し；前記ゲート電極の周囲の前記半導体領域
   内部に前記ＭＯＳトランジスタのソース・ドレイン形成
   予定領域を特定し；前記ソース・ドレイン形成予定領域
   を覆うように前記半導体領域上にポリシリコン層を形成
   し；前記ソース・ドレイン形成予定領域上の前記ポリシ
   リコン層に不純物を注入し；注入された前記不純物が前
   記ソース・ドレイン形成予定領域内部に所定の深さだけ
   熱拡散するような熱処理を行うことで、この不純物が熱
   拡散された領域と前記半導体領域とでシャロージャンク
   ションを形成することを特徴とする半導体装置の製造方
   法。
4. 【請求項４】半導体基板内にウェル領域を形成し；前記
   ウェル領域にＭＯＳトランジスタのゲート電極を形成
   し；前記ゲート電極の周囲の前記ウェル領域内部に前記
   ＭＯＳトランジスタのソース・ドレイン形成予定領域を
   特定し；前記ソース・ドレイン形成予定領域を覆うよう
   に前記ウェル領域上にポリシリコン層を形成し；前記ソ
   ース・ドレイン形成予定領域上の前記ポリシリコン層に
   不純物を注入し；注入された前記不純物が前記ソース・
   ドレイン形成予定領域内部に所定の深さだけ熱拡散する
   ような熱処理を行うことで、この不純物が熱拡散された
   領域と前記ウェル領域とでシャロージャンクションを形
   成することを特徴とする半導体装置の製造方法。
5. 【請求項５】半導体基板内にＰ型ウェル領域およびＮ型
   ウェル領域を形成し；前記Ｐ型ウェル領域にＮチャネル
   ＭＯＳトランジスタ用ゲート電極を形成するとともに、
   前記Ｎ型ウェル領域にＰチャネルＭＯＳトランジスタ用
   ゲート電極を形成し；前記ＮチャネルＭＯＳトランジス
   タ用ゲート電極の周囲の前記Ｐ型ウェル領域内部に前記
   ＮチャネルＭＯＳトランジスタのソース・ドレイン形成
   予定領域を特定するとともに、前記ＰチャネルＭＯＳト
   ランジスタ用ゲート電極の周囲の前記Ｎ型ウェル領域内
   部に前記ＰチャネルＭＯＳトランジスタのソース・ドレ
   イン形成予定領域を特定し；前記ＮチャネルＭＯＳトラ
   ンジスタのソース・ドレイン形成予定領域を覆うように
   前記Ｐ型ウェル領域上にポリシリコン層を形成するとと
   もに、前記ＰチャネルＭＯＳトランジスタのソース・ド
   レイン形成予定領域を覆うように前記Ｎ型ウェル領域上
   にポリシリコン層を形成し；前記ＮチャネルＭＯＳトラ
   ンジスタのソース・ドレイン形成予定領域上の前記ポリ
   シリコン層にＮ型不純物を注入するとともに、前記Ｐチ
   ャネルＭＯＳトランジスタのソース・ドレイン形成予定
   領域上の前記ポリシリコン層にＰ型不純物を注入し；注
   入された前記Ｎ型不純物が前記ＮチャネルＭＯＳトラン
   ジスタのソース・ドレイン形成予定領域内部に所定の深
   さだけ熱拡散するような熱処理を行うことで、このＮ型
   不純物が熱拡散されたＮ型領域と前記Ｐ型ウェル領域と
   で第１のシャロージャンクションを形成するとともに、
   注入された前記Ｐ型不純物が前記ＰチャネルＭＯＳトラ
   ンジスタのソース・ドレイン形成予定領域内部に所定の
   深さだけ熱拡散するような熱処理を行うことで、このＰ
   型不純物が熱拡散されたＰ型領域と前記Ｎ型ウェル領域
   とで第２のシャロージャンクションを形成することを特
   徴とする半導体装置の製造方法。
6. 【請求項６】半導体基板内にＰ型ウェル領域およびＮ型
   ウェル領域を形成し；前記Ｐ型ウェル領域にＮチャネル
   ＭＯＳトランジスタ用ゲート電極を形成するとともに、
   前記Ｎ型ウェル領域にＰチャネルＭＯＳトランジスタ用
   ゲート電極を形成し；前記ＮチャネルＭＯＳトランジス
   タ用ゲート電極の周囲の前記Ｐ型ウェル領域内部に前記
   ＮチャネルＭＯＳトランジスタのソース・ドレイン形成
   予定領域を特定するとともに、前記ＰチャネルＭＯＳト
   ランジスタ用ゲート電極の周囲の前記Ｎ型ウェル領域内
   部に前記ＰチャネルＭＯＳトランジスタのソース・ドレ
   イン形成予定領域を特定し；前記ＮチャネルＭＯＳトラ
   ンジスタのソース・ドレイン形成予定領域を覆うように
   前記Ｐ型ウェル領域上にポリシリコン層を形成するとと
   もに、前記ＰチャネルＭＯＳトランジスタのソース・ド
   レイン形成予定領域を覆うように前記Ｎ型ウェル領域上
   にポリシリコン層を形成し；前記ＮチャネルＭＯＳトラ
   ンジスタのソース・ドレイン形成予定領域上の前記ポリ
   シリコン層に、第１のドーズ量および第１の注入エネル
   ギでもってＮ型不純物を注入するとともに；前記Ｐチャ
   ネルＭＯＳトランジスタのソース・ドレイン形成予定領
   域上の前記ポリシリコン層に、前記第１のドーズ量より
   も少ない第２のドーズ量および前記第１の注入エネルギ
   よりも低い第２の注入エネルギでもってＰ型不純物を注
   入し；注入された前記Ｎ型不純物が前記ＮチャネルＭＯ
   Ｓトランジスタのソース・ドレイン形成予定領域内部に
   所定の深さだけ熱拡散するような熱処理を行うことで、
   このＮ型不純物が熱拡散されたＮ型領域と前記Ｐ型ウェ
   ル領域とで第１のシャロージャンクションを形成すると
   ともに、注入された前記Ｐ型不純物が前記ＰチャネルＭ
   ＯＳトランジスタのソース・ドレイン形成予定領域内部
   に所定の深さだけ熱拡散するような熱処理を行うこと
   で、このＰ型不純物が熱拡散されたＰ型領域と前記Ｎ型
   ウェル領域とで第２のシャロージャンクションを形成す
   ることを特徴とする半導体装置の製造方法。
7. 【請求項７】半導体基板と；前記基板中に形成される第
   １導電型第１ウェルと；前記第１ウェルに隣接して前記
   基板中に形成される第２導電型第２ウェルと；前記第１
   ウェル中に形成される第２導電型の第１軽ドープドレイ
   ン領域と；前記第２ウェル中に形成される第１導電型の
   第２軽ドープドレイン領域と；前記第１軽ドープドレイ
   ン領域に接触して形成されるものであって、第２導電型
   の不純物が注入された第１ポリシリコン配線層と；前記
   第２軽ドープドレイン領域に接触して形成されるもので
   あって、第１導電型の不純物が注入された第２ポリシリ
   コン配線層とを有する半導体装置。