JP2016184712A - 半導体装置及びそれを用いた電力変換装置 - Google Patents

Abstract

【課題】広い安全動作領域を有するＩＧＢＴ等の半導体装置を提供する。【解決手段】第１領域と第２領域はエミッタ電極１０４側のｎ−基板１０３の表面に形成され、第１領域と第２領域の間はトレンチ１０５で分離される。第１領域内の表面にｎ＋ソース１１１とｐ＋コンタクト層１１２ａが形成され、少なくとも一部がエミッタ電極１０４と接するように構成される。ｎ＋ソース１１１とｐ＋コンタクト層１１２ａの下にｐベース層１１３ａ、更にその下にｎバリア層１１４が形成される。第２領域内の表面にｐ＋コンタクト層１１２ｂが形成され、少なくとも一部がエミッタ電極１０４と接するように構成される。ｐ＋コンタクト層１１２ｂの下にｐベース層１１３ｂ、更にその下にｎバリア層１１４よりキャリア濃度の高いｎ電界集中層１１５が形成される。【選択図】図１

Description

本発明は、半導体装置及びそれを用いた電力変換装置に係り、特に、トレンチゲート構造を有する絶縁ゲート型バイポーラトランジスタ（Insulated Gate Bipolar Transistor：以下、ＩＧＢＴと略する）に好適な半導体装置及びそれを用いた電力変換装置に関する。

従来、ＩＧＢＴのゲート−エミッタ間閾値電圧（ＶGEth）のバラツキを抑制する技術として、ＣＳ層においてチャネル領域直下のＣＳ層領域を第１のＣＳ層領域とし、それ以外のＣＳ層領域を第２のＣＳ層領域として構成し、第１のＣＳ層領域の不純物濃度を相対的に下げるものがあった（例えば、特許文献１参照）。

また、従来、トレンチＩＧＢＴデバイスのチャネル濃度を減少させる技術として、多数のトレンチＩＧＢＴ構造を含むデバイスにおいて、多数のバイポーラ・トランジスタ（ＢＪＴ）構造をこれらのＩＧＢＴ構造と相互に組み合わせるものがあった（例えば、特許文献２参照）。

また、従来、ＩＧＢＴの導通損失を増加させることなく低ノイズ特性を確保しスイッチ損失の低減を図る技術として、トレンチゲート型ＩＧＢＴのデバイス構造を、ドリフトｎ-層がフローティングｐ層とトレンチゲートとの間の主表面に露出する、すなわち、ドリフトｎ-層の間にフローティングｐ層があり、このフローティングｐ層がトレンチゲートから離れている構造としたものがあった（例えば、特許文献３参照）。

また、従来、低損失と高耐圧とを保持しながら、ターンオンスイッチング期間中におけるｄｖ／ｄｔのゲート駆動回路による制御性の向上を図る技術として、ゲート電極がゲート絶縁膜と、層間膜となる厚い絶縁膜とで覆われるように、ゲート電極を幅の広いトレンチの側壁に設けたものがあった（例えば、特許文献４参照）。

また、従来、電力用半導体装置において低オン電圧を維持し且つスイッチング特性を良好にする技術として、第２導電型のコレクタ層から離間した位置で、メインセルとダミーセルとを区画するように間隔をおいて第１導電型の第１ベース層内に配設された複数のトレンチを含むよう電力用半導体装置を構成すると共に、メインセル内に第２導電型の第２ベース層と第１導電型のエミッタ層とを配設し、ダミーセル内に第２導電型のバッファ層を配設し、メインセルに隣接するトレンチ内にゲート絶縁膜を介してゲート電極を配設し、バッファ層とエミッタ電極との間に無限大の抵抗値を有するバッファ抵抗を挿入し、ダミーセルには、コレクタ層からバッファ層に流入して蓄積される第１導電型のキャリアの量を減少させる抑制構造を付加したものがあった（例えば、特許文献５参照）。

また、従来、絶縁ゲート型半導体装置においてパンチスルーを防止する技術として、ｎ−型基板の上面に、ｐ−型ベース領域を形成し、ｎ−型基板とｐ−型ベース領域との間にｎ＋型キャリア蓄積層を選択的に形成し、ｐ−型ベース領域の表面にｎ＋型エミッタ領域を選択的に形成し、ｎ＋型エミッタ領域及びｐ−型ベース領域を貫通してｎ−型基板まで到達するトレンチ溝を形成し、トレンチ溝の内部に絶縁膜を介してゲート電極を埋設し、ｐ−型ベース領域とｎ＋型エミッタ領域にエミッタ電極を接続し、ｎ−型基板１の下面にｐ＋型コレクタ領域を形成し、ｐ＋型コレクタ領域にコレクタ電極を接続して、絶縁ゲート型半導体装置を構成し、ｎ＋型エミッタ領域の直下に、ｎ＋型キャリア蓄積層より不純物濃度が高いｎ＋型キャリア蓄積層が存在しないようにしたものがあった（例えば、特許文献６参照）。

特開２００５−３４７２８９号公報 特表２００３−５２０４３０号公報 特許第４６４４７３０号公報 特許第５４５２１９５号公報 特開２００４−１５３１１２号公報 特開２０１１−２３３８０６号公報

ＩＧＢＴは、コレクタ電極とエミッタ電極との間に流れる電流を、ゲート電極に印加する電圧によって制御するスイッチング素子である。ＩＧＢＴが制御できる電力は、数十ワットから数十万ワットにまで及び、またスイッチング周波数も数十ヘルツから百キロヘルツ超と幅広いため、家庭用のエアコンディショナー、電子レンジ、自動車等の小中電力機器から、鉄道、発電機や製鉄所のインバータ等、大電力機器まで幅広く用いられている。

ＩＧＢＴには、これら電力機器の高効率化のために低損失化が求められており、導通損失やスイッチング損失の低減が要求されている。同時に小型化・低コスト化のために、１素子当りの定格電流を向上し、部品点数を低減できるようにすることが要求されている。
ＩＧＢＴのサイズを大きくすること無く１素子当りの定格電流を向上させるためには、ターンオフ時の安全動作領域（Reverse Bias Safe Operating Area:以下、RBSOA）を広げる必要がある。すなわち、より高い電流・電圧でもＩＧＢＴが破壊すること無く動作することが要求される。

ＩＧＢＴの低損失化に関する従来の技術として、例えば、特許文献１に記載の技術がある。同文献には、「本実施の形態１に係るＣＳＴＢＴでは、ＣＳ層１１３においてチャネル領域直下のＣＳ層領域を第１のＣＳ層領域１１３ａとし、それ以外のＣＳ層領域を第２のＣＳ層領域１１３ｂとして構成し、第１のＣＳ層領域１１３ａの不純物濃度を下げることにより、閾値電圧（ＶGEth）のバラツキを抑制するものである。また、チャネル直下以外の第２のＣＳ層領域１１３ｂを高濃度にすることで、キャリア蓄積の効果を保ち、オン電圧を低下させることを可能とするものである。」と記載されている。

この記載から、同文献の開示する発明の構成は、キャリア蓄積層を備えたトレンチＩＧＢＴにおいて、チャネル直下のキャリア蓄積層領域の不純物濃度より、チャネル直下以外のキャリア蓄積層領域の不純物濃度を高くした構成であるが、それが解決しようとする課題は閾値電圧のバラツキを抑制することであることが理解される。

また、トレンチＩＧＢＴデバイスのチャネル濃度を減少させる技術として、特許文献２に記載の技術がある。同文献には、「新規な構造は、多数のトレンチＩＧＢＴ構造を含むが、多数のバイポーラ・トランジスタ（ＢＪＴ）構造をこれらのＩＧＢＴ構造と相互に組み合わせることによって、従来型のトレンチＩＧＢＴデバイスのチャネル濃度を減少させる。正のゲート電圧が印加されるときにＢＪＴメサには反転チャネルが形成されないために、ベース駆動が、従ってデバイスの飽和電流レベルが低下し（すべてがＩＧＢＴによる実現例の場合と比較して）、その短絡ＳＯＡが改善される。更に、この新規な構造は幅がより大きなメサを必要としないから、逆バイアスされたＳＯＡは影響されない。」と記載されている。

しかし、解析の結果、例えば特許文献４に示されるような従来のＩＧＢＴにおいて定格電流を大幅に超えて電流を増加すると、チップ内部でインパクトイオン化に起因するセル間の電流集中が発生し、破壊に至ることが判明した。図１２は特許文献４の構造において定格電流を超えてターンオフしたときの電流、電圧波形、及びチップ内部の最大温度の計算結果を示す。実線はインパクトイオン化の物理モデル有り、点線は無しの計算結果を示す。図１３は図１２のt_１において内部の電流分布を出力した計算結果を示す。図１２より、インパクトイオン化無しでは電流が０Ａまで低下しターンオフが完了しているが、インパクトイオン化有りの場合、ターンオフ中に温度と電流が増加し絶縁破壊している。更に図１３よりインパクトイオン化無しの場合は電流がセル毎に均一に流れているのに対し、インパクトイオン化有りの場合は１セルに電流が集中している。これらの解析結果から、インパクトイオン化によりセル間電流集中が発生し、局所的な発熱により破壊に至っていることが判明した。

図１４はセル間電流集中が発生する原理の模式図である。図１４は特許文献５に示される従来構造を例に示しているが、同様の現象は例えば特許文献１〜４に記載されるような構造においても起こりうる。

図１４(a)はターンオフ波形を示し、各時刻t₁〜t₅のＩＧＢＴチップの内部状態が図１４(b)〜(f)に示されている。図１４(b)に示されるように、t₁においてIGBTはオン状態でありn-基板には不純物濃度より高濃度の自由電子、正孔が蓄積される。ターンオフが開始すると、蓄積された正孔をエミッタ電極に、電子をコレクタ電極に排出しながらn-基板が空乏化し、コレクタ電圧が上昇する。図１４(c)に示されるように、ゲート電圧Vgeが閾値電圧Vth以上となる期間においては、電子がn+ソースからコレクタ電極に向かって注入される。このとき内部に蓄積されている正孔は電子の負電荷を中和するように、電子電流とほぼ同じ経路を通ってエミッタ電極に排出される。従って、各トレンチゲートのチャネルを介して流れる電子電流はほぼ均等であるため、正孔電流も均等に分散されて流れる。

ゲート電圧が閾値電圧以下になると、図１４(d)に示されるように、トレンチゲートからの能動的な電子注入は無くなるため、正孔電流の経路は不安定に（動きやすく）なる。このときトレンチの寸法や形状等のばらつきにより局所的にわずかに電界の強い箇所が不可避的に発生する。そのような箇所ではインパクトイオン化による電子注入が相対的に多くなるために、周辺の正孔電流が集中し始める。インパクトイオン化による電子の単位時間、単位体積当たりの発生率G_eは（数１）の式に示されるように、近似的にインパクトイオン化係数αと電流密度Jの積で表される。

図１５はOkuto-Crowellモデルの式より算出したαと電界Eの関係を示す。α(E)は図１５に示されるように、電界Eに強く依存する。従って一度正孔電流が集中し始めるとJの増加とともに、正孔電流の正電荷により電界が増加しα(E)も増加する。（数１）の式よりインパクトイオン化による電子注入G_eが増加し、更に正孔電流が集中する。このような正帰還により、電流集中が増加していく(図１４(e))。最終的には電流集中と局所的な発熱により、寄生サイリスタ（n^＋ソース/pベース/n⁻基板/pコレクタ層）に電流が流れてオフできなくなるラッチアップが発生し、熱的な破壊に至る（図１４(f)）。

上記と同様の内容が図１５のグラフ上にも図示されている。電界の高いセルAとそれ以外のセルで比較すると、わずかな電界のばらつきでもセルAのαは桁で増加する。セルAへの正孔電流集中とそれによる電界増加の正帰還により、セルAの電界不均一は拡大し、最大で臨界電界まで増加する。なお、図１５の関係は複数提案されている式の一例だが、Okuto-Crowellモデル以外でも同様の傾向を示す。

以上より、上記のセル間電流集中による発熱を軽減し、広いＲＢＳＯＡを有するＩＧＢＴを提供することが課題となる。

ところで、特許文献１に記載の技術は、閾値電圧のバラツキ抑制のための技術であって、電流集中を解決課題としていないことは上述の通りである。特許文献６も同様である。従って、電流集中を改善するためのデバイス構造を特許文献１または特許文献６に記載のデバイス構造に追加導入しようという動機が当業者に生じることは、通常、考えにくい。それを踏まえた上で、もし仮にそのような組合せを試みたとした場合にどのようなデバイス構造に至るか、念のため検討してみた。特許文献２には、見かけ上、後述する本発明の第１領域と第２領域との間にトレンチを設けたかのように見えるデバイス構造の記載がある。特許文献５も同様である。そこで、例えば、特許文献１または特許文献６に記載のデバイス構造に特許文献２または特許文献５に記載のトレンチを半ば無理やりに形成したとすると、トレンチで分離されたチャネル側の領域に２つの異なる濃度のキャリア蓄積層が形成されてしまう。すなわち、本発明のデバイス構造には到達しない。そのことが、後述する発明者独自の検討の結果、明らかとなった。つまり、通常は組み合わせる動機の生じない特許文献１または特許文献６と特許文献２または特許文献５とを仮に組み合わせたとしても、本発明の構成には到達しないことに留意すべきである。

上記課題を解決するために、本発明の半導体装置は、例えば、コレクタ電極と、前記コレクタ電極の表面に形成された第１導電型の第１半導体層と、前記第１半導体層の前記コレクタ電極が形成された側とは反対側に形成された第２導電型の半導体基板と、前記半導体基板の前記第１半導体層が形成された側とは反対側に形成されたエミッタ電極と、前記エミッタ電極と前記半導体基板との間に形成された複数のトレンチと、前記複数のトレンチのうちの少なくとも１つの内側に形成されたゲート電極と、前記ゲート電極と前記エミッタ電極との間に形成された絶縁層と、前記ゲート電極が形成されたトレンチと前記ゲート電極との間に形成されたゲート絶縁層と、第１領域と、第２領域とを有する絶縁ゲート型バイポーラトランジスタを複数セル備えて構成される半導体装置であって、前記第１領域は、前記ゲート絶縁層に接して形成され、かつ、前記半導体基板より不純物濃度の高い第２導電型の第２半導体層と、前記エミッタ電極の前記半導体基板側の表面に接して形成され、かつ、前記第１半導体層より不純物濃度の高い第１導電型の第３半導体層と、前記ゲート電極に接し、かつ、前記第２半導体層の前記半導体基板側に形成され、かつ、前記第３半導体層より不純物濃度の低い第１導電型の第４半導体層と、前記第４半導体層の前記半導体基板側に形成され、かつ、不純物濃度が前記半導体基板と同じかそれより高く前記第２半導体層より低い第２導電型の第５半導体層とを有し、前記第２領域は、前記エミッタ電極の前記半導体基板側の表面に接して形成され、かつ、前記第１半導体層より不純物濃度の高い第１導電型の第６半導体層と、前記第６半導体層の前記半導体基板側に形成され、かつ、不純物濃度が前記第５半導体層より高く前記第２半導体層より低い第２導電型の第７半導体層とを有し、前記第１領域と前記第２領域との間に、前記複数のトレンチのうちのいずれか１つを有することを特徴とする。

また、本発明の電力変換装置は、例えば、本発明の上記半導体装置を用いて構成されることを特徴とする。

本発明によれば、ターンオフ時の電流を分散させることでラッチアップによる発熱を軽減し、広いＲＢＳＯＡを有するＩＧＢＴを提供することができる。

本発明の実施例１の半導体装置１０００の断面模式図である。 本発明の実施例２の半導体装置２０００の断面模式図である。 本発明の実施例２の第１の変形例である半導体装置２００１の断面模式図である。 本発明の実施例２の第２の変形例である半導体装置２００２の断面模式図である。 本発明の実施例３の半導体装置３０００の断面模式図である。 本発明の実施例４の半導体装置４０００の断面模式図である。 図６ａの断面模式図におけるＡ−Ａ’面のキャリア濃度分布を示す模式図である。 本発明の実施例５の半導体装置５０００の断面模式図である。 本発明の実施例５の半導体装置５０００の製造工程の例であって、シリコンのｎ⁻基板１０３が用意される工程を示す図である。 本発明の実施例５の半導体装置５０００の製造工程の例であって、ホトレジストがパターニングされ、エッチングによりトレンチ１０５と幅広トレンチ５０１が同時に形成される工程を示す図である。 本発明の実施例５の半導体装置５０００の製造工程の例であって、熱処理により５０〜１００ｎｍ程度の熱酸化膜が形成される工程を示す図である。 本発明の実施例５の半導体装置５０００の製造工程の例であって、ポリシリコンが堆積される工程を示す図である。 本発明の実施例５の半導体装置５０００の製造工程の例であって、ゲート電極１０６、サイドウォールゲート５０２、フィールドプレート５０３が形成される工程を示す図である。 本発明の実施例５の半導体装置５０００の製造工程の例であって、ｎ^＋ソース１１１、ｐベース層１１３ａ、１１３ｂ、ｎバリア層１１４、第２のｎバリア層４０１、ｎ電界集中層１１５が形成される工程を示す図である。 本発明の実施例５の半導体装置５０００の製造工程の例であって、酸化膜の堆積によって絶縁層１０７、第１層間絶縁層５０５が形成される工程を示す図である。 本発明の実施例５の半導体装置５０００の製造工程の例であって、酸化膜とシリコンのエッチングによりコンタクト溝５０７が形成され、更にその後のイオン注入とアニールによりｐ^＋コンタクト層１１２ａ、１１２ｂが形成される工程を示す図である。 本発明の実施例５の半導体装置５０００の製造工程の例であって、エミッタ電極１０４が堆積され、エミッタ電極とは反対側のｎ⁻基板表面にｎバッファ層１１６とｐコレクタ層１０２がイオン注入とアニールによって形成され、コレクタ電極１０１が堆積される工程を示すと共に、図８ａから本図までの一連の工程によって完成したＩＧＢＴのデバイス構成を示す図である。 本発明の実施例５のＩＧＢＴのターンオフ時におけるコレクタ−エミッタ間電圧の時間的変化を示す計算波形図である。 本発明の実施例５のＩＧＢＴのターンオフ時におけるコレクタ電流の時間的変化を示す計算波形図である。 本発明の実施例５のＩＧＢＴのターンオフ時におけるチップ内部の最大温度の時間的変化を示す計算波形図である。 図９ａ〜図９ｃのt_２における本発明のＩＧＢＴのチップ内部の電流密度分布の計算結果を示す図である。 図９ａ〜図９ｃのt_２における従来のＩＧＢＴのチップ内部の電流密度分布の計算結果を示す図である。 本発明のＩＧＢＴを採用した電力変換装置の一例を示す回路図である。 特許文献４に記載されている従来のＩＧＢＴのターンオフ時におけるコレクタ−エミッタ間電圧の時間的変化を示す計算波形図である。 特許文献４に記載されている従来のＩＧＢＴのターンオフ時におけるコレクタ電流の時間的変化を示す計算波形図である。 特許文献４に記載されている従来のＩＧＢＴのターンオフ時におけるチップ内部の最大温度の時間的変化を示す計算波形図である。 図１２ａ〜図１２ｃのt_１におけるインパクトイオン化モデルの有る従来のＩＧＢＴチップ内部の電流密度分布の計算結果を示す図である。 図１２ａ〜図１２ｃのt_１におけるインパクトイオン化モデルの無い従来のＩＧＢＴチップ内部の電流密度分布の計算結果を示す図である。 セル間電流集中が発生する原理を示す模式図であって、ターンオフ波形を示す図である。 セル間電流集中が発生する原理を示す模式図であって、図１４ａの時刻t₁におけるＩＧＢＴチップの内部状態を示すチップ断面図である。 セル間電流集中が発生する原理を示す模式図であって、図１４ａの時刻t₂におけるＩＧＢＴチップの内部状態を示すチップ断面図である。 セル間電流集中が発生する原理を示す模式図であって、図１４ａの時刻t₃〜t₄の正孔電流が集中し始めた段階におけるＩＧＢＴチップの内部状態を示すチップ断面図である。 セル間電流集中が発生する原理を示す模式図であって、図１４ａの時刻t₃〜t₄の図１４ｄの段階よりも更に正孔電流が集中した段階におけるＩＧＢＴチップの内部状態を示すチップ断面図である。 セル間電流集中が発生する原理を示す模式図であって、図１４ａの時刻t₅におけるＩＧＢＴチップの内部状態を示すチップ断面図である。 インパクトイオン化係数αと電界Eの関係、及びセル間の電界不均一が拡大する原理を示す模式図である。 特許文献１に示される従来のＩＧＢＴの断面図である。 特許文献２に示される従来のＩＧＢＴの断面図である。 仮に特許文献１と特許文献２とに示される両構造を組み合わせた場合に想定されるＩＧＢＴの構成の一例を示す断面模式図である。 図１８ａの断面模式図におけるＢ−Ｂ’面のキャリア濃度分布を示す模式図である。

以下、本発明の半導体装置及び電力変換装置の実施形態を、各実施例として図面を用いて詳細に説明する。

図１は実施例１の半導体装置１０００のアクティブ領域における断面図の例を示す。実施例１は本発明を実施するための最小単位に近い構成である。実施例１のＩＧＢＴは、コレクタ電極１０１、ｐコレクタ層１０２（第１半導体層）、ｎバッファ層１１６（第９半導体層）、ｎ⁻基板１０３（半導体基板）、エミッタ電極１０４、トレンチ１０５、ゲート電極１０６、絶縁層１０７、ゲート絶縁層１０８、ダミートレンチ電極１０９、ダミートレンチ絶縁層１１０、及び第１領域、第２領域から構成される。第１領域はｎ^＋ソース１１１（第２半導体層）、ｐ^＋コンタクト層１１２ａ（第３半導体層）、ｐベース層１１３ａ（第４半導体層）、ｎバリア層１１４（第５半導体層）を有する。第２領域はｐ^＋コンタクト層１１２ｂ（第６半導体層）、ｐベース層１１３ｂ（第８半導体層）、ｎ電界集中層１１５（第７半導体層）を有する。アクティブ領域は本図に示される１セルが周期的に配置されている。

図１に示されるように、ｐコレクタ層１０２はｎ⁻基板１０３の一方の表面に形成されている。コレクタ電極１０１はｐコレクタ層１０２の表面上に形成されている。ｎバッファ層１１６はｐコレクタ層１０２とｎ⁻基板１０３の間に形成されている。エミッタ電極１０４はｐコレクタ層１０２とは反対側のｎ⁻基板１０３の表面に形成されている。第１領域と第２領域はエミッタ電極側のｎ⁻基板１０３の表面に形成されており、第１領域と第２領域の間はトレンチ１０５で分離されている。第１領域内の表面にｎ^＋ソース１１１とｐ^＋コンタクト層１１２ａが形成され、少なくとも一部がエミッタ電極と接している。ｎ^＋ソース１１１とｐ^＋コンタクト層１１２ａの下にｐベース層１１３ａ、更にその下にｎバリア層１１４が形成されている。第２領域内の表面にｐ^＋コンタクト層１１２ｂが形成され、少なくとも一部がエミッタ電極と接している。ｐ^＋コンタクト層１１２ｂの下にｐベース層１１３ｂ、更にその下にｎバリア層１１４よりキャリア濃度の高いｎ電界集中層１１５が形成されている。複数のトレンチ１０５の内、ｎ^＋ソース１１１に接しているトレンチの内壁に沿ってゲート絶縁層１０８が形成され、更にその内側にゲート電極１０６が形成されている。ｎ^＋ソース１１１に接していないトレンチの内壁に沿ってダミートレンチ絶縁層１１０が形成され、更にその内側にダミートレンチ電極１０９が形成されている。ダミートレンチ電極１０９は電気的にゲート電極と接続されていても良いし、エミッタ電極と接続されていても良い。あるいはゲート電極、エミッタ電極とは異なる電位に接続されていても良い。トレンチ１０５及びｎ⁻基板１０３の少なくとも一部は絶縁層１０７に覆われている。

実施例１の特徴は、第２領域にｎバリア層１１４よりキャリア濃度の高いｎ電界集中層１１５を形成することで、寄生サイリスタの存在しない第２領域に電流集中が発生し、寄生サイリスタの存在する第１領域を流れる電流が減少することである。且つ、第２領域は第１領域とはトレンチで分離されているため、第２領域の電流集中によって第１領域がラッチアップすることを抑制することができる。その原理の詳細は以下に記される。

ｎ電界集中層１１５のキャリア濃度がｎバリア層１１４より高くすることにより、ターンオフ動作中において第２領域のｐベース層１１３ｂとｎ電界集中層からなるｐｎ接合の電界が、第１領域のｐベース層１１３ａとｎバリア層１１４からなるｐｎ接合より高くなる。図１４、１５で示されるようにセル間電流集中は相対的に電界の強い箇所に発生するため、ｎ^＋ソース１１１の無い（すなわちｎ^＋ソース／ｐベース層／ｎ⁻基板／ｐコレクタ層からなる寄生サイリスタが存在しない）第２領域に電流集中が発生し、第１領域への電流集中とそれによる寄生サイリスタのラッチアップを抑制することができる。

図９は一例として後述の実施例５の構成（断面模式図は図７に示される）において計算したターンオフ波形を示す。実線は本発明のＩＧＢＴを示し、点線は特許文献４に示される従来のＩＧＢＴの波形を示す。図９（ｃ）はターンオフ中のチップ内最大温度を示す。本発明および従来のＩＧＢＴのラッチアップ開始時点が矢印で示されている。本発明は従来のＩＧＢＴより高い電流でターンオフしても電流が０Ａまで低下しており、絶縁破壊していないことが確認されている。更に本発明のＩＧＢＴは、ラッチアップの開始が従来のＩＧＢＴより遅れるために、チップ内最大温度が低くなることが確認されている。図１０は図９のt_２におけるチップ内部の電流密度分布の計算結果を示す。図１０（ｂ）に示されるように、従来のＩＧＢＴにおいては１つのセルに電流が集中しているのに対し、本発明においてはセル間電流集中が複数の第２領域に発生しているために、第１領域の電流が分散していることが確認されている。以上のように本発明は、第２領域にセル間電流集中を発生させることによってラッチアップによる発熱を軽減し、ターンオフ時の破壊を抑制することができる。

なお、図１に示される構成例においては第２領域にｐベース層１１３ｂを形成しているが、第２領域には必ずしもｐベース層１１３ｂを形成しなくても良い。また、図１はｎバッファ層１１６を形成しているが、必ずしも形成しなくても良い。

また、図１は第２領域と第２領域を交互に配置しているが、本発明は図１の配置に限定されるものではない。例えば第１領域または第２領域が１セル内に複数あっても良いし、各領域が部分的に連続で配置されていても良い。また、第１領域と第２領域はトレンチで間を区切られていれば良く、必ずしも隣接する必要は無い。

ところで、本発明に一見、類似するかのように見える構成として、上述の通り、特許文献１及び特許文献２に記載の構成があるが、本発明とは解決すべき課題および作用・効果が全く異なる。また、本発明は上記の２つの構成の単なる組み合わせとは異なる。以下でそれについて詳細に述べる。

図１６は特許文献１に記載されている従来構造の断面図の一例を示す。図１６は特許文献１から引用しているが、本発明との違いを明確にするため、各部の名称、番号は元文献から変更している。特許文献１はオン電圧を下げるためにｎバリア層を形成する構成をベースとし、更に以下に記すような特徴を有する。すなわち閾値電圧のバラツキを抑制するために、ｎ^＋ソース１１１の形成されているチャネル領域直下にキャリア濃度の低いｎバリア層１１４が形成され、チャネル領域直下以外の領域にキャリア濃度の高い第２のｎバリア層４０１が形成されている。図１６からも明らかなように、特許文献１は寄生サイリスタの存在する第１領域のみで構成されている。対して本発明は、セル間電流集中によるラッチアップを抑制するために、寄生サイリスタの無い第２領域を形成し、第１領域とトレンチで分離することを特徴としており、特許文献１とは目的と構成が異なる。

更に本発明の一部の実施例において、上記とは別の顕著な違いを見ることができる。特許文献１に示される構造においてはｎ^＋ソース１１１の下にキャリア濃度の低いｎバリア層１１４が形成され、それ以外の領域にｎバリア層１１４より高濃度の第２のｎバリア層４０１が形成されるのに対し、例えば図６に示されるような本発明の実施例４のＩＧＢＴでは第１領域内においてｎ^＋ソース１１１の下にキャリア濃度の高い第２のｎバリア層４０１が形成され、それ以外の領域に低濃度のｎバリア層１１４が形成されている。すなわち、特許文献１とは真逆の構成になっている。

図１７は特許文献２に記載されている従来構造の断面図の一例を示す。図１７は特許文献２から引用しているが、本発明との違いを明確にするため、各部の名称、番号は元文献から変更している。特許文献２は短絡時の安全動作領域（Short Circuit Safe Operating Area:以下、SCSOA）およびRBSOAの改善に関するものである。本発明の対象もRBSOAの改善であり、広義な意味での目的は一部同じであるが、それを実現するための構成および原理が異なる。特許文献２はｎ^＋ソース１１１の形成されるＩＧＢＴ構造と、形成されないバイポーラ・トランジスタ（ＢＪＴ）構造から構成される。このような構成により、ｎ＋ソース１１１の密度が減少し、全てがＩＧＢＴ構造で形成された場合に比べて飽和電流が減少するためにＳＣＳＯＡを向上することができる。また、特許文献２のＲＢＳＯＡ向上は、トレンチ底部に形成された浅いｐ層１３０によってトレンチ酸化物（本発明のゲート絶縁層１０８に相当）の電界を緩和することで実現される。対して本発明においては、セル間電流集中によるラッチアップを抑制することによってＲＢＳＯＡの向上が実現されるため、原理が異なる。

更に、特許文献２においてＩＧＢＴ構造は本発明の第１領域に相当するが、ＢＪＴ構造は本発明の第２領域とは明確に異なる。その違いは、本発明の第２領域には第１領域のｎバリア層１１４よりキャリア濃度の高いｎ電界集中層１１５が形成されるのに対し、特許文献２のＢＪＴ構造には第１領域（ＩＧＢＴ構造）と同じｎバリア層１１４が形成されることである。従って、特許文献２と本発明は構成においても異なる。

図１８ａは、特許文献１に記載されている従来構造と、特許文献２に記載されている従来構造とを仮に組み合わせた場合に想定される構造を示す。図１６に示される構造の第１領域間に図１７に示されるＢＪＴ構造を挿入した構成である。図１８ａに示される従来の組み合わせ構造と本発明との違いは図１８（ｂ）に示されるような、図１８（ａ）におけるＢＢ’断面のキャリア濃度から明らかになる。図６（ｂ）に示される本発明のキャリア濃度分布においては、第２領域のｎ電界集中層の濃度が第１領域のｎバリア層１１４と第２のｎバリア層４０１より高い。一方、図１８（ｂ）に示される従来の組み合わせ構造においてはＢＪＴ構造と第１領域に同じ濃度を有する第２のｎバリア層１１４が形成される。ＢＪＴ構造と第１領域に濃度差がないため、図１８ａの構成では本発明で実現されるような、第２領域にセル間電流集中を発生させることによるラッチアップの抑制と同等の効果を得ることができない。従って、特許文献１及び特許文献２に記載されている従来構造を互いに組み合わせても本発明には至らない。

図２は実施例２の半導体装置２０００の断面の構成の例を示す。既に説明した図１に示された符号と同一の機能を有する部分については説明を省略する。実施例３以降の説明についても同様とする。

実施例２の特徴は１セル内に第１領域、第２領域とは別にフローティング領域を形成していることである。その他の特徴点については、上記実施例１と同様に構成するか、もしくは後述する実施例３以降の各実施例のように変形例として構成することが可能である。例えば、図２に示す構成においては、フローティング領域にはトレンチ１０５間の全面にｐウェル２０１（第１０半導体層）が形成され、ｐウェル２０１とエミッタ電極１０４の間は絶縁層１０７で分離されているが、本発明はこの構成に限定されない。例えば、後述する図７に示すように、ｐウェル２０１（第１０半導体層）を有することを特に必須要件としない構成や、その他の変形例が可能である。このようにフローティング領域を形成することによってエミッタ開口部の幅Ｗ_１の１セル内に占める比率が小さくなり、オン状態で裏面から注入される正孔がエミッタ電極１０４に抜けにくくなる。それによりトレンチゲートを介したエミッタ電極１０４からの電子の注入効率を高くすることができ、オン電圧を低減することができる。

上記のオン電圧低減効果を十分に発揮させるためには、エミッタ開口部の幅Ｗ_１とフローティング領域の幅Ｗ_２はＷ_１＜Ｗ_２であることが望ましい。典型的にはＷ_１：Ｗ_２＝１：２〜１：４０である。

実施例２は図３に示される半導体装置２００１のように、ｐウェル２０１の深さがトレンチ１０５より深くても良い。このような構成により、トレンチ下部周辺の電界を図２に示される構造より緩和し、ゲート絶縁層１０８及びダミートレンチ絶縁層１１０の信頼性を向上する効果がある。

実施例２のｐウェル２０１は、図４に示される半導体装置２００２のように、トレンチから離れていてもよい。このような構成により、電力変換装置において対アームに接続したダイオードのリカバリー時に過電圧が低減する効果がある。その原理の詳細は特許文献３に記載されている。

上記の通り、図２〜４のいずれの実施態様も、第１領域とフローティング領域とが互いに隣接して形成された構成となっている。

なお、本発明においては便宜上フローティング領域と呼称しているが、ｐウェル２０１は図２〜４の紙面奥行き方向の一部において、エミッタ電極と抵抗を介して電気的に接続されていても良い。

図５は実施例３の半導体装置３０００の断面の構成の例を示す。実施例３の特徴は、第１領域の両脇に第２領域を形成し、更にその両脇にフローティング領域を形成していることである。すなわち、実施例２においては第２領域の両脇に第１領域が形成されていたのに対し、実施例３は第１領域と第２領域を入れ替えた配置になっている。つまり、第２領域とフローティング領域とが互いに隣接して形成された構成となっている。このような配置により、電流集中しやすい第２領域の１セル当たりの数を増やすことができ、大電流のターンオフ時に発生する電流集中を実施例２に比べて分散させる効果が見込める。それにより電流集中による局所的な温度上昇が軽減し、より高い電流でも破壊することなくターンオフすることができる。

図６は実施例４の半導体装置４０００の断面の構成の例を示す。実施例４は上記実施例３の変形例であり、やはり、第２領域とフローティング領域とが互いに隣接して形成された構成となっている。実施例４の特徴は、第１領域においてｎバリア層１１４と、第２領域側のトレンチ１０５との間に、キャリア濃度がｎバリア層１１４より高く、ｎ電界集中層１１５より低い第２のｎバリア層４０１（第１１半導体層）が形成されていることである。このような構成により、第２のｎバリア層４０１のキャリア濃度が第１のｎバリア層１１４より高いために、第１領域のトレンチゲートからの電子の注入効率を高め、オン電圧を低減することができる。また、第２のｎバリア層４０１のキャリア濃度がｎ電界集中層より低いため、第２領域の電界強度が第１領域より高いという関係は維持され、第１領域への電流集中を抑制することができる。

図７は実施例５の半導体装置５０００の断面の構成の例を示す。実施例５は上記実施例２〜４の変形例であり、その特徴は、上記実施例２〜４のフローティング領域に形成した幅広トレンチ５０１の内側にサイドウォールゲート５０２とフィールドプレート５０３が形成されていることである。その他の特徴点については、上記実施例１〜４と同様に構成することが可能である。例えば、図７においては、特に第２領域とフローティング領域とが互いに隣接して形成された構成を示しているが、本実施例はこの構成に限定されるものではなく、例えば、上記実施例２のように、第１領域とフローティング領域とが互いに隣接して形成された構成（図示せず）をも含む。以下は上記実施例２〜４のいずれの態様の変形例であるかに関わらず共通に成り立つ事項である。すなわち、サイドウォールゲート５０２とフィールドプレート５０３は、通常はポリシリコンで形成される。サイドウォールゲート５０２と幅広トレンチ５０１の側壁及び下面の間にサイドウォールゲート絶縁層５０４が形成されている。サイドウォールゲート５０２とフィールドプレート５０３の間に、サイドウォールゲート絶縁層５０４より厚く、且つゲート絶縁層１０８より厚い第１層間絶縁層５０５が形成されている。フィールドプレート５０３とｎ⁻基板１０３の間には第２層間絶縁層５０６が形成されている。後述のように、サイドウォールゲート絶縁層５０４、ゲート絶縁層１０８は、通常、同じ製造プロセスで形成されるため、両者はほぼ同じ厚みで形成される。このようにサイドウォールゲートの片側が厚い絶縁層で覆われているため、通常のトレンチゲートで形成した場合に比べて帰還容量が低減し、高速化により損失が低減する効果がある。

更に、フィールドプレート５０３がサイドウォールゲート下部周辺の電界を緩和するため、サイドウォールゲート絶縁層５０４の信頼性を向上する効果がある。更に、ターンオン時のｄＶ／ｄｔの制御性を向上する効果がある。なお、その原理の詳細は特許文献４に記載されている。

実施例５は図７に示されるように、エミッタ電極１０４とｐ^＋コンタクト層１１２ａ、１１２ｂの接触面の一部にコンタクト溝５０７が形成されていてもよい。

実施例５のサイドウォールゲート５０２、またはフィールドプレート５０３は、電気的にエミッタ電極と接続されていてもよいし、ゲート電極と接続されていてもよい。あるいはゲート電極、エミッタ電極とは異なる電位に接続されていてもよい。

図８ａ〜図８ｉは実施例５の製造工程の一例を示す。実施例５のＩＧＢＴは図８（ａ）に示される様に、シリコンのｎ⁻基板１０３が用いられる。図８（ｂ）においてホトレジストがパターニングされ、エッチングによりトレンチ１０５と幅広トレンチ５０１が同時に形成される。図８（ｃ）において熱処理により５０〜１００ｎｍ程度の熱酸化膜が形成される。図８（ｄ）においてポリシリコンが堆積される。その後、ホトレジストのパターニングとエッチング工程によりポリシリコンが分割され、図８（ｅ）に示されるようなゲート電極１０６、サイドウォールゲート５０２、フィールドプレート５０３が形成される。図８（ｆ）において一般的なホトリソ工程、イオン注入、およびアニールによる不純物の活性化工程を複数回繰り返すことにより、ｎ^＋ソース１１１、ｐベース層１１３ａ、１１３ｂ、ｎバリア層１１４、第２のｎバリア層４０１、ｎ電界集中層１１５が形成される。図８（ｇ）において酸化膜の堆積によって絶縁層１０７、第１層間絶縁層５０５が形成される。図８（ｈ）においてホトリソ工程の後、酸化膜とシリコンのエッチングによりコンタクト溝５０７が形成される。更にその後、イオン注入とアニールによりｐ^＋コンタクト層１１２ａ、１１２ｂが形成される。図８（ｉ）においてエミッタ電極１０４が堆積され、エミッタ電極とは反対側のｎ⁻基板表面にｎバッファ層１１６とｐコレクタ層１０２がイオン注入とアニールによって形成され、コレクタ電極１０１が堆積され、ＩＧＢＴが完成する。

実施例５は図８（ｂ）に示されるように、トレンチ１０５と幅広トレンチ５０１を同時に形成することによって、特許文献４に示される従来構造から工程数を大幅に増加させることなく製作することができる。

図１１は上述した各実施例で説明したＩＧＢＴを採用した電力変換装置を示す回路図の例である。６０１はゲート駆動回路、６０２はＩＧＢＴ、６０３はダイオード、６０４，６０５は入力端子、６０６から６０８は出力端子であり、実施例１から５で説明したＩＧＢＴを適用して電力変換装置を構成している。

上述した各実施例で説明したＩＧＢＴを電力変換装置に適用することで、電力変換装置の出力電流の増加により性能を向上することができる。あるいはＩＧＢＴの広いＲＢＳＯＡによってターンオフ時の破壊に対する十分なマージンが確保できるため、高信頼化を実現することができる。

なお、本発明は上記した実施例に限定されるものではなく、様々な変形例が含まれる。上記した実施例は本発明を分かりやすく説明するために詳細に説明したものであり、必ずしも説明した全ての構成を備えるものに限定されるものではない。例えば、上述した電極材料は一例であり、必ずしもこれに限定されるものではない。また、上述した各実施例では、第１導電型をｐ型とし、第２導電型をｎ型としたが、本発明は、第１導電型をｎ型とし、第２導電型をｐ型としても同様に成り立つ。

また、ある実施例の構成の一部を他の実施例の構成に置き換えることが可能であり、また、ある実施例の構成に他の実施例の構成を加えることも可能である。また、各実施例の構成の一部について、他の構成の追加・削除・置換をすることが可能である。

１０００ 実施例１の半導体装置
１０１ コレクタ電極
１０２ ｐコレクタ層（第１半導体層）
１０３ ｎ⁻基板（半導体基板）
１０４ エミッタ電極
１０５ トレンチ
１０６ ゲート電極
１０７ 絶縁層
１０８ ゲート絶縁層
１０９ ダミートレンチ電極
１１０ ダミートレンチ絶縁層
１１１ ｎ^＋ソース（第２半導体層）
１１２ａ 第１領域のｐ^＋コンタクト層（第３半導体層）
１１２ｂ 第２領域のｐ^＋コンタクト層（第６半導体層）
１１３ａ 第１領域のｐベース層（第４半導体層）
１１３ｂ 第２領域のｐベース層（第８半導体層）
１１４ ｎバリア層（第５半導体層）
１１５ ｎ電界集中層（第７半導体層）
１１６ ｎバッファ層（第９半導体層）
２０００ 実施例２の半導体装置
２０１ ｐウェル２０１（第１０半導体層）
２００１ 実施例２の変形例１の半導体装置
２００２ 実施例２の変形例２の半導体装置
３０００ 実施例３の半導体装置
４０００ 実施例４の半導体装置
４０１ 第２のｎバリア層（第１１半導体層）
５０００ 実施例５の半導体装置
５０１ 幅広トレンチ
５０２ サイドウォールゲート
５０３ フィールドプレート
５０４ サイドウォールゲート絶縁層
５０５ 第１層間絶縁層
５０６ 第２層間絶縁層
５０７ コンタクト溝
６０００ 実施例６の電力変換装置
６０１ ゲート駆動回路
６０２ ＩＧＢＴ
６０３ ダイオード
６０４、６０５ 入力端子
６０６、６０７、６０８ 出力端子

Claims (11)

1. コレクタ電極と、
   前記コレクタ電極の表面に形成された第１導電型の第１半導体層と、
   前記第１半導体層の前記コレクタ電極が形成された側とは反対側に形成された第２導電型の半導体基板と、
   前記半導体基板の前記第１半導体層が形成された側とは反対側に形成されたエミッタ電極と、
   前記エミッタ電極と前記半導体基板との間に形成された複数のトレンチと、
   前記複数のトレンチのうちの少なくとも１つの内側に形成されたゲート電極と、
   前記ゲート電極と前記エミッタ電極との間に形成された絶縁層と、
   前記ゲート電極が形成されたトレンチと前記ゲート電極との間に形成されたゲート絶縁層と、
   第１領域と、
   第２領域と
   を有する絶縁ゲート型バイポーラトランジスタを複数セル備えて構成される半導体装置であって、
   前記第１領域は、
   前記ゲート絶縁層に接して形成され、かつ、前記半導体基板より不純物濃度の高い第２導電型の第２半導体層と、
   前記エミッタ電極の前記半導体基板側の表面に接して形成され、かつ、前記第１半導体層より不純物濃度の高い第１導電型の第３半導体層と、
   前記ゲート電極に接し、かつ、前記第２半導体層の前記半導体基板側に形成され、かつ、前記第３半導体層より不純物濃度の低い第１導電型の第４半導体層と、
   前記第４半導体層の前記半導体基板側に形成され、かつ、不純物濃度が前記半導体基板と同じかそれより高く前記第２半導体層より低い第２導電型の第５半導体層と
   を有し、
   前記第２領域は、
   前記エミッタ電極の前記半導体基板側の表面に接して形成され、かつ、前記第１半導体層より不純物濃度の高い第１導電型の第６半導体層と、
   前記第６半導体層の前記半導体基板側に形成され、かつ、不純物濃度が前記第５半導体層より高く前記第２半導体層より低い第２導電型の第７半導体層と
   を有し、
   前記第１領域と前記第２領域との間に、前記複数のトレンチのうちのいずれか１つを有する
   ことを特徴とする半導体装置。
2. 請求項１に記載の半導体装置において、
   前記第６半導体層と前記第７半導体層との間に形成され、かつ、不純物濃度が前記第１半導体層より高く前記第６半導体層より低い、第１導電型の第８半導体層を更に有する
   ことを特徴とする半導体装置。
3. 請求項２に記載の半導体装置において、
   前記第１半導体層と前記半導体基板との間に形成され、かつ、不純物濃度が前記半導体基板と同じかそれより高く前記第２半導体層より低い、第２導電型の第９半導体層を更に有することを特徴とする半導体装置。
4. 請求項３に記載の半導体装置において、
   前記複数セルを構成する１つのセル内において、該セルに隣接する他のセルとの間に、前記エミッタ電極とは前記絶縁層を介して互いに分離されているフローティング領域を更に有する
   ことを特徴とする半導体装置。
5. 請求項４に記載の半導体装置において、
   前記フローティング領域の少なくとも一部に第１導電型の第１０半導体層が形成される
   ことを特徴とする半導体装置。
6. 請求項５に記載の半導体装置において、
   前記第１領域と前記フローティング領域とが互いに隣接して形成される
   ことを特徴とする半導体装置。
7. 請求項５に記載の半導体装置において、
   前記第２領域と前記フローティング領域とが互いに隣接して形成される
   ことを特徴とする半導体装置。
8. 請求項７に記載の半導体装置において、
   前記第１領域において、前記第５半導体層と前記第２領域側の前記トレンチとの間に、キャリア濃度が前記第５半導体層より高く、前記第７半導体層より低い第２導電型の第１１半導体層が形成されている
   ことを特徴とする半導体装置。
9. 請求項４に記載の半導体装置において、
   前記フローティング領域に幅広トレンチが形成され、
   前記幅広トレンチの内側にサイドウォールゲート電極とフィールドプレートが形成され、
   前記サイドウォールゲート電極と前記半導体基板はサイドウォールゲート絶縁層で分離され、
   前記サイドウォールゲート電極と前記フィールドプレートは前記サイドウォールゲート絶縁層より厚い第１層間絶縁層で分離され、
   前記フィールドプレートと前記半導体基板は第２層間絶縁層で分離されている
   ことを特徴とする半導体装置。
10. 請求項９に記載の半導体装置において、
    前記サイドウォールゲート電極がエミッタ電極と同電位に接続されている
    ことを特徴とする半導体装置。
11. 請求項１乃至１０のいずれか１項に記載の半導体装置を備えた電力変換装置。

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