KR102441550B1 - 절연 게이트 양극성 트랜지스터 - Google Patents

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Abstract

본 발명은 트렌치 사이에 p++층과 n++층이 연속적으로 형성되어 고밀도 구조를 가지는 절연 게이트 양극성 트랜지스터에 관한 것이다. 본 실시예에 따른 절연 게이트 양극성 트랜지스터는 일면에 n+ 버퍼층, p+ 콜렉터 층 및 콜렉터 전극이 형성된 반도체 기판, 반도체 기판의 일면의 반대쪽에 위치한 타면에 형성된 P BODY층, P BODY층을 식각하여 형성된 제1 트렌치 및 제1 트렌치와 제1 간격을 두고 P BODY층을 식각하여 형성된 제2 트렌치를 포함하는 트렌치부, 제1 트렌치에 형성되는 제1 폴리실리콘 및 제2 트렌치에 형성되는 제2 폴리실리콘을 포함하는 폴리실리콘부, 제1 트렌치에 형성되고 제1 폴리실리콘부와 에미터 전극을 절연시키는 제1 옥사이드 층. 제2 트렌치에 형성되고 제2 폴리실리콘부와 에미터 전극을 절연시키는 제2 옥사이드층, P BODY층 위에 제1 간격에 형성되고 에미터 전극에 연결되고 제2 트렌치의 측면의 일단에서 끝단까지 연속적으로 형성되는 P++층 및 P BODY 층 위에 제1 간격에 제1 트렌치의 측면의 일단에서 끝단까지 연속적으로 P++층과 접촉되게 형성되고 에미터 전극에 연결되는 N++층을 포함한다.

Description

절연 게이트 양극성 트랜지스터 {INSULATED GATE BIPOLAR TRANSISTOR}
본 발명은 절연 게이트 양극성 트랜지스터에 관한 것이다. 상세하게는, 트렌치 사이에 p++ 층과 n++층이 연속적으로 형성되어 고밀도 구조를 가지는 절연 게이트 양극성 트랜지스터에 관한 것이다.
절연 게이트 양극성 트랜지스터는 전력 MOSFET의 간단한 게이트 구동 특성과 바이폴라 트랜지스터의 고전류 및 저전압 기능을 결합하여 고전력 제품에 사용 가능하다.
종래 절연 게이트 양극성 트랜지스터의 트렌치 사이 MESA 영역의 간격이 좁아질수록 홀 캐리어들의 축적이 많아져 더 높은 전류밀도를 가질 수 있고, 칩 면적의 감소 효과로 더 작은 소자 설계가 가능한 장점이 있다. 다만, MESA 간격이 좁아짐에 따라 접촉 면적이 작아지고, 그로 인한 래치업(Latch Up)이 발생되는 문제점이 있다.
도 1 및 도 2는 고 전류밀도 구현을 위해 실리콘 표면위에 형성되었던 에미터 옥사이드(Oxide) 절연막을 트렌치 안에 형성시킨 종래기술에 따른 절연 게이트 양극성 트랜지스터를 나타내는 도면이다. 도 1a는 종래기술에 따른 절연 게이트 양극성 트랜지스터의 상면도이다. 도 1b는 종래기술에 따른 절연 게이트 양극성 트랜지스터를 절단면(a-a')을 따라 바라본 단면도이다. 도 1c는 종래기술에 따른 절연 게이트 양극성 트랜지스터를 절단면(b-b')을 따라 바라본 단면도이다. 도 2a는 종래기술에 따른 절연 게이트 양극성 트랜지스터의 사시도이다. 도 2b는 종래기술에 따른 절연 게이트 양극성 트랜지스터의 채널을 표시한 도면이다.
도 1 내지 도 2를 참고하면, 종래기술에 따른 절연 게이트 양극성 트랜지스터는 에미터 전극, n형 기판, n+ 버퍼층, p+ 콜렉터층, 콜렉터 전극을 포함한다. 게이트 전극과 연결된 폴리실리콘층 내압을 위해 열산화공정을 통해 형성된 게이트 옥사이드(Gate oxide) 절연막이 감싸고 폴리실리콘층과 에미터 전극 사이에는 트렌치안에 CVD 공정을 통해 에미터 옥사이드(Oxide) 절연막이 형성된다. 여기서 에미터 옥사이드(Oxide) 절연막의 절연 내압은 게이트 옥사이드(Gate oxide) 절연막의 절연 내압보다 낮아, 에미터 옥사이드(Oxide) 절연막의 두께가 게이트 옥사이드(Gate oxide) 절연막의 두께보다 3배 이상일 때 에미터 옥사이드(Oxide) 절연막으로 게이트 옥사이드(Gate oxide) 절연막 수준의 절연 내압이 유지되는 것으로 알려져 있다. 또한, 에미터 전극과 연결되는 n++층과 p++층 역시 트렌치 내부에 형성된 에미터 옥사이드(Oxide) 절연막 보다 더 깊이 형성된다.
도 2에 도시된 바와 같이 종래 구조에 따르면, 열확산 공정을 통해 확산된, 가우시안 분포를 가지는 n++ 및 p++ junction이 서로 마주한 상태에서 일정하게 깊이 방향으로 형성될 수 없기 때문에 도1(a)와 같이 n++층과 p++층이 트렌치 방향으로 반복되도록 형성된다.
그러나, 종래구조와 같이 n++층과 p++층이 번갈아 형성되는 구조는 채널 밀도가 감소되어 도통손실이 증가하고 도2(a)에 도시된 바와 같이 래치업 저항 증가로 인해 강건성이 저하되는 단점이 있다.
따라서, MESA 간격이 좁아지더라도 래치업 발생을 억제할 수 있고, 또한 채널 밀도를 높일 수 있는 절연 게이트 양극성 트랜지스터의 개발이 요구된다.
대한민국 등록특허 10-1620717호(2016.05.04 등록)
본 발명은 상기와 같은 문제점을 해결하기 위하여 안출된 것으로, 본 발명은 트렌치 사이에 p++ 층과 n++층이 연속적으로 형성되어 고밀도 구조로 래치업 저항이 감소되는 절연 게이트 양극성 트랜지스터를 제공하기 위한 것이다.
본 발명의 실시예에 따른 절연 게이트 양극성 트랜지스터는 일면에 n+ 버퍼층, p+ 콜렉터 층 및 콜렉터 전극이 형성된 반도체 기판, 반도체 기판의 일면의 반대쪽에 위치한 타면에 형성된 P BODY층, P BODY층을 식각하여 형성된 제1 트렌치 및 제1 트렌치와 제1 간격을 두고 P BODY층을 식각하여 형성된 제2 트렌치를 포함하는 트렌치부, 제1 트렌치에 형성되는 제1 폴리실리콘 및 제2 트렌치에 형성되는 제2 폴리실리콘을 포함하는 폴리실리콘부, 제1 트렌치에 형성되고 제1 폴리실리콘과 에미터 전극을 절연시키는 제1 옥사이드층. 제2 트렌치에 형성되고 제2 폴리실리콘과 에미터 전극을 절연시키는 제2 옥사이드층, P BODY층 위에 제1 간격에 형성되고 에미터 전극에 연결되고 제2 트렌치의 측면의 일단에서 끝단까지 연속적으로 형성되는 P++층 및 P BODY 층 위에 제1 간격에 제1 트렌치의 측면의 일단에서 끝단까지 연속적으로 P++층과 접촉되게 형성되고 에미터 전극에 연결되는 N++층을 포함할 수 있다.
또한, P++층의 형성 깊이는 P BODY 층과 접촉되는 N++층의 형성 깊이보다 깊을 수 있다.
또한, P++층의 너비(Pw)는 N++층의 너비(Nw)와 같을 수 있다.
또한, P++층의 너비(Pw)는 N++층의 너비(Nw)보다 클 수 있다.
또한, 제1 폴리실리콘 및 제2 폴리실리콘은 게이트 전극에 연결될 수 있다.
또한, 제1 폴리실리콘은 게이트 전극에 연결되고 및 제2 폴리실리콘은 에미터 전극에 연결될 수 있다.
또한, 제1 옥사이드층은 제1 폴리실리콘의 상면과 상기 에미터 전극 사이에 위치하는 제11 옥사이드 층과 제1 폴리실콘의 양측면 및 하부면과 제1 트렌치 사이에 위치하는 제12 옥사이드층을 포함할 수 있고, 제2 옥사이드층은 제2 폴리실리콘의 상면과 에미터 전극 사이에 위치하는 제21 옥사이드층과 제2 폴리실시콘의 양측면 및 하부면과 제2 트렌치 사이에 위치하는 제22 옥사이드층을 포함할 수 있다.
또한,
상기 N++층의 깊이는 0.6㎛ 이상이고, 상기 N++층의 상기 제11 옥사이드층과 마주보는 부분의 불순물 농도는 균일할 수 있고,
상기 P++층의 깊이는 0.6㎛ 이상이고, 상기 P++층의 상기 제21 옥사이드층과 마주보는 부분의 불순물 농도는 균일할 수 있다.
본 발명의 실시예에 따른 절연 게이트 양극성 트랜지스터는 트렌치 사이에 p++층과 n++층이 접촉되도록 형성되어 래치업 저항이 감소되고, 내구성이 향상될 수 있다.
또한, 본 발명의 일 실시예에 따른 절연 게이트 양극성 트랜지스터는 채널 밀도가 향상될 수 있다.
또한, 본 발명의 일 실시예에 따른 절연 게이트 양극성 트랜지스터는 전류 밀도가 향상될 수 있다.
또한, 본 발명의 일 실시예에 따른 절연 게이트 양극성 트랜지스터는 포화 전류를 조절할 수 있다.
도 1 은 고 전류밀도 구현을 위해 실리콘 표면위에 형성되었던 에미터 옥사이드(Oxide) 절연막을 트렌치 안에 형성시킨 종래기술에 따른 절연 게이트 양극성 트랜지스터의 단면을 개략적으로 나타낸 단면도이다.
도 2는 도 1의 종래기술에 따른 절연 게이트 양극성 트랜지스터를 개략적으로 나타낸 사시도이다.
도 3은 본 발명의 제1 실시예에 따른 절연 게이트 양극성 트랜지스터의 사시도이다.
도 4는 본 발명의 제1 실시예에 따른 절연 게이트 양극성 트랜지스터의 단면도이다.
도 5는 본 발명의 제1 실시예에 따른 절연 게이트 양극성 트랜지스터의 채널을 도시한 도면이다.
도 6은 본 발명의 제2 실시예에 따른 절연 게이트 양극성 트랜지스터의 사시도이다.
도 7은 본 발명의 제2 실시예에 따른 절연 게이트 양극성 트랜지스터의 단면도이다.
도 8은 본 발명의 제1 실시예에 따른 절연 게이트 양극성 트랜지스터를 도시한 도면이다.
도 9는 본 발명의 제3 실시예에 따른 절연 게이트 양극성 트랜지스터를 도시한 도면이다.
도 10은 본 발명의 제4 실시예에 따른 절연 게이트 양극성 트랜지스터의 N++층의 도핑 농도를 나타내기 위한 절단 방향 A-A'를 도시한 도면이다.
도 11은 종래기술에 따른 절연 게이트 양극성 트랜지스터의 N++층의 도핑 농도를 나타내기 위한 절단 방향 A-A'를 도시한 도면이다.
도 12는 본 발명과 종래기술의 깊이에 따른 도핑농도를 나타내는 도면이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
비록 제1, 제2 등이 다양한 소자, 구성요소 및/또는 섹션들을 서술하기 위해서 사용되나, 이들 소자, 구성요소 및/또는 섹션들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자, 구성요소 또는 섹션들을 다른 소자, 구성요소 또는 섹션들과 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자, 제1 구성요소 또는 제1 섹션은 본 발명의 기술적 사상 내에서 제2 소자, 제2 구성요소 또는 제2 섹션일 수도 있음은 물론이다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "이루어지다(made of)"는 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
이하, 본 발명에 대하여 첨부된 도면에 따라 보다 상세히 설명한다.
도 3은 본 발명의 제1 실시예에 따른 절연 게이트 양극성 트랜지스터의 사시도이다.
도 4는 본 발명의 제1 실시예에 따른 절연 게이트 양극성 트랜지스터의 단면도이다.
도 5는 본 발명의 제1 실시예에 따른 절연 게이트 양극성 트랜지스터의 채널을 도시한 도면이다.
본 발명의 실시예를 설명하기 위해 절연 게이트 양극성 트랜지스터의 방향은 도 3에 표시된 X, Y 및 Z는 각각 폭 방향, 길이 방향 및 두께 방향을 나타낸다. 여기서, 두께 방향은 반도체 영역이 적층된 적층 방향과 동일한 개념으로 사용될 수 있다.
도 3 내지 도 4를 참고하면, 절연 게이트 양극성 트랜지스터(100)는 반도체 기판(10), P BODY층(20), N++층(31), P++층(32), 트렌치부(40), 폴리실리콘부(50), 제1 옥사이드 층(60) 및 제2 옥사이드 층(70)을 포함할 수 있다.
반도체 기판(10)은 일면에 n+ 버퍼층(11), p+ 콜렉터 층(12), 콜렉터 전극(13)을 포함할 수 있고, 일면의 반대쪽에 위치한 타면에 에미터 전극(14)을 포함할 수 있다.
P BODY층(20)은 반도체 기판(10)의 일면의 반대쪽에 위치한 타면에 형성될 수 있다.
트렌치부(40)는 제1 트렌치(41)와 제2 트렌치(42)를 포함할 수 있다. 제1 트렌치(41)는 P BODY층(20)을 식각하여 형성될 수 있다. 제2 트렌치(42)는 제1 트렌치(41)와 제1 간격(D1)을 두고 P BODY층(20)을 식각하여 형성될 수 있다.
폴리실리콘부(50)는 제1 폴리실리콘(51)과 제2 폴리실리콘(52)을 포함할 수 있다. 제1 폴리실리콘(51)은 제1 트렌치(41) 내부에 형성되고, 제2 폴리실리콘(52)은 제2 트렌치(42) 내부에 형성될 수 있다. 제1 폴리실리콘(51)과 제2 폴리실리콘(52) 각각은 산화 절연막(미도시)으로 둘러싸이도록 제1 트렌치(41)와 제2 트렌치(42) 각각에 형성될 수 있다.
P++층(32)은 P BODY층(20) 위에 제1 간격(D1)에 제2 트렌치(42)의 측면의 일단에서 끝단까지 연속적으로 형성되고 에미터 전극(14)에 연결될 수 있다.
N++층(31)은 P BODY층(20) 위에 제1 간격(D1)에 제1 트렌치(41)의 측면의 일단에서 끝단까지 연속적으로 P++층(31)과 접촉되게 형성되고 에미터 전극(14)에 연결될 수 있다.
제1 옥사이드층(60)은 제1 트렌치(41)에 형성되고 제1 폴리실리콘(51)과 에미터 전극(14)을 절연시킬 수 있다. 또한, 제1 옥사이드층(60)은 제1 폴리실리콘(51)의 상면과 에미터 전극(14) 사이에 위치하는 제11 옥사이드층(61)과 제1 폴리실리콘(51)의 양측면 및 하부면과 제1 트렌치(41) 사이에 위치하는 제12 옥사이드층(62)을 포함할 수 있다.
제2 옥사이드층(70)은 제2 트렌치(42)에 형성되고 제2 폴리실리콘(52)과 에미터 전극(14)을 절연시킬 수 있다. 또한, 제2 옥사이드층(70)은 제2 폴리실리콘(52)의 상면과 에미터 전극(14) 사이에 위치하는 제21 옥사이드층(71)과 제2 폴리실리콘(52)의 양측면 및 하부면과 제2 트렌치(42) 사이에 위치하는 제22 옥사이드층(72)을 포함할 수 있다.
또한, N++층(31)의 깊이는 0.6㎛ 이상일 수 있다.
또한, 도 12에 도시된 바와 같이 N++층의 제11 옥사이드층(61)과 마주보는 N++층의 부분(A1)의 농도는 균일 할 수 있다.
또한, P++층(32)의 깊이는 0.6㎛ 이상이고, P++층(32)의 제21 옥사이드층(71)과 마주보는 부분(A2)의 농도는 균일할 수 있다.
도 2a를 다시 참조하면, 종래기술에 따른 절연 게이트 양극성 트랜지스터는 동작시 홀 캐리어들이 n++층 하단에서 길이 방향으로 이동하여 p++층의 측면을 따라 에미터 전극 방향으로 이동하게 된다. 이때 래치업 저항(RB)이 증가되어 무부하 단락 성능을 열화시키는 문제가 발생된다.
반면, 본 발명의 제1 실시예에 따른 절연 게이트 양극성 트랜지스터는 N++층(31)과 P++층(32)이 제1 트렌치(41)와 제2 트렌치(42) 사이에서 서로 접촉되도록 길이방향으로 형성된다. 홀 캐리어의 이동시, N++층(31) 하단에서 폭 방향으로 이동하게 되어 래치업 저항(RB)이 감소하게 된다. 따라서, 절연 게이트 양극성 트랜지스터의 내구성이 높아지게 된다.
도 2b 및 도 5를 참고하면, 종래기술에 따른 절연 게이트 양극성 트랜지스터는 n++층과 p++층이 길이 방향으로 반복되도록 형성되고, n++/p++층의 길이가 같을 경우 50%의 채널 밀도를 가지며, 강건성을 높이기 위해 p++층의 길이가 n++보다 길어질 경우 50% 이하의 채널 밀도를 갖게 된다. 반면, 본 발명의 제1 실시예에 따른 절연 게이트 양극성 트랜지스터는 50%의 채널 밀도를 고정으로 갖게 되어 도통 손실을 감소시킬 수 있다. 여기서, 채널은 도 2b 및 도 5에 표시된 빨간색 점선으로 나타낸 영역에 해당한다.
도 6은 본 발명의 제2 실시예에 따른 절연 게이트 양극성 트랜지스터의 사시도이다.
도 7은 본 발명의 제2 실시예에 따른 절연 게이트 양극성 트랜지스터의 단면도이다.
도 6 내지 도 7을 참고하면, 본 발명의 제2 실시예에 따른 절연 게이트 양극성 트랜지스터(200)는 반도체 기판(10), P BODY층(120), N++층(131), P++층(132), 트렌치부(140), 폴리실리콘부(150), 제1 옥사이드 층(160) 및 제2 옥사이드 층(170)을 포함할 수 있다.
여기서, 본 발명의 제2 실시예에 따른 반도체 기판(10), P BODY층(120), 트렌치부(140), 폴리실리콘부(150), 제1 옥사이드층(160) 및 제2 옥사이드층(170)은 본 발명의 제1 실시예에 따른 반도체 기판(10), P BODY층(20), 트렌치부(40), 폴리실리콘부(50), 제1 옥사이드층(60) 및 제2 옥사이드층(70)과 동일한 구성이므로 이하에서 상세한 설명은 생략한다.
P++층(132)의 형성 깊이는 P BODY층(120)과 접촉되는 N++층(131)의 형성 깊이보다 깊게 형성될 수 있다. 즉, P++층(132)의 두께 방향으로의 깊이보다 N++층(131)의 두께 방향으로의 깊이가 더 깊게 형성될 수 있다.
P++층(132)의 형성 깊이가 N++층(131)의 형성 깊이보다 더 깊게 형성됨으로 인해 홀 캐리어가 P++층(132)과 N++층(131) 사이로 이동하는 집적도가 더 높아질 수 있다.
도 3 내지 도 4를 다시 참고하면, 절연 게이트 양극성 트랜지스터(100)는 트렌치부(40)가 P BODY층(20)을 관통하여 형성될 수 있다. 상세하게는, 제1 트렌치(41) 및 제2 트렌치(42)의 형성 깊이는 P BODY층(20)의 형성 깊이보다 깊게 형성될 수 있다.
도 8은 본 발명의 제1 실시예에 따른 절연 게이트 양극성 트랜지스터를 도시한 도면이다.
도 9는 본 발명의 제3 실시예에 따른 절연 게이트 양극성 트랜지스터를 도시한 도면이다.
도 8을 참고하면, 본 발명의 제1 실시예에 따른 절연 게이트 양극성 트랜지스터(100)는 P++층(32)의 너비(Pw)가 N++층(31)의 너비(Nw)와 같게 형성될 수 있다. 즉, 제1 트렌치(41)와 제2 트렌치(42) 사이 제1 간격(W1+W2)의 절반(W1)은 N++층(31)이 형성될 수 있고, 제1 간격(W1+W2)의 절반(W2)은 P++층(32)이 형성될 수 있다.
도 9를 참고하면, 본 발명의 제3 실시예에 따른 절연 게이트 양극성 트랜지스터(300)는 P++층(232)의 너비(Pw)가 N++층(231)의 너비(Nw)보다 크게 형성될 수 있다. 즉, 제1 트렌치(241)와 제2 트렌치(242) 사이에 N++층(231)의 폭(W3)보다 P++층(232)의 폭(W4)이 더 넓게 형성될 수 있다.
구분 N++width
Ratio (Nw/Pw)		 Channel Density VCE (sat)[V] ISC[A]
(전류 정격대비증폭비)		 Tsc(㎲)
제2실시예 1.00 50% 1.432 X 32.7 2.04
종래기술 1.00 50% 1.482 X 38.5 1.58
제3실시예 0.9 50% 1.442 X 15.0 4.73
0.8 50% 1.460 X 6.7 13.4
표 1을 참고하면, 본 발명의 제1 실시예에 따른 절연 게이트 양극성 트랜지스터(100)는 종래 기술에 따른 절연 게이트 양극성 트랜지스터보다 n++층(231)의 너비를 조절함으로써 포화전류(Isc)를 낮출 수 있다.
본 발명의 제3 실시예에 따른 절연 게이트 양극성 트랜지스터(300)는 N++층(231)의 너비를 조절함으로써 N++층의 저항을 조절할 수 있다. 따라서, N++층(231)의 너비에 따라 동일한 채널 밀도를 유지하면서 동시에 원하는 포화 전류(Isc)로 조절할 수 있다.
도 10은 본 발명의 제1 실시예에 따른 절연 게이트 양극성 트랜지스터의 N++층의 도핑 농도를 나타내기 위한 절단 방향 A-A'를 도시한 도면이다.
도 11은 종래기술에 따른 절연 게이트 양극성 트랜지스터의 N++층의 도핑 농도를 나타내기 위한 절단 방향 A-A'를 도시한 도면이다.
도 12는 본 발명과 종래기술의 깊이에 따른 N++층의 도핑농도 변화를 나타낸 도면이다.
도 12를 참고하면, 본 발명의 제4 실시예에 따른 절연 게이트 양극성 트랜지스터(400)는 N++층(331)의 도핑 농도가 종래기술에서 가우시안 분포의 n++ 도핑 농도가 아닌 일정 농도가 유지되는 구간을 갖도록 형성될 수 있다.
N++width
Ratio(Nw/Pw)		 n++Dose
(Normalization)		 VCE(sat)[V] ISC[A]
(전류 정격대비증폭비)		 Tsc(㎲)
0.90 1.00 1.442 X 15.0 4.73
0.90 0.87 1.452 X 12.2 8.70
0.90 0.80 1.477 X 5.3 21.2
표 2에 개시된 바와 같이, 본 발명의 일 실시예에 따르면 N++층(331)의 도핑 농도 변화에 따라 도통 손실 없이 포화 전류(Isc)를 감소시킬 수 있고, 그에 따라 단락 내량(Tsc(㎲))의 성능이 증가할 수 있다.
도 3 내지 도 4를 다시 참고하면, 본 발명의 실시예에 따른 절연 게이트 양극성 트랜지스터(미도시)는 제1 폴리실리콘(미도시) 및 제2 폴리실리콘(미도시)가 게이트 전극(미도시)에 연결될 수 있다.
또한, 제1 폴리실리콘(미도시)은 게이트 전극(미도시)에 연결될 수 있고, 제2 폴리실리콘(미도시)은 에미터 전극(미도시)에 연결될 수 있다.
구분 제2 트렌치전극 N++width
Ratio (Nw/Pw)		 Channel Density VCE (sat)[V] ISC[A]
(전류 정격대비 증폭비)		 Tsc(㎲) Gate charge(Qg)
종래기술 게이트 1.00 50% 1.482 X 38.5 1.58 400nC
에미터 1.00 25% 1.522 X 15.9 3.17 200nC
본발명 게이트 0.90 50% 1.442 X 15.0 4.73 400nC
에미터 0.90 50% 1.445 X 14.8 4.82 200nC
표 3은 제2 폴리실리콘이 에미터 전극에 연결되었을 경우 종래 구조와 본 발명구조에 대해 비교한 결과이다. 종래 기술에 의하면 폴리실시콘이 게이트에 연결된 것과 비교하여 폴리실리콘이 에미터 전극에 연결되는 경우 채널 밀도가 절반, 즉 25%로 줄어들고 단락 내량 (Tsc(㎲))은 증가하였다. 또한, 폴리실리콘이 에미터에 연결된 경우 채널 밀도가 게이트에 연결된 것과 비교하여 도통손실(Vce(sat))이 1.482에서 1.522로 증가하였다.
반면, 본발명에 따르면 제2 폴리실리콘이 게이트와 연결된 경우와 제2 폴리실리콘이 에미터에 연결된 경우 채널 밀도는 동일하게 유지되었고, 단락내량(Tsc(㎲))은 제2 폴리실리콘이 게이트와 연결된 경우에도 차이가 없으며, Gate charge가 절반으로 감소하였다. 따라서, 본발명의 일 실시예에 따르면 제2 폴리실리콘이 에미터 전극에 연결되어 도통손실 및 단락 내량 열화 없이 스위칭 손실의 감소 효과를 가질 수 있다.
이상 본 발명의 실시예를 참조하여 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
10: 반도체 기판 11: n+ 버퍼층
12: p+ 콜렉터 층 13: 콜렉터 전극
14: 에미터 전극 20: P BODY층
31, 131, 231, 331: N++층 32, 132, 232, 332: P++층
40, 140: 트렌치부 41, 141, 241, 341: 제1 트렌치
42, 142, 242, 342: 제2 트렌치
50, 150: 폴리실리콘부 51, 151, 251, 351: 제1 폴리실리콘
52, 152, 252, 352: 제2 폴리실리콘

Claims (8)

  1. 일면에 n+ 버퍼층, p+ 콜렉터 층 및 콜렉터 전극이 형성된 반도체 기판;
    상기 반도체 기판의 일면의 반대쪽에 위치한 타면에 형성된 P BODY층;
    상기 P BODY층을 식각하여 형성된 제1 트렌치 및 상기 제1 트렌치와 제1 간격을 두고 상기 P BODY층을 식각하여 형성된 제2 트렌치를 포함하는 트렌치부;
    상기 제1 트렌치에 형성되는 제1 폴리실리콘 및 상기 제2 트렌치에 형성되는 제2 폴리실리콘을 포함하는 폴리실리콘부;
    상기 제1 트렌치에 형성되고 상기 제1 폴리실리콘과 에미터 전극을 절연시키며, 상기 제1 폴리실리콘의 상면과 상기 에미터 전극 사이에 위치하는 제11 옥사이드층과 상기 제1 폴리실리콘의 양측면 및 하부면과 상기 제1 트렌치 사이에 위치하는 제12 옥사이드층을 포함하는 제1 옥사이드 층;
    상기 제2 트렌치에 형성되고 상기 제2 폴리실리콘과 상기 에미터 전극을 절연시키며, 상기 제2 폴리실리콘의 상면과 상기 에미터 전극 사이에 위치하는 제21 옥사이드층과 상기 제2 폴리실리콘의 양측면 및 하부면과 상기 제2 트렌치 사이에 위치하는 제22 옥사이드층을 포함하는 제2 옥사이드층;
    상기 P BODY층 위에 상기 제1 간격에 형성되고 상기 에미터 전극에 연결되고 상기 제2 트렌치의 측면의 일단에서 끝단까지 연속적으로 형성되는 P++층; 및
    상기 P BODY층 위에 상기 제1 간격에 상기 제1 트렌치의 측면의 일단에서 끝단까지 연속적으로 상기 P++층과 접촉되게 형성되고 상기 에미터 전극에 연결되는 N++층을 포함하고,
    상기 N++층의 깊이는 0.6㎛ 이상이고, 상기 N++층의 상기 제11 옥사이드층과 마주보는 부분의 불순물 농도는 균일하고,
    상기 P++층의 깊이는 0.6㎛ 이상이고, 상기 P++층의 상기 제21 옥사이드층과 마주보는 부분의 불순물 농도는 균일한, 절연 게이트 양극성 트랜지스터.
  2. 제1 항에 있어서,
    상기 P++층의 형성 깊이는 상기 P BODY 층과 접촉되는 상기 N++층의 형성 깊이보다 깊은 절연 게이트 양극성 트랜지스터.
  3. 제1 항에 있어서,
    상기 P++층의 너비(Pw)는 상기 N++층의 너비(Nw)와 같은 절연 게이트 양극성 트랜지스터.
  4. 제1 항에 있어서,
    상기 P++층의 너비(Pw)는 상기 N++층의 너비(Nw)보다 큰 절연 게이트 양극성 트랜지스터.
  5. 제1 항에 있어서,
    상기 제1 폴리실리콘 및 상기 제2 폴리실리콘은 게이트 전극에 연결되는 절연 게이트 양극성 트랜지스터.
  6. 제1 항에 있어서,
    상기 제1 폴리실리콘은 게이트 전극에 연결되고 및 상기 제2 폴리실리콘은 상기 에미터 전극에 연결되는 절연 게이트 양극성 트랜지스터.
  7. 삭제
  8. 삭제
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