JP4751340B2 - 半導体装置及びその製造方法 - Google Patents

Description

本発明は、ＩＧＢＴなどのパワーデバイスと制御回路とが１チップ内に混載された半導体装置及びその製造方法に関する。

従来の高耐圧の縦型半導体装置について、エピタキシャル基板上に形成されたパンチスルー型ＩＧＢＴを例にとって、以下に説明する。

図２６は、エピタキシャル基板上に形成された従来のパンチスルー型ＩＧＢＴのセル部の断面を示している。

エピタキシャル基板は、Ｐ型半導体基板（Ｐ型コレクタ層）１１と、エピタキシャル成長法により半導体基板１１上に形成されるＮ型エピタキシャル層とから構成される。本例では、エピタキシャル層は、Ｎ型バッファ層１２及びＮ型ドリフト層（活性層）１３となる。そして、例えば、半導体基板１１中のＰ型不純物の濃度は、７．５×１０^１８ａｔｏｍｓ／ｃｍ^３ 程度に設定され、バッファ層１２中のＮ型不純物の濃度は、２．７×１０^１７ａｔｏｍｓ／ｃｍ^３ 程度に設定され、ドリフト層１３中のＮ型不純物の濃度は、１．３５×１０^１４ａｔｏｍｓ／ｃｍ^３ 程度に設定される。

ドリフト層１３の表面領域には、Ｐ型ベース層１４が形成される。Ｐ型ベース層１４内には、Ｎ^＋ 型エミッタ層１５及びＰ^＋ 型ベース取り出し層１６が形成される。また、ドリフト層１３内には、Ｐ型ベース層１４に隣接するＮ^＋ 型低抵抗層１７が形成される。

そして、例えば、Ｐ型ベース層１４中のＰ型不純物の表面濃度は、４．０×１０^１７ａｔｏｍｓ／ｃｍ^３ 程度に設定され、Ｎ^＋ 型エミッタ層１５中のＮ型不純物の表面濃度は、１．２７×１０^２０ａｔｏｍｓ／ｃｍ^３ 程度に設定され、Ｐ^＋ 型ベース取り出し層１６中のＰ型不純物の表面濃度は、２．８×１０^１９ａｔｏｍｓ／ｃｍ^３ 程度に設定され、Ｎ^＋ 型低抵抗層１７中のＮ型不純物の表面濃度は、５．０×１０^１５ａｔｏｍｓ／ｃｍ^３ 程度に設定される。

Ｎ^＋ 型エミッタ層１５上及びＰ^＋ 型ベース取り出し層１６上には、これらに接触するエミッタ電極１８が形成され、Ｐ型ベース層１４上には、絶縁膜１９を介してゲート電極２０が形成される。また、半導体基板１１の裏面には、コレクタ電極２１が形成される。

上述のＩＧＢＴを含む従来のパワーデバイスにおいては、エピタキシャル基板が採用されている。しかし、エピタキシャル基板の製造コストは、高く、結果として、縦型半導体装置の価格を上昇させる。

また、パワーデバイスにおいては、ターンオフ特性の向上を目的として、いわゆるライフタイム制御が行われる。ライフタイムは、短くすればするほど、高速ターンオフが可能となるため、従来では、例えば、ライフタイムを、５〜１０μｓから１００ｎｓ程度に短くする作業が行われていた。

しかし、よく知られているように、パワーデバイスのターンオフ特性とターンオン特性は、トレードオフの関係にある。つまり、ターンオフ特性を向上させると、逆に、オン電圧が高くなり、オン特性が劣化する。

なお、このようなトレードオフ関係は、バッファ層を有する上述のパンチスルー型デバイスだけでなく、例えば、バッファ層を有しないノンパンチスルー型デバイスや、トレンチゲート型デバイスにも生じる。
特開平９−２６０６６２号公報 特表２００１−５０１３８２（国際公開第９９／５７１３号） 特開昭５７−２５７６号公報 特開平６−１６３９１０号公報

本発明の目的は、ＩＧＢＴなどのパワーデバイスと制御回路とが１チップ内に混載された半導体装置及びその製造方法を実現することにある。

本発明の半導体装置は、同一基板内に形成される薄型パンチスルー型パワーデバイスと制御回路とを具備し、前記薄型パンチスルー型パワーデバイスは、厚さが７０μｍ以下の半導体基板と、前記半導体基板内に配置される第１導電型の第１ベース層と、前記半導体基板の第１表面領域内に配置され、その厚さが１μｍ以下に設定され、その表面濃度が１×１０ ^２０ ａｔｏｍｓ／ｃｍ ^３ 以下に設定される第２導電型のコレクタ層と、前記第１ベース層と前記コレクタ層との間に配置される第１導電型のバッファ層と、前記半導体基板の第２表面領域内に配置される第２導電型の第２ベース層と、前記第２ベース層内に配置される第１導電型のエミッタ層と、前記エミッタ層と前記第１ベース層の間に位置する前記第２ベース層の表面に配置されるゲート絶縁膜と、前記ゲート絶縁膜上に配置されるゲート電極とを備える。また、ターンオフ開始時の電流増幅率ｈＦＥは、ｂＤＰ・ＱＰ／ｂＤＮ・ＱＮ（但し、ＱＮは、前記バッファ層の第１導電型不純物のドーズ量、ｂＤＮは、前記バッファ層内の第１導電型のキャリアの拡散係数の平均、ＱＰは、前記コレクタ層の第２導電型不純物のドーズ量、ｂＤＰは、前記コレクタ層内の第２導電型のキャリアの拡散係数の平均である。）により規定され、ターンオフ過程においてコレクタ電流Ｉｃを電子電流Ｉｅで除算した値Ｉｃ／Ｉｅで定義される前記電流増幅率ｈＦＥの最大値が５以下になるＱＮ及びＱＰを持つ。
本発明の半導体装置の製造方法は、前記半導体装置の製造方法であって、前記薄型パンチスルー型パワーデバイスは、パワーデバイスエリアに形成され、前記制御回路は、制御素子エリアに形成され、１つのマスクを用いて、イオン注入法により、前記パワーデバイスエリアと前記制御素子エリアに、同時に不純物を注入し、前記パワーデバイスエリアに第１不純物層を形成し、前記制御素子エリアに第２不純物層を形成し、前記第１不純物層を含む前記薄型パンチスルー型パワーデバイスを形成し、前記第２不純物層を含む前記制御回路を形成する、というステップを具備する。

本発明によれば、ＩＧＢＴなどのパワーデバイスと制御回路とが１チップ内に混載された半導体装置及びその製造方法を実現できる。

以下、図面を参照しながら本発明の半導体装置及びその製造方法について詳細に説明する。

まず、以下に説明するに当り、本発明のパワーデバイス（例えば、ＩＧＢＴ）を薄型パンチスルー型と称することにする。その理由は、本発明のパワーデバイスの構造が一般的なパンチスルー型のそれとは異なるため、一般的なパンチスルー型パワーデバイスと同一視されることを防ぐためである。
［第１実施の形態］
図１は、本発明の第１実施の形態に関わる薄型パンチスルー型ＩＧＢＴのセル部の断面を示している。

本実施の形態の縦型デバイスの特徴は、第一に、Ｐ型エミッタ層の厚さが薄く、いわゆる低注入エミッタ構造を採用している点、第二に、Ｎ型ドリフト層（活性層）の厚さを調節することにより耐圧を確保している点にある。

以下、上述の特徴を踏まえつつ、具体的なデバイス構造について説明する。
本発明の薄型パンチスルー型ＩＧＢＴは、同図から明らかなように、エピタキシャル層を形成せず、半導体基板１１内にＮ型ドリフト層（活性層）１３が形成される。この点、Ｎ型ドリフト層がエピタキシャル層から構成される一般的なパンチスルー型ＩＧＢＴと異なる。

Ｎ型半導体基板１１の一面（裏面）側には、Ｐ^＋ 型コレクタ層（エミッタ層）１０及びＮ型バッファ層１２が形成される。Ｐ^＋ 型コレクタ層１０及びＮ型バッファ層１２は、それぞれ、例えば、イオン注入法を用いて半導体基板１１内に不純物を注入することにより形成される。

Ｐ^＋ 型コレクタ層１０の深さ（厚さ）は、１．０μｍ以下、例えば、０．１〜１．０μｍの範囲内の値に設定され、Ｐ^＋ 型コレクタ層１０の表面濃度は、２×１０^１７ａｔｏｍｓ／ｃｍ^３ 〜１×１０^２０ａｔｏｍｓ／ｃｍ^３ の範囲内の値に設定される。但し、Ｐ^＋ 型コレクタ層１０の適切な表面濃度は、Ｐ^＋ 型コレクタ層１０の深さに依存する。

このように、Ｐ^＋ 型コレクタ層１０を低ドーズ量のイオン注入で形成し、かつ、Ｐ^＋ 型コレクタ層１０の深さを浅くすることで、低注入エミッタ構造を実現できる。

低注入エミッタ構造は、主として、バッファ層を有しないノンパンチスルー型デバイスに採用されているもので、その動作原理は、Ｐ^＋型コレクタ層１０からＮ型ドリフト層（活性層）１３への正孔（ホール）の注入量が少ないため、高速ターンオフが実現できる、というものである。
しかし、ノンパンチスルー型は、一般的には、パンチスルー型（本発明の薄型パンチスルー型を含む）よりも厚い半導体基板を採用し、そのため、Ｎ型ドリフト層も厚くなるため、低注入エミッタ構造を採用しているとはいっても、本発明の薄型パンチスルー型ＩＧＢＴにおいて低注入エミッタ構造を採用する場合とは異なる。

このように、本発明では、ターンオフ特性の向上のために、低注入エミッタ構造を採用しているため、従来のようなライフタイム制御を行う必要がなく、このため、ライフタイム制御によるターンオン特性の劣化も防止できる。

一方、本実施の形態に関わる縦型デバイスに逆バイアスが印加されたときの破壊を防止するため、逆バイアス状態のときの素子耐圧は、Ｎ型ドリフト層（活性層）１３の厚さにより制御する。但し、本発明の薄型パンチスルー型ＩＧＢＴは、ノンパンチスルー型ではないので、Ｎ型ドリフト層１３の厚さの上限がノンパンチスルー型の範疇に含まれる、ということはない。

例えば、Ｎ型ドリフト層（活性層）１３の不純物濃度を適切な値に設定すれば、一般的に、約１０μｍの厚さで、１００Ｖの耐圧を確保できる。即ち、Ｎ型ドリフト層１３の厚さを１０μｍに設定すれば、１００Ｖの耐圧を確保でき、２０μｍに設定すれば、２００Ｖの耐圧を確保できる。一般的には、Ｎ型ドリフト層の厚さを、１０×Ｉ（Ｉは、正数）μｍに設定すれば、（１００×Ｉ）Ｖの耐圧を確保できる。

ところで、プレーナ型の場合、Ｎ型ドリフト層１３の厚さＬとハーフセルサイズＷは、６００Ｖ系素子の場合は、それぞれ、理想的には、 ６×Ｗ と Ｌ とが等しいか又は非常に近い値となるように設定される。つまり、耐圧６００Ｖを確保する場合には、Ｌ＝６０μｍとなるため、ハーフセルサイズＷは、１０μｍとなる。

また、耐圧６００Ｖを確保した状態で、ハーフセルサイズＷを１０μｍ未満に設定すると、素子の特性改善（オン電圧の低減）が律速される。これは、ゲートとゲートの間のジャンクションＦＥＴ抵抗が増えるため、ハーフセルサイズＷを必要以上に小さくしていっても、オン電圧が下がらないのである。つまり、単純に、セルピッチを小さくして微細化を図っても、オン電圧の低減には寄与しないのである。一方、ＩＧＢＴのオン抵抗は、チャネル抵抗の占める割合が大きいので、短チャネル化は、オン電圧の低減に効果がある。

以上の点、及び、耐圧と短チャネル化による破壊防止を考慮すると、シミュレーションの結果からＮ型ドリフト層１３の厚さＬとハーフセルサイズＷの関係は、８×Ｗ＞Ｌを満たすような値に設定される。例えば、耐圧６００Ｖを確保する場合には、ハーフセルサイズＷは、７．５μｍまでは縮小することができる。

Ｎ型バッファ層１２の厚さは、例えば、１５μｍ程度に設定され、Ｎ型バッファ層１２中のＮ型不純物の濃度は、例えば、２．７×１０^１７ａｔｏｍｓ／ｃｍ^３ 程度に設定される。Ｎ型ドリフト層（活性層）１３の厚さは、例えば、５２．５μｍ程度に設定され、Ｎ型ドリフト層１３中のＮ型不純物の濃度は、例えば、１．３５×１０^１４ａｔｏｍｓ／ｃｍ^３ 程度に設定される。

Ｎ型ドリフト層１３の表面領域には、Ｐ型ベース層１４が形成される。Ｐ型ベース層１４内には、Ｎ^＋ 型エミッタ層１５及びＰ^＋ 型ベース取り出し層１６が形成される。また、Ｎ型ドリフト層１３内には、Ｐ型ベース層１４に隣接するＮ^＋ 型低抵抗層１７が形成される。

そして、例えば、Ｐ型ベース層１４の深さは、４．５μｍ程度に設定され、Ｐ型ベース層１４中のＰ型不純物の表面濃度は、４．０×１０^１７ａｔｏｍｓ／ｃｍ^３ 程度に設定される。また、Ｎ^＋ 型エミッタ層１５の深さは、０．３μｍ程度に設定され、Ｎ^＋ 型エミッタ層１５中のＮ型不純物の表面濃度は、１．２７×１０^２０ａｔｏｍｓ／ｃｍ^３ 程度に設定される。

また、例えば、Ｐ^＋ 型ベース取り出し層１６の深さは、２．５μｍ程度に設定され、Ｐ^＋ 型ベース取り出し層１６中のＰ型不純物の表面濃度は、２．８×１０^１９ａｔｏｍｓ／ｃｍ^３ 程度に設定される。また、Ｎ^＋ 型低抵抗層１７の深さは、４．５μｍ程度に設定され、Ｎ^＋ 型低抵抗層１７中のＮ型不純物の表面濃度は、５．０×１０^１５ａｔｏｍｓ／ｃｍ^３ 程度に設定される。

Ｎ^＋ 型エミッタ層１５上及びＰ^＋ 型ベース取り出し層１６上には、これらに接触するエミッタ電極１８が形成され、Ｐ型ベース層（チャネル領域）１４上には、ゲート絶縁膜１９Ａを介してゲート電極２０が形成される。Ｎ^＋ 型低抵抗層１７上には、十分に厚いフィールド絶縁膜１９が形成される。また、半導体基板１１の裏面には、コレクタ電極２１が形成される。

本発明の第１実施の形態に関わる薄型パンチスルー型ＩＧＢＴによれば、Ｐ型エミッタ層の厚さが薄く、いわゆる低注入エミッタ構造が採用されている。従って、ターンオフ特性の向上のために、従来のようなライフタイム制御を行う必要がなく、ライフタイム制御によるオン特性の劣化を防止できる。

また、本発明の第１実施の形態に関わる薄型パンチスルー型ＩＧＢＴによれば、Ｎ型ドリフト層（活性層）の厚さを調節することにより耐圧を確保している。また、ＩＧＢＴセルの短チャネル化によりオン電圧の低減に貢献でき、特に、８×Ｗ＞Ｌを満たすように、セルを形成すれば、特性向上（オン電圧の低減）と十分な耐圧確保を同時に実現できる。

［第２実施の形態］
図２は、本発明の第２実施の形態に関わる薄型パンチスルー型ＩＧＢＴのセル部の断面を示している。

本実施の形態に関わる縦型デバイスは、上述の第１実施の形態に関わる薄型パンチスルー型ＩＧＢＴの変形例であり、かつ、上述の第１実施の形態に関わる薄型パンチスルー型ＩＧＢＴの特徴の全てを含んでいる。

そして、本実施の形態の縦型デバイスでは、上述の第１実施の形態に関わるパンチスルー型ＩＧＢＴの特徴に加え、さらに、ＩＧＢＴセルのチャネルを短チャネル化した場合の破壊を防止するため、ＩＧＢＴセルのチャネル部にＰ型不純物層（破壊防止層）２２を追加した点に特徴を有している。

例えば、単純に、ＩＧＢＴセルのチャネルを短チャネル化した場合、この短チャネル化によりチャネル破壊が発生し易くなる。そこで、本実施の形態では、ＩＧＢＴセルの閾値Ｖｔｈを変えることなく、この破壊を有効に防止するために、例えば、ＣＭＯＳプロセスを利用して、ＩＧＢＴセルのチャネル部にＰ型不純物層２２を追加形成する。

ここで、ＣＭＯＳプロセスとは、チャネル部分に対してイオン注入を行った後に、ゲート酸化膜及びゲート電極を形成するプロセスを指すものとする。この際、Ｐ型不純物層２２の表面濃度は、ＭＯＳトランジスタの閾値Ｖｔｈを変えないような値に設定される。

図３は、ＩＧＢＴセル部の表面部（横方向）の不純物の濃度プロファイルを示している。

ＩＧＢＴセルのチャネルとなるＰ型ベース層１４は、その端部においては、Ｐ型不純物の濃度プロファイルが一定ではなく、大きな傾きを持っている。これは、Ｐ型ベース層１４がイオン注入と熱拡散により形成されることに起因している。結果として、ＩＧＢＴセルの短チャネル化が進行すると、チャネル部の濃度プロファイルは、図示するように、大きな傾きを持つことになる（実線）。そして、パンチスルーなどの素子破壊を起こし易くなる。

そこで、本実施の形態では、ＩＧＢＴセルのチャネル部に、新たに、イオン注入と熱拡散により、Ｐ型不純物層２２を形成する。その結果、ＩＧＢＴセルのチャネル部のドーズ量の追加が図れ、かつ、ＩＧＢＴセルのチャネル部の濃度プロファイルがほぼ一定となるため（破線）、素子の破壊を防止や、短チャネル化によるオン電圧の低減を図ることができる。

このように、本実施の形態に関わる縦型デバイスは、Ｐ型不純物層２２を有しているため、ＩＧＢＴセルの閾値を変えることなく、チャネル抵抗を低減でき、かつ、オン電圧を低減できる。なお、本実施の形態の縦型デバイスにおいても、薄型半導体基板を用い、かつ、低注入エミッタ構造を採用しているため、ライフタイム制御なしに、高速ターンオフが可能になる、という効果も得ることができる。

［第３実施の形態］
図４は、本発明の第３実施の形態に関わる薄型パンチスルー型ＩＧＢＴのセル部の断面を示している。

本実施の形態に関わる縦型デバイスも、上述の第１実施の形態に関わる薄型パンチスルー型ＩＧＢＴの変形例であり、かつ、上述の第１実施の形態に関わる薄型パンチスルー型ＩＧＢＴの特徴の全てを含んでいる。

また、本実施の形態の縦型デバイスは、上述の第１実施の形態に関わる薄型パンチスルー型ＩＧＢＴの特徴に加え、さらに、Ｎ^＋型低抵抗層１７上のフィールド絶縁膜１９をＬＯＣＯＳ法による酸化膜から構成した点に特徴を有している。

例えば、ＣＭＯＳプロセスでは、通常、ＣＭＯＳ部分のデバイスの製造工程においてＬＯＣＯＳ法による酸化工程が採用されているため、本実施の形態に関わる縦型デバイスにおいても、ＣＭＯＳプロセスを採用し、かつ、ＬＯＣＯＳ法による酸化工程を採用することができる。ＬＯＣＯＳ酸化膜は、その一部が半導体基板１１内に入り込むため、十分な厚さを確保できると共に、半導体基板１１上の段差を緩和することができ、その結果、配線の段切れ防止などの効果を得ることができる。

このように、本実施の形態に関わる縦型デバイスでは、フィールド絶縁膜１９にＬＯＣＯＳ酸化膜を採用しているため、半導体基板１１上の段差を緩和することができる。また、本実施の形態の縦型デバイスにおいても、薄型半導体基板を用い、かつ、低注入エミッタ構造を採用しているため、ライフタイム制御なしに、高速ターンオフが可能になる、という効果も得ることができる。

［第４実施の形態］
図５は、本発明の第４実施の形態に関わる薄型パンチスルー型ＩＧＢＴのセル部の断面を示している。

本実施の形態に関わる縦型デバイスは、上述の第３実施の形態に関わる薄型パンチスルー型ＩＧＢＴの変形例であり、かつ、上述の第３実施の形態に関わる薄型パンチスルー型ＩＧＢＴの特徴の全てを含んでいる。

また、本実施の形態の縦型デバイスは、上述の第３実施の形態に関わる薄型パンチスルー型ＩＧＢＴの特徴に加え、さらに、Ｐ^＋型ベース取り出し層１６の表面部に溝２３を形成し、ターンオフ特性の向上を図った点に特徴を有している。即ち、Ｐ^＋型ベース取り出し層１６の表面部に溝２３を形成することにより、ターンオフ時の正孔（ホール）の排出がスムーズに行われるようになる。このため、高速ターンオフを実現することができる。

溝２３は、種々の方法により形成することができる。例えば、ＣＭＯＳプロセスにおいてＬＯＣＯＳ工程を採用する場合には、このＬＯＣＯＳ工程を利用して溝２３を同時に形成することができる。

即ち、まず、ＬＯＣＯＳ工程時に、ＬＯＣＯＳ酸化膜１９を形成すると共に、Ｐ^＋ 型ベース取り出し層１６上にも、ＬＯＣＯＳ酸化膜を形成する。この後、例えば、素子周辺部（ＩＧＢＴセルを形成する領域以外の領域）において、Ｎ^＋ 拡散層を形成するために、ＬＯＣＯＳ酸化膜１９をエッチングする工程が行われる。この時、Ｐ^＋ 型ベース取り出し層１６上のＬＯＣＯＳ酸化膜も、エッチングすれば、溝２３が形成される。

なお、ＣＭＯＳプロセスにおいては、後に詳述する。

このように、本実施の形態に関わる縦型デバイスでは、フィールド絶縁膜１９にＬＯＣＯＳ酸化膜を採用し、かつ、このＬＯＣＯＳ酸化膜を利用して、Ｐ^＋ 型ベース取り出し層１６の表面部に溝２３を形成している。これにより、ターンオフ時の正孔（ホール）の排出がスムーズに行われるようになるため、高速ターンオフを実現できる。

［第５実施の形態］
図６は、本発明の第５実施の形態に関わる薄型パンチスルー型ＩＧＢＴのセル部の断面を示している。

本実施の形態に関わる縦型デバイスの特徴は、ＩＧＢＴセル部のゲート絶縁膜１９Ａ及びゲート電極２０と、素子周辺部のゲート絶縁膜１９Ｂ及びゲート電極２０Ｂとが、それぞれ同じ材料で同時に形成される点にある。

即ち、本実施の形態に関わる縦型デバイスによれば、ＣＭＯＳプロセスを採用することにより、素子周辺部のＭＯＳトランジスタを、製造工程数の大幅な増加なく、ＩＧＢＴセル部のＩＧＢＴセルと同時に形成することができる。

［製造方法］
以下、上述の第１乃至第５実施の形態のパワーデバイスに適用される製造方法について説明する。

まず、図７に示すように、熱酸化法により、Ｎ型半導体基板（Ｎ型ドリフト層１３となる）１１上に、酸化膜３１を形成する。

また、図８に示すように、ＰＥＰ（Photo Engraving Process）により、酸化膜３１上にレジストパターンを形成し、このレジストパターンをマスクにして、ＲＩＥにより、ＩＧＢＴセル部の酸化膜３１を除去する。そして、レジストパターンを除去した後、イオン注入法により、Ｎ型不純物（例えば、リン）を半導体基板１１内に注入する。

次に、図９に示すように、熱酸化法により、半導体基板１１上に、再び、酸化膜３２を形成する。この時、半導体基板１１内には、Ｎ^＋ 型低抵抗層１７が形成される。

次に、図１０に示すように、酸化膜３１上にレジストパターンを形成し、このレジストパターンをマスクにして、素子周辺部の酸化膜３１を部分的に除去する。そして、レジストパターンを除去し、かつ、熱酸化法により、素子周辺部の剥き出しになった半導体基板１１上に、イオン注入時のダメージを抑える薄い酸化膜３３を形成する。この後、イオン注入法により、Ｐ型不純物（例えば、ボロン）を半導体基板１１内に注入する。

次に、図１１に示すように、熱酸化・拡散法により、半導体基板１１内に、Ｐ型不純物層３５を形成する。

次に、図１２に示すように、ＰＥＰにより、酸化膜３４上にレジストパターンを形成し、このレジストパターンをマスクにして、ＩＧＢＴセル部及び素子周辺部の酸化膜３４を除去する。

そして、図１３に示すように、レジストパターンを除去し、かつ、熱酸化法により、ＩＧＢＴセル部及び素子周辺部の剥き出しになった半導体基板１１上に、イオン注入時のダメージを抑える薄い酸化膜を形成する。この後、イオン注入法により、Ｐ型不純物（例えば、ボロン）を半導体基板１１内に注入する。

次に、図１４に示すように、熱酸化・拡散法により、半導体基板１１内に、Ｐ型不純物層（Ｐ型ベース層）１４を形成する。

次に、再び、ＩＧＢＴセル部の酸化膜の除去、イオン注入時のダメージを抑える薄い酸化膜の形成の後、イオン注入法により、Ｐ型不純物（例えば、ボロン）を半導体基板１１内に注入する。

次に、図１５に示すように、熱酸化・拡散法により、半導体基板１１内に、Ｐ型不純物層（いわゆるＮ型チャネルインプラ層）３６を形成する。

次に、図１６に示すように、熱酸化法により、半導体基板１１上に薄い酸化膜（ゲート酸化膜）を形成する。

この後、全面に、ポリシリコン膜を形成する。また、ＰＥＰにより、ポリシリコン膜上にレジストパターンを形成し、このレジストパターンをマスクにして、ポリシリコン膜をエッチングする。その結果、ＩＧＢＴセル部には、ゲート電極２０が形成される。

次に、図１７に示すように、レジストパターンをマスクにして、イオン注入法により、Ｐ型不純物（例えば、ボロン）を半導体基板１１内に注入する。この後、さらに、別のレジストパターンをマスクにして、イオン注入法により、Ｎ型不純物（例えば、ヒ素）を半導体基板１１内に注入する。この際、適宜、イオン注入の前に、酸化膜の剥離や、適切な膜厚の酸化膜の形成を行う。

この後、図１８に示すように、レジストパターンを除去した後、熱拡散を行うと、半導体基板１１内には、Ｐ^＋ 型コンタクト層１６及びＮ型エミッタ層１５が形成される。

次に、図１９に示すように、全面に、酸化膜３８を形成する。また、ＰＥＰにより、酸化膜３８上にレジストパターンを形成し、このレジストパターンをマスクにして、酸化膜３８をエッチングし、コンタクトホールを形成する。そして、酸化膜３８上に、電極（例えば、アルミ）を形成し、パターニングすると、エミッタ電極１８及びその他の電極３９が形成される。

以上の工程により、本発明に関わる縦型デバイスの一面側の構造が完成する。なお、本発明に関わる縦型デバイスの他の一面側（裏面側）の構造は、イオン注入、熱拡散や、レーザアニールなど、半導体基板１１内に注入されたイオンを活性化させる工程によって実現できる。

また、エピタキシャル基板を利用して、裏面側の構造を実現することも可能である。

このような製造方法によれば、ＣＭＯＳプロセスを採用することにより、ＩＧＢＴセル部とその制御回路（例えば、ポリシリコンで形成する回路など）を、同一プロセス（共通プロセス）で形成することができる。このため、製造工程数の大幅な増加がなく、製造コストの低減を実現できる。

なお、本発明に関わる製造方法（ＣＭＯＳプロセス）は、縦型パワーデバイスだけではなく、横型パワーデバイス（例えば、ＬＯＣＯＳ工程を採用したＳＯＩ−ＣＭＯＳプロセスによる高耐圧ＩＰＤ（Intelligent Power Device）の製造方法）にも適用することができる。

［第６実施の形態］
図２０は、本発明の第６実施の形態に関わる薄型パンチスルー型ＩＧＢＴのセル部の断面を示している。

このデバイスに対しても、上述の本発明の製造方法を適用できる。

Ｎ型半導体基板１１の一面（裏面）側には、Ｐ^＋ 型コレクタ層（エミッタ層）１０及びＮ型バッファ層１２が形成される。Ｐ^＋ 型コレクタ層１０及びＮ型バッファ層１２は、それぞれ、例えば、イオン注入法を用いて半導体基板１１内に不純物を注入することにより形成される。

本実施の形態のデバイスでは、上述の第１実施の形態のデバイスと同様に、いわゆる低注入エミッタ構造が採用されている。即ち、Ｐ^＋ 型コレクタ層１０の表面濃度は、１×１０^１８ａｔｏｍｓ／ｃｍ^３ 〜１×１０^２０ａｔｏｍｓ／ｃｍ^３ ）の範囲内の値に設定され、Ｐ^＋ 型コレクタ層１０の深さ（厚さ）は、０．１〜１．０μｍの範囲内の値に設定される。

Ｎ型ドリフト層（活性層）１３の厚さは、素子の耐圧に応じて所定値に設定される。例えば、６００Ｖ程度の耐圧を確保する場合には、Ｎ型ドリフト層（活性層）１３の厚さは、６０μｍ程度に設定される。

Ｎ型ドリフト層１３の表面領域には、Ｐ型ベース層１４が形成される。Ｐ型ベース層１４内には、Ｎ^＋ 型エミッタ層１５及びＰ^＋ 型ベース取り出し層（コンタクト層）１６が形成される。また、Ｎ型ドリフト層１３内には、Ｐ型ベース層１４に隣接するＮ^＋ 型低抵抗層１７が形成される。なお、Ｎ^＋ 型低抵抗層１７は、Ｊ（ジャンクション）ＦＥＴ効果を低減する目的で設けられている。

Ｎ^＋ 型エミッタ層１５上及びＰ^＋ 型ベース取り出し層１６上には、これらに接触するエミッタ電極１８が形成され、Ｐ型ベース層（チャネル領域）１４上には、ゲート絶縁膜１９Ａを介してゲート電極２０が形成される。ゲート電極２０は、絶縁膜１９Ｂに覆われており、これにより、エミッタ電極１８とゲート電極２０の短絡が防止されている。また、半導体基板１１の裏面には、コレクタ電極２１が形成される。

なお、上述のようなＩＧＢＴでは、Ｎ型ドリフト層１３、Ｐ型ベース層１４、Ｎ^＋ 型エミッタ層１５、ゲート絶縁膜１９Ａ及びゲート電極２０によって、ＮチャネルＭＯＳトランジスタが構成されており、ゲート電極２０にオン電圧が印加されると、Ｐ型ベース層１４の表面にチャネルが形成され、電子が、Ｎ^＋ 型エミッタ層１５からＮ型ドリフト層１３に注入される。

次に、上述のＩＧＢＴの動作について説明する。

ターンオン動作は、以下の通りである。
まず、エミッタ電極１８とコレクタ電極２１との間にコレクタ電圧ＶＣＥを印加した状態で、エミッタ電極１８とゲート電極２０との間に所定の正のゲート電圧（オン電圧）ＶＧＥを印加すると、Ｐ型ベース層１４の表面領域（チャネル領域）の導電型がＰ型からＮ型に反転し、Ｎチャネルが形成される。そして、このチャネルを通じて、電子が、Ｎ^＋ 型エミッタ層１５からＮ型ドリフト層（ベース層）１３に注入される。

また、Ｎ型ドリフト層１３に注入された電子は、Ｎ型バッファ層１２を挟むＰ^＋ 型コレクタ層１０とＮ型ドリフト層１３からなるダイオードを順方向にバイアスするため、正孔が、Ｐ^＋ 型コレクタ層１０からＮ型バッファ層１２を経由してＮ型ドリフト層１３に注入される。

その結果、伝導度変調により、Ｎ型ドリフト層１３の抵抗が大幅に低減し、エミッタ電極１８とコレクタ電極２１との間に主電流が流れる。

ターンオフ動作は、以下の通りである。
まず、ゲート電極２０に、エミッタ電極１８の電位よりも低い電位、例えば、エミッタ電極１８の電位が０Ｖの場合には、負電位が印加される。これにより、Ｐ型ベース層１４の表面領域（チャネル領域）に形成されていたＮチャネル（反転層）が消滅し、Ｎ^＋ 型エミッタ層１５からＮ型ドリフト層（ベース層）１３への電子の注入が停止する。

その結果、Ｎ型ドリフト層１３内に蓄積されている正孔の一部は、Ｐ型ベース層１４，１６を経由してエミッタ電極１８に排出され、かつ、残りの一部は、電子と再結合して消滅するため、エミッタ電極１８とコレクタ電極２１との間に流れる主電流は、遮断される。

ところで、式（１）に示すように、電流増幅率ｈＦＥが、コレクタ電流Ｉｃを電子電流Ｉｅで除算した値であると定義する。
ｈＦＥ ＝ Ｉｃ／Ｉｅ ・・・（１）
この場合に、本発明者は、ターンオフ過程において、電流増幅率ｈＦＥの最大値が、Ｎ型バッファ層１２のドーズ量と厚さ、及び、Ｐ型コレクタ層１０のドーズ量と厚さによって変化し、さらに、この電流増幅率ｈＦＥの最大値がフォールタイムｔｆと密接に関係していることを発見した。

以下、この点について詳細に説明する。

図２１は、ターンオフ時の電流波形を示すものであり、縦軸が電流値、横軸が時間となっている。

１の電流波形は、Ｎ型バッファ層の厚さが、１．２μｍ、そのドーズ量が、１．８×１０^１３ａｔｏｍｓ／ｃｍ^２ に設定され、Ｐ型コレクタ層の厚さが、０．３μｍ、そのドーズ量が、６．２×１０^１３ａｔｏｍｓ／ｃｍ^２ に設定されたデバイスに対するものである。

２の電流波形は、Ｎ型バッファ層の厚さが、１．２μｍ、そのドーズ量が、１．８×１０^１３ａｔｏｍｓ／ｃｍ^２ に設定され、Ｐ型コレクタ層の厚さが、０．３μｍ、そのドーズ量が、２．２×１０^１４ａｔｏｍｓ／ｃｍ^２ に設定されたデバイスに対するものである。

つまり、１及び２は、Ｎ型バッファ層の厚さとドーズ量及びＰ型コレクタ層の厚さの各値を固定し、Ｐ型コレクタ層のドーズ量を変化させた２種類のデバイスの電流波形を表している。

同図より、各デバイスのフォールタイムｔｆを求めると、１の場合（Ｐ型コレクタ層のドーズ量が６．２×１０^１３ａｔｏｍｓ／ｃｍ^２ の場合）には、ｔｆ ＝ １４３ｎｓｅｃとなり、２の場合（Ｐ型コレクタ層のドーズ量が２．２×１０^１４ａｔｏｍｓ／ｃｍ^２ の場合）には、ｔｆ ＝ ３９５ｎｓｅｃとなる。

このように、図２１によれば、Ｐ型コレクタ層のドーズ量の変化に応じてフォールタイムｔｆが変化することが分かる。そこで、今度は、Ｐ型コレクタ層のドーズ量の変化に応じてフォールタイムｔｆが変化する原因について説明する。

図２２は、ターンオフ時の電流増幅率ｈＦＥの時間的推移を示すものであり、縦軸が電流増幅率ｈＦＥ、横軸が時間となっている。

ここで、１は、図２１の１の電流波形の条件と同じ条件のときの波形であり、２は、図２１の２の電流波形の条件と同じ条件のときの波形である。つまり、１の波形は、Ｐ型コレクタ層のドーズ量が６．２×１０^１３ａｔｏｍｓ／ｃｍ^２ の場合を表しており、２の波形は、Ｐ型コレクタ層のドーズ量が２．２×１０^１４ａｔｏｍｓ／ｃｍ^２ の場合を表している。また、横軸（時間）は、図２１と図２２で互いに対応している。

同図によれば、電流値がほぼ一定（図２１の１５Ａ近傍）の場合には、１及び２の電流増幅率ｈＦＥは、ほぼ一定であり、かつ、１の電流増幅率ｈＦＥと２の電流増幅率ｈＦＥとの差も、ほとんどないことが分かる。

しかし、ターンオフ動作により電流値が減少し始めると、これに伴って、電流増幅率ｈＦＥが徐々に増加してくる。そして、この電流増幅率ｈＦＥの変化を、１と２で比較すると、フォールタイムｔｆ（又はターンオフ期間）の長い２の場合の電流増幅率ｈＦＥは、フォールタイムｔｆ（又はターンオフ期間）の短い１の場合の電流増幅率ｈＦＥよりも大きくなることが分かる。

つまり、１の場合の電流増幅率ｈＦＥの最大値は、概ね３であるのに対し、２の場合の電流増幅率ｈＦＥの最大値は、８付近となる。

また、電流増幅率ｈＦＥが最大値になるとき、ターンオフ過程における電子電流は、定常時での電子電流と比較すると僅かであるが、２の場合のように、電流増幅率ｈＦＥの最大値が８程度になると、（１）式に示すように、コレクタ電流Ｉｃは、電子電流Ｉｅの８倍にもなり、これがターンオフ期間を長くする原因となる。

電流増幅率ｈＦＥの最大値とフォールタイムｔｆ（又はターンオフ期間）の関係について、さらに、詳細に説明する。

図２３及び図２４は、それぞれ、ターンオフ時の電子電流Ｉｅとコレクタ電流Ｉｃの電流波形を示しており、縦軸が電流値、横軸が時間となっている。
なお、図２３は、図２１及び図２２の１の条件に対応する波形を示しており、図２４は、図２１及び図２２の２の条件に対応する波形を示している。また、図２３及び図２４の横軸（時間）は、図２１及び図２２の横軸（時間）に対応している。

１の場合の電流増幅率ｈＦＥの変化範囲は、図２２に示すように、概ね、１．６〜３（最大値３は、電流波形のテール部分、４２０ｎｓｅｃ近傍で発生する）であり、図２３に示すように、電子電流Ｉｅに対するコレクタ電流Ｉｃの増幅率は、比較的小さく、結果として、図２１に示すように、フォールタイムｔｆ（又はターンオフ期間）を短くすることができる。

これに対し、２の場合の電流増幅率ｈＦＥの変化範囲は、図２２に示すように、概ね、１．８〜８（最大値８は、電流波形のテール部分、８００ｎｓｅｃ近傍で発生する）であり、図２４に示すように、電子電流Ｉｅに対するコレクタ電流Ｉｃの増幅率は、比較的大きく、結果として、図２１に示すように、フォールタイムｔｆ（又はターンオフ期間）が非常に長くなる。

以上、説明したように、ターンオフ過程において、電流増幅率ｈＦＥの最大値は、Ｐ型コレクタ層のドーズ量によって変化し、かつ、この電流増幅率ｈＦＥがフォールタイムｔｆ（又はターンオフ期間）に密接に関係していることが分かった。

ここで、図２０に示すようなＩＧＢＴを含むパワーデバイスにおいては、例えば、フォールタイムｔｆを一定値以下にすることが要求されている。一般的には、フォールタイムｔｆは、２００ｎｓｅｃ近傍又はそれよりも低い値にすることが要求されている。これにより、例えば、ターンオフ損失Ｅｏｆｆを小さくできるからである（例えば、１ｍＪ近傍又はそれよりも低い値）。

本発明者は、このような要求を満たすためには、ターンオフ時の電流増幅率ｈＦＥの最大値をどの程度の値にしたらよいかを、上述のシミュレーション結果を踏まえて検討した。その結果、ターンオフ時の電流増幅率ｈＦＥの最大値を５以下に設定すれば、上述の要求が満たされることが判明した。

つまり、“ターンオフ時の電流増幅率ｈＦＥの最大値が５以下である”、という条件を満たすように、パワーデバイスを製造すれば、フォールタイムｔｆを十分に短い値に設定できると共に（例えば、２００ｎｓｅｃ近傍又はそれよりも低い値）、ターンオフ損失Ｅｏｆｆも十分に小さくできる（例えば、１ｍＪ近傍又はそれよりも低い値）。

次に、“ターンオフ時の電流増幅率ｈＦＥの最大値が５以下である”、という条件を満たすように、パワーデバイスを製造するには、どうしたらよいか、について検討する。

上述のシミュレーションでは、薄型パンチスルー型ＩＧＢＴにおいて、Ｎ型バッファ層のドーズ量と厚さ及びＰ型コレクタ層の厚さを固定し、Ｐ型コレクタ層のドーズ量を変化させた場合のみを示した。

しかし、さらに詳細に検討した結果、ターンオフ時の電流増幅率ｈＦＥは、Ｎ型バッファ層のドーズ量と厚さ、及び、Ｐ型コレクタ層のドーズ量と厚さによって変化することが明らかになった。

そこで、以下では、この根拠を説明する。

十分にライフタイムが長い場合（１μｓから１０μｓ）には、電流増幅率ｈＦＥは、Ｎ型バッファ層のドーズ量を、ＱＮ、Ｎ型バッファ層内の拡散係数の平均を、ｂＤＮ、Ｐ型コレクタ層のドーズ量を、ＱＰ、Ｐ型コレクタ層内の拡散係数の平均を、ｂＤＰとすると、（２）式で表すことができる。
ｈＦＥ ＝ ｂＤＰ・ＱＰ／ｂＤＮ・ＱＮ …（２）
ここで、Ｎ型バッファ層内の不純物濃度の平均ｂＮｂｕｆｆｅｒと拡散係数の平均ｂＤＮとの間、及び、Ｐ型コレクタ層内の不純物濃度の平均ｂＮｃｏｌｌｅｃｔｏｒと拡散係数の平均ｂＤＰとの間には、例えば、図２５に示すような一定の関係がある。

また、Ｎ型バッファ層内の不純物濃度の平均ｂＮｂｕｆｆｅｒ及びＰ型コレクタ層内の不純物濃度の平均ｂＮｃｏｌｌｅｃｔｏｒは、（３ａ）式及び（３ｂ）式で表すことができる。

但し、ＷＮは、Ｎ型バッファ層の厚さ、ＷＰは、Ｐ型コレクタ層の厚さを表している。また、Ｎｂｕｆｆｅｒ（ｘ）は、Ｎ型バッファ層の深さ方向（ｘ方向）の濃度プロファイル、Ｎｃｏｌｌｅｃｔｏｒ（ｘ）は、Ｐ型コレクタ層の深さ方向（ｘ方向）の濃度プロファイルを表している。

つまり、（２）式、（３ａ）式、（３ｂ）式及び図２５に示す関係図によれば、ターンオフ時の電流増幅率ｈＦＥは、Ｎ型バッファ層のドーズ量ＱＮ（又は濃度プロファイルＮｂｕｆｆｅｒ（ｘ））と厚さＷＮ、及び、Ｐ型コレクタ層のドーズ量ＱＰ（又は濃度プロファイルＮｃｏｌｌｅｃｔｏｒ（ｘ））と厚さＷＰにより制御することができる。

なお、上述のシミュレーション結果における２つのケース（１と２）についても、（２）式、（３ａ）式及び（３ｂ）式を満たすことが確かめられた。

従って、“ターンオフ時の電流増幅率ｈＦＥの最大値が５以下である”、という条件を満たすように、Ｎ型バッファ層のドーズ量と厚さ及びＰ型コレクタ層のドーズ量と厚さを決めて、パワーデバイスを製造すれば、フォールタイムｔｆを十分に短い値に改善できると共に、ターンオフ損失Ｅｏｆｆも十分に小さくできる。

また、例えば、Ｎ型バッファ層のドーズ量と厚さ及びＰ型コレクタ層のドーズ量と厚さの少なくとも１つが決定されている場合に、“ターンオフ時の電流増幅率ｈＦＥの最大値が５以下である”、という条件を満たすように、これらの値のうち未決定のものを決めることもできる。

例えば、Ｎ型バッファ層のドーズ量ＱＮが決定されている場合（例えば、濃度プロファイルＮｂｕｆｆｅｒ（ｘ）のピーク値が５×１０^１６ａｔｏｍｓ／ｃｍ^３ 以上に設定されている場合）に、これに基づいて、Ｎ型バッファ層の厚さＷＮや、Ｐ型コレクタ層のドーズ量ＱＰ及び厚さＷＰを決定できる。

また、半導体基板（ウェハ）の厚さが決定されている場合（例えば、７０μｍ近傍又はそれ以下の場合）に、これを考慮して、Ｎ型バッファ層の厚さやＰ型コレクタ層の厚さを決定することができる。

なお、上述の第１乃至第６実施の形態において、パワーデバイスを構成する各層の導電型は、一例であり、例えば、各層の導電型を逆にしたデバイスにおいても、本発明の効果が得られることは言うまでもない。

以上、説明したように、本発明によれば、第一に、イオン注入により、薄く、低ドーズ量のＰ型コレクタ層を形成し、かつ、Ｎ型ドリフト層により耐圧を確保しているため、低い製造コストを実現すると共に、オン特性を劣化させずに、オフ特性を向上させることができる。

第二に、ＣＭＯＳプロセスを採用してパワーデバイスを製造することにより、セル部と制御部とを同一プロセスで形成することができるため、製造工程数（又はＰＥＰ数）の削減により、低い製造コストを実現できる。

第三に、ターンオフ時の電流増幅率の最大値が５以下となるように、Ｎ型バッファ層のドーズ量と厚さ及びＰ型コレクタ層のドーズ量と厚さを決めているため、フォールタイムを十分に短くできると共に、ターンオフ損失も十分に小さくできる。

本発明は、上述の実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で、各構成要素を変形して具体化できる。また、上述の実施の形態に開示されている複数の構成要素の適宜な組み合せにより種々の発明を構成できる。例えば、上述の実施の形態に開示される全構成要素から幾つかの構成要素を削除してもよいし、異なる実施の形態の構成要素を適宜組み合わせてもよい。

第１実施の形態に関わるＩＧＢＴを示す断面図。 第２実施の形態に関わるＩＧＢＴを示す断面図。 図２のデバイスの表面部の濃度プロファイルを示す図。 第３実施の形態に関わるＩＧＢＴを示す断面図。 第４実施の形態に関わるＩＧＢＴを示す断面図。 第５実施の形態に関わるＩＧＢＴを示す断面図。 本発明の製造方法の一工程を示す断面図。 本発明の製造方法の一工程を示す断面図。 本発明の製造方法の一工程を示す断面図。 本発明の製造方法の一工程を示す断面図。 本発明の製造方法の一工程を示す断面図。 本発明の製造方法の一工程を示す断面図。 本発明の製造方法の一工程を示す断面図。 本発明の製造方法の一工程を示す断面図。 本発明の製造方法の一工程を示す断面図。 本発明の製造方法の一工程を示す断面図。 本発明の製造方法の一工程を示す断面図。 本発明の製造方法の一工程を示す断面図。 本発明の製造方法の一工程を示す断面図。 第６実施の形態に関わるＩＧＢＴを示す断面図。 ターンオフ時の電流波形を示す図。 ターンオフ時の電流増幅率を示す図。 ターンオフ時の電子電流とコレクタ電流の関係を示す図。 ターンオフ時の電子電流とコレクタ電流の関係を示す図。 不純物濃度の平均と拡散係数の平均との関係を示す図。 従来のＩＧＢＴを示す断面図。

符号の説明

１０： Ｐ型コレクタ層、 １１： 半導体基板、 １２： Ｎ型バッファ層、 １３： Ｎ型ドリフト層（Ｎ型ベース層）、 １４： Ｐ型ベース層、 １５： Ｎ^＋ 型エミッタ層、 １６： Ｐ^＋ 型ベース取り出し層、 １７： Ｎ^＋ 型低抵抗層、 １８： エミッタ電極、 １８Ｂ： 半導体層、 １９： 絶縁膜、 １９Ａ，１９Ｂ： ゲート絶縁膜、 ２０，２０Ｂ： ゲート電極、 ２１： コレクタ電極、 ２２： Ｐ型不純物層、 ２３： 溝。

Claims (9)

1. 同一基板内に形成される薄型パンチスルー型パワーデバイスと制御回路とを具備し、
   前記薄型パンチスルー型パワーデバイスは、
   厚さが７０μｍ以下の半導体基板と、前記半導体基板内に配置される第１導電型の第１ベース層と、前記半導体基板の第１表面領域内に配置され、その厚さが１μｍ以下に設定され、その表面濃度が１×１０ ^２０ ａｔｏｍｓ／ｃｍ ^３ 以下に設定される第２導電型のコレクタ層と、前記第１ベース層と前記コレクタ層との間に配置される第１導電型のバッファ層と、前記半導体基板の第２表面領域内に配置される第２導電型の第２ベース層と、前記第２ベース層内に配置される第１導電型のエミッタ層と、前記エミッタ層と前記第１ベース層の間に位置する前記第２ベース層の表面に配置されるゲート絶縁膜と、前記ゲート絶縁膜上に配置されるゲート電極とから構成され、
   ターンオフ開始時の電流増幅率ｈＦＥは、
   ｂＤＰ・ＱＰ／ｂＤＮ・ＱＮ
   （但し、ＱＮは、前記バッファ層の第１導電型不純物のドーズ量、ｂＤＮは、前記バッファ層内の第１導電型のキャリアの拡散係数の平均、ＱＰは、前記コレクタ層の第２導電型不純物のドーズ量、ｂＤＰは、前記コレクタ層内の第２導電型のキャリアの拡散係数の平均である。）により規定され、
   ターンオフ過程においてコレクタ電流Ｉｃを電子電流Ｉｅで除算した値Ｉｃ／Ｉｅで定義される前記電流増幅率ｈＦＥの最大値が５以下になるＱＮ及びＱＰを持つ
   ことを特徴とする半導体装置。
2. 請求項１に記載の半導体装置の製造方法であって、前記薄型パンチスルー型パワーデバイスは、パワーデバイスエリアに形成され、前記制御回路は、制御素子エリアに形成され、１つのマスクを用いて、イオン注入法により、前記パワーデバイスエリアと前記制御素子エリアに、同時に不純物を注入し、前記パワーデバイスエリアに第１不純物層を形成し、前記制御素子エリアに第２不純物層を形成し、前記第１不純物層を含む前記薄型パンチスルー型パワーデバイスを形成し、前記第２不純物層を含む前記制御回路を形成することを特徴とする半導体装置の製造方法。
3. 前記不純物は、Ｎ型不純物であり、前記第１不純物層は、前記薄型パンチスルー型パワーデバイスのエミッタ層であり、前記第２不純物層は、Ｎチャネル電界効果トランジスタのソース／ドレイン領域であることを特徴とする請求項２に記載の半導体装置の製造方法。
4. 前記不純物は、Ｎ型不純物であり、前記第１不純物層は、前記薄型パンチスルー型パワーデバイスのエミッタ層であり、前記第２不純物層は、ＮＰＮ型バイポーラトランジスタのコレクタ領域及びエミッタ領域であることを特徴とする請求項２に記載の半導体装置の製造方法。
5. 前記コレクタ層、前記第２ベース層及び前記エミッタ層の各々は、拡散層から構成されることを特徴とする請求項２に記載の半導体装置の製造方法。
6. 前記コレクタ層は、熱拡散及びレーザーアニールを含む前記基板内に注入された不純物を活性化させるステップのうちの１つによって形成されることを特徴とする請求項２に記載の半導体装置の製造方法。
7. 前記パワーデバイスエリアと前記制御素子エリアにそれぞれ導電膜を形成し、１つのマスクを用いて、ＲＩＥにより、前記導電膜をエッチングし、前記パワーデバイスエリアに第１電極を形成し、前記制御素子エリアに第２電極を形成することを特徴とする請求項２に記載の半導体装置の製造方法。
8. 前記第１電極は、前記薄型パンチスルー型パワーデバイスのゲート電極であり、前記第２電極は、電界効果トランジスタのゲート電極であることを特徴とする請求項７に記載の半導体装置の製造方法。
9. 前記薄型パンチスルー型パワーデバイスは、ＩＧＢＴであることを特徴とする請求項２乃至８のいずれか１項に記載の半導体装置の製造方法。

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