JP4084310B2 - 半導体装置および半導体装置の製造方法 - Google Patents

Description

本発明は、半導体装置の製造方法に係わり、特にトレンチゲート構造を有する縦型で高耐圧の半導体素子を用いた高耐圧の半導体装置の製造方法に関する。

高耐圧半導体素子の１つとしてＩＧＢＴ（Insulated Gate Bipolar Transistor）が知られている。図３３に、従来のＩＧＢＴとして、トレンチゲート構造を有する縦型ＩＧＢＴの断面図を示す。

図中、８１は高不純物濃度のｐ型シリコン基板（ｐ型ドレイン層）を示しており、このｐ型シリコン基板８１上にはｎ型バッファ層８２、高抵抗のｎ型ベース層（ドリフト層）８３、ｐ型ベース層８４が順次設けられている。

このｐ型ベース層８４の表面にはｎ型ソース拡散層８５が選択的に形成されている。このｎ型ソース拡散層８５が形成された領域にはｎ型ベース層８３の途中の深さまで達したトレンチが形成され、このトレンチ内にはゲート酸化膜８６を介してゲート電極８７が埋込み形成されている。

また、ｐ型ベース層８４の表面には高不純物濃度のｐ型コンタクト層８８が形成されている。このｐ型コンタクト層８８およびｎ型ソース層８５にはソース電極８９が配設されている。一方、ｐ型シリコン基板８１の裏面にはドレイン電極９０が配設されている。

なお、図中、９１はｎ型ソース層８５およびｐ型コンタクト層８８に対するコンタクトホールが形成された層間絶縁膜を示している。

この種のトレンチゲート構造のＩＧＢＴによれば、プレーナ構造のＩＧＢＴに比べて素子特性が格段に改善され、十分に低いオン電圧を得ることが可能であるが、現状ではオン電圧は十分に低減化されていないという問題があった。

また、素子内に大電流（過電流）が流れると、ｎ型ソース層８５下のｐ型コンタクト層８８で大きな電圧降下が生じて寄生サイリスタがラッチアップするために、ターンオフができなくなるという問題があった。また、素子内に大電流が流れると、負荷短絡時に素子破壊が起こるという問題もあった。

また、ｎ型ソース層８５およびｐ型コンタクト層８８はフォトレジストパターンをマスクに用いたイオン注入により形成するが、ｎ型ソース層８５とｐ型コンタクト層８８とではそれぞれ別のフォトレジストパターンを用いるため、ｎ型ソース層８５およびｐ型コンタクト層８８に対するコンタクトホールのサイズを小さくしようとしても、露光装置の合わせ精度によりそのサイズは２μｍ程度が限界であった。したがって、コンタクトホールの微細化ができないために、素子の微細化が困難であるという問題があった。

上述の如く、従来のトレンチゲート構造を有する縦型ＩＧＢＴは、プレーナ構造のＩＧＢＴに比べて素子特性が格段に改善され、十分に低いオン電圧を得ることが可能であるが、現状ではオン電圧は十分に低減化されていないという問題があった。

また、素子内に大電流が流れると、寄生サイリスタがラッチアップしてターンオフができなくなったり、負荷短絡時に素子破壊が起こるという問題があった。

また、ｎ型ソース層およびｐ型コンタクト層はそれぞれ別のフォトレジストパターンをマスクに用いたイオン注入により形成するため、フォトレジストパターン同士の合わせ精度の限界により、ｎ型ソース層およびｐ型コンタクト層に対するコンタクトホールの微細化ができず、素子の微細化が困難であるという問題があった。

本発明は、上記事情を考慮してなされたもので、その目的とするところは、素子特性の改善を図ったトレンチゲート構造を有する半導体装置の製造方法を提供することにある。

本発明に係る半導体装置の製造方法は、高抵抗で第１導電型の第１ベース層と、この第１ベース層の裏面に設けられた第２導電型のドレイン層と、このドレイン層と前記第１ベース層との間に設けられ、かつ前記ドレイン層よりも厚い第１導電型のバッファ層と、前記第１ベース層の表面に形成された第２導電型の第２ベース層と、この第２ベース層の表面に形成された第１導電型のソース層と、このソース層および前記第２ベース層を貫いて前記第１ベース層の途中の深さまで達するトレンチ内にゲート絶縁膜を介して形成されたゲート電極と、前記ドレイン層に設けられたドレイン電極と、前記ソース層および前記第２ベース層に設けられたソース電極とを具備してなるパンチスルー型の高耐圧半導体素子を含む半導体装置の製造方法であって、第１導電型のバッファ層の表面上に、該バッファ層よりも薄い、高抵抗で第１導電型の第１ベース層をエピタキシャル成長させる工程と、この工程の後に、前記第１導電型のベース層の表面に第２導電型の第２ベース層を、この第２ベース層の表面に第１導電型のソース層を、ならびに、前記ソース層および前記第２ベース層より深く、前記第１ベース層まで達するトレンチをそれぞれ形成する工程と、この工程の後に、前記バッファ層の厚さを前記第１ベース層よりも薄くする工程と、この工程の後に、前記バッファ層の裏面から第２導電型不純物のイオン注入を行って、前記バッファ層の前記裏面に該バッファ層よりも薄い第２導電型のドレイン層を形成する工程とを有することを特徴とする。

本発明に係る他の半導体装置の製造方法は、高抵抗で第１導電型の第１ベース層と、この第１ベース層の裏面に設けられた第２導電型のドレイン層と、このドレイン層と前記第１ベース層との間に設けられ、かつ前記ドレイン層よりも厚い第１導電型のバッファ層と、前記第１ベース層の表面に形成された第２導電型の第２ベース層と、この第２ベース層の表面に形成された第１導電型のソース層と、このソース層および前記第２ベース層を貫いて前記第１ベース層の途中の深さまで達するトレンチ内にゲート絶縁膜を介してゲート電極が形成されてなるトレンチゲート構造と、前記ドレイン層に設けられたドレイン電極と、前記ソース層および前記第２ベース層に設けられたソース電極とを具備してなるパンチスルー型の高耐圧半導体素子を含む半導体装置の製造方法であって、高抵抗で第１導電型の半導体基板を用意し、この第１導電型の半導体基板を薄くして、高抵抗で第１導電型のベース層を形成する工程と、この工程の後に、前記ベース層の表面に第１導電型のバッファ層を形成する工程と、この工程の後に、前記ベース層の裏面側にトレンチゲート構造を形成する工程と、この工程の後に、前記ベース層の表面と接する表面と反対側のバッファ層の表面から第２導電型不純物のイオン注入を行って、前記ベース層の前記表面と接する前記表面と反対側の前記バッファ層の前記表面に第２導電型のドレイン層を形成する工程とを有することを特徴とする。

本発明に係る他の半導体装置の製造方法は、高抵抗で第１導電型の第１ベース層と、この第１ベース層の裏面に設けられた第２導電型のドレイン層と、このドレイン層と前記第１ベース層との間に設けられ、かつ前記ドレイン層よりも厚い第１導電型のバッファ層と、前記第１ベース層の表面に形成された第２導電型の第２ベース層と、この第２ベース層の表面に形成された第１導電型のソース層と、このソース層および前記第２ベース層を貫いて前記第１ベース層の途中の深さまで達するトレンチ内にゲート絶縁膜を介してゲート電極が形成されてなるトレンチゲート構造と、前記ドレイン層に設けられたドレイン電極と、前記ソース層および前記第２ベース層に設けられたソース電極とを具備してなるパンチスルー型の高耐圧半導体素子を含む半導体装置の製造方法であって、高抵抗で第１導電型のベース層を形成する工程と、この工程の後に、前記ベース層の表面側にトレンチゲート構造を形成する工程と、この工程の後に、前記ベース層を薄くする工程と、この工程の後に、前記ベース層の裏面に第１導電型のバッファ層を形成する工程と、この工程の後に、前記ベース層の裏面と接する表面と反対側のバッファ層の表面から第２導電型不純物のイオン注入を行って、前記ベース層の前記裏面と接する前記表面と反対側の前記バッファ層の前記表面に第２導電型のドレイン層を形成する工程とを有することを特徴とする。

本発明によれば、素子特性の改善を図ったトレンチゲート構造を有する半導体装置の製造方法を実現できるようになる。

以下、図面を参照しながら本発明の実施の形態（以下、実施形態という）を説明する。以下の実施形態では、第１導電型をｎ型、第２導電型をｐ型として説明している。

（第１の実施形態）
図１は、本発明の第１の実施形態に係るトレンチゲート構造を有する高耐圧の半導体装置としての縦型パンチスルー型ＩＧＢＴ（Insulated Gate Bipolar Transistor：以下、単にＩＧＢＴという）を示す断面図である。このＩＧＢＴは微細設計ルールを適用したものである。

これを製造工程に従って説明すると、６００Ｖ耐圧の場合であれば、まず１×１０¹⁸〜２×１０¹⁹ｃｍ^-3程度の高不純物濃度のｐ型シリコン基板（ｐ型ドレイン層）１上に、厚さ２〜６μｍ程度のｎ型バッファ層２をエピタキシャル成長させる。

次にｎ型バッファ層２上に厚さ４０〜７０μｍ程度の高抵抗のｎ型ベース層（活性層、ドリフト層）３をエピタキシャル成長させる。

次にｎ型ベース層３の表面にｐ型ベース層４を形成した後、このｐ型ベース層４の表面に複数のｎ型ソース層５を選択的に形成する。

次にｎ型ソース層５およびｐ型ベース層４を貫通し、ｎ型ベース層３の途中の深さまで達する深さ２μｍ程度のトレンチ６を例えばフォトリソグラフィとＲＩＥを用いて形成した後、このトレンチ６内にゲート酸化膜７を介してポリシリコンからなるゲート電極８を埋込み形成する。

ここで、ゲート酸化膜７の膜厚は、ゲート駆動電圧が１５Ｖ系の場合には例えば１００ｎｍであり、またゲート駆動電圧が５Ｖ系の場合には例えば１５ｎｍである。この後、ｐ型ベース層４の表面に高不純物濃度のｐ型コンタクト層９を形成する。なお、ｎ型ソース層５、ｐ型コンタクト層、トレンチ６の形成順序は適宜前後してもさしつかえない。

次に全面に層間絶縁膜１０を形成し、この層間絶縁膜１０にｎ型ソース層５およびｐ型コンタクト層９に対してのコンタクトホール１１を開口した後、このコンタクトホール１１を介してｎ型ソース層５およびｐ型コンタクト層９にコンタクトする例えばＡｌからなるソース電極１２を形成する。最後に、ｐ型シリコン基板１の裏面にドレイン電極１３を形成する。

このようなＩＧＢＴを０．６μｍの微細素子の設計ルールで製造することを考えると、露光時の合わせずれを０．１μｍとしても、隣り合う２つのトレンチ６の間隔（トレンチ間隔）Ｗｓを１．２μｍまで縮小することができる。０．４μｍの設計ルールを適用すればさらに縮小が可能となる。

このような微細設計にするには、例えばｐ型ベース層４の深さを１．５μｍ、ｐ型コンタクト層９の深さを０．３〜０．５μｍ程度、ｎ型ソース層５の深さを０．１〜０．３μｍ程度とすれば良い。

図２に、本素子についてのオン電圧のトレンチ間隔Ｗｓおよび耐圧の依存性を示す。図には、電流密度が２００Ａ／ｃｍ² になるときのオン電圧（ドレイン電圧）が示されている。

図から、耐圧が６００Ｖの素子の場合、トレンチ間隔Ｗｓが１．５μｍを越えるとオン電圧が急に増加し始めることが分かる。すなわち、トレンチ間隔Ｗｓを１．５μｍ以下にして素子を微細化すれば、オン電圧の増加を効果的に抑制でき、オン電圧の低い素子を実現できることが分かる。

同様に、耐圧が３．３ｋＶ、４．５ｋＶの素子の場合も、トレンチ間隔Ｗｓを１．５μｍ以下にすれば、オン電圧の増加を効果的に抑制でき、オン電圧の低い素子を実現できることが分かる。すなわち、素子の耐圧に関係なく、微細設計ルールを適用してトレンチ間隔Ｗｓを１．５μｍ以下にすることで、オン電圧の低いＩＧＢＴを実現できるようになる。

図３に、本素子についてのオン電圧のトレンチ間隔Ｗｓおよびトレンチ６の深さ（トレンチ深さ）ｌｔの依存性を示す。

図から、トレンチ深さｌｔが２μｍおよび６μｍのいずれの場合も、トレンチ間隔Ｗｓを１．５μｍ以下にして素子を微細化すれば、オン電圧の増加を効果的に抑制でき、オン電圧の低い素子を実現できることが分かる。

また、図から、トレンチ深さｌｔが６μｍの素子の方が若干特性が良いが、トレンチ深さｌｔが２μｍの素子でも遜色のない特性を実現できていることが分かる。すなわち、微細設計のＩＧＢＴの場合には、深いトレンチ６は必ずしも必要なく、トレンチ深さｌｔは２μｍもあれば十分であることが分かる。

また、本実施形態のようにトレンチ６の間隔を１．５μｍ以下にすると、オン抵抗を効果的に低くすることができる。すなわち、トレンチ６の間隔を微細にすることにより、素子面積を同じとした場合にトレンチ６の本数が増え、その結果としてチャネル幅が大きくなってオン抵抗が減少する。

また、チャネルからｎ型ベース層３に流れ込む電子電流の横方向に流れる成分が、トレンチ６の間隔が微細であるために殆ど無視できるようになり、その結果としてオン抵抗が減少する。

さらに、実施形態のようにトレンチ６の間隔を１．５μｍ以下にすると、ラッチアップの発生を効果的に防止できる。すなわち、ターンオフ時にｎ型ベース層３からｐ型ベース層４に流れ込む正孔電流のうちのｎ型ベース層５下を流れてｐ型コンタクト層９、ソース電極１１へと抜ける電流成分の、ｎ型ソース層５下を流れる横方向抵抗による電圧降下が、トレンチ６の間隔が微細であるために少なくなり、その結果、ｐ型ベース層４とｎ型ソース層５が順バイアスされることに起因した寄生サイリスタによるラッチアップを防止できるようになる。

また、本実施形態において、ｎ型ベース層３の不純物濃度をＮ［／ｃｍ³ ］、ｐ型ベース層４とｎ型ベース層３との接合部からトレンチ６の先端部（トレンチ底部）までの距離をａ［ｃｍ］としたときに、ａ² ≦（１．３１５×１０⁷ ）／Ｎ［／ｃｍ³ ］の関係を満たすようにすることが好ましい。

その理由は次の通りである。ターンオフ時にはソース電極１２、ゲート電極８ともに０Ｖになるので、ｐ型ベース層４とｎ型ベース層３との間のｐｎ接合部分から電位差が生じる。

このとき、トレンチ６壁面に沿っても電位差が生じるが、トレンチ６内のゲート電極８は０Ｖなので、ゲート電極８とトレンチ先端にあたる部分のｎ型ベース層３との間のゲート酸化膜７にも電位差が生じる。

例えば、ゲートの駆動電圧５Ｖ系の素子では、素子の信頼性を考えると、つまり電位差が大きくなるとゲート酸化膜７が破壊する恐れがあるので、この電位差を１Ｖ以下に抑えることが好ましい。

ここで、ｐ型ベース層４、ｎ型ベース層３に生じる電位差Ｖは、素電荷ｑ［Ｃ］、ｎ型ベース層３の不純物濃度をＮ［／ｃｍ³ ］、シリコンの誘電率ε_Si［Ｆ／ｃｍ］、ｐ型ベース層４とｎ型ベース層３との接合部からトレンチ６の先端部（トレンチ底部）までの距離をａ［ｃｍ］とすると、
Ｖ＝（ｑＮ／２ε_Si）×ａ²
と表わされる。そして、この電位差を１Ｖ以内に抑えるためには、
１≧（ｑＮ／２ε_Si）×ａ²
の関係式を満たせば良い。

ここで、ｑ＝１．６０２１８×１０^-19 ［Ｃ］、ε_Si＝ε₀ ×１１．９＝８．８５４１８×１０^-14 ×１１．９［Ｆ／ｃｍ］を代入すると、
１≧｛（１．６０２１８×１０^-19 ×Ｎ）／（２×８．８５４１８×１０^-14 ×１１．９）｝×ａ² となり、これを変形して、
ａ² ≦（１．３１５×１０⁷ ）／Ｎ［／ｃｍ³ ］が得られる。

したがって、上式を満たすように、トレンチ６の深さａ、ｎ型ベース層３の不純物濃度Ｎを選ぶことにより、ゲート酸化膜７の絶縁破壊による信頼性の低下を防止できるようになる。

（第２の実施形態）
図４は、本発明の第２の実施形態に係るＩＧＢＴを示す断面図である。なお、図１と対応する部分には図１と同一符号を付してあり、詳細な説明は省略する（他の実施形態も同様）。

本実施形態が第１の実施形態と異なる点は、ｎ型バッファ層２の裏面からｐ型不純物のイオン注入を行って浅いｐ型ドレイン層１を形成したことにある。ｐ型ドレイン層１の厚さ（拡散深さ）は０．１〜３μｍ程度、表面の不純物濃度は１×１０¹⁸〜５×１０¹⁹ｃｍ^-3程度である。

基板全体（ｐ型ドレイン層１＋ｎ型バッファ層２＋ｎ型ベース層３（基板本体））の厚さは数１０μｍ程度になる。図５に、基板の不純物プロファイルの一例を示す。図には、ｎ型ベース層３の不純物濃度は一定で５０μｍの深さまであり、その下にｎ型バッファ層２、さらにその下に表面濃度が１×１０¹⁹ｃｍ^-3、拡散深さ０．３μｍのｐ型ドレイン層１がある。

このようにｐ型ドレイン層１の厚さを薄くしたところ、ｐ型ドレイン層１からの正孔の注入効率が下がるため、ｎ型ベース層３におけるキャリアの蓄積量が減少し、その結果としてターンオフの際のキャリアの排出が効率的に行われ、ターンオフ時のフォールタイムを短くできた。また、この構造では基板のライフタイムコントロールを行わなくても、２０ｎ秒という高速なターンオフ動作が可能となることが分かった。

図６〜図８に、本実施形態のＩＧＢＴの形成方法を示す。

図６に示す形成方法では、高抵抗のｎ型ベース層３としてのｎ型シリコン基板をラッピング等により薄層化し（図６（ａ）、図６（ｂ））、次にｎ型ベース層３裏面からのｎ型不純物のイオン注入、その後のアニールによってｎ型バッファ層２を形成し（図６（ｃ））、次にｎ型ベース層３にトレンチゲート構造（トレンチ内にゲート絶縁膜を介してゲート電極が埋め込まれてなる構造）を形成し（図６（ｄ））、最後にｎ型バッファ層２の裏面からのｐ型不純物のイオン注入、その後のアニールによって高不純物濃度のｐ型ドレイン層を形成する（図６（ｅ））。

図７に示す形成方法が図６のそれと異なる点は、ｎ型ベース層３としてのｎ型シリコン基板の薄層化の前にトレンチゲート構造を形成することにある。

すなわち、ｎ型ベース層３としてのｎ型シリコン基板にトレンチゲート構造を形成してから（図７（ａ）、図７（ｂ））、ｎ型ベース層（ｎ型シリコン基板）３の裏面から薄層化（図７（ｃ））、ｎ型バッファ層２の形成（図７（ｄ））、ｐ型ドレイン層１の形成（図７（ｅ））を行う。

図８に示す形成方法の特徴は、ｎ型バッファ層２を出発にしてｐ型シリコン基板（ｐ型エミッタ層）１を形成することにある。

すなわち、最初にｎ型バッファ層２としてのｎ型シリコン基板上に高抵抗のｎ型ベース層３としてのｎ型エピタキシャルシリコン層を形成し（図８（ａ）、図８（ｂ））、次にｎ型ベース層３にトレンチゲート構造（図８（ｃ））を形成し、次にｎ型バッファ層２としてのｎ型シリコン基板を例えば裏面からラッピングして薄層化し（図８（ｄ））、最後にｎ型バッファ層２の裏面からのｐ型不純物のイオン注入、その後のアニールによってｐ型ドレイン層１を形成する（図８（ｅ））。

図７、図８に示す形成方法では、トレントゲート構造の形成工程中における基板（図７ではｎ型ベース層３、図８ではｎ型バッファ層２）は通常の基板と同じで厚いため、通常の製造ラインを利用できるという利点がある。

一方、図６に示す形成方法では、薄層基板の製造ラインで形成可能で、またトレンチゲート構造形成後にｎ型バッファ層２を形成するための拡散工程が入らないので、トレンチゲート構造を構成するｎ型ソース層５、ｐ型コンタクト層９等に影響を与えずに済むという利点がある。

（第３の実施形態）
図９は、本発明の第３の実施形態に係るＩＧＢＴを示す断面図である。

本実施形態が第１の実施形態と異なる点は、ｐ型シリコン基板１にプロトンを照射して結晶欠陥領域１４、すなわちキャリアのライフタイムが短い領域を形成し、ライフタイムコントロールを行うことにある。これにより、正孔の注入効率が下がってその結果ターンオフ時のフォールタイムが短くなり、第２の実施形態と同様にターンオフ特性に優れたＩＧＢＴを実現できるようになる。

（第４の実施形態）
図１０は、本発明の第４の実施形態に係るＩＧＢＴを示す断面図である。

本実施形態が第１の実施形態と異なる点は、ｐ型シリコン基板１とｎ型バッファ層２との間にｐ型またはｐ^- 型シリコン層１５を設け、このｐ型またはｐ^- 型シリコン層１５にプロトンを照射して結晶欠陥領域１４を形成したことにある。本実施形態でも第２の実施形態と同様にターンオフ特性に優れたＩＧＢＴを実現できるようになる。

（第５の実施形態）
図１１に、第１の実施形態のＩＧＢＴとその制御回路を同一基板に形成した高耐圧の半導体装置の断面図を示す。制御回路はｎ型ベース層３上に絶縁膜１６を介して形成されている。制御回路を構成する半導体素子はポリシリコン膜に形成してある。

図には、半導体素子として、ｎｐｎバイポーラトランジスタＴｒ１、ｎチャネルＭＯＳトランジスタＴｒ２、ｐチャネルＭＯＳトランジスタＴｒ３が示されている。また、図中、１７は層間絶縁膜を示している。

ＩＧＢＴはオン電圧が低いので、単結晶シリコンよりも耐圧の点では劣っているが安価なポリシリコンで制御回路を形成することができ、これにより高耐圧の半導体装置を安価に製造することが可能となる。

図１２に、本実施形態の変形例を示す。この変形例では、ＩＧＢＴのゲート電極８を図示しないゲートパッドまで引き出すポリシリコンゲート電極１８上に、厚い層間絶縁膜１７を介して制御回路を構成するトランジスタＴｒ２，Ｔｒ３等の半導体素子を形成している。この場合も、図１１の高耐圧の半導体装置と同様に安価に製造することが可能となる。

ゲート電極８には±５〜１２Ｖ程度の低い電圧しか印加されず、しかも制御回路を構成する半導体素子とポリシリコンゲート電極１８とは厚い層間絶縁膜１７で隔たれているので、制御回路はＩＧＢＴ（出力段）の影響を受けずに独立に動作することが可能である。

図１３および図１４に、他の変形例の平面図および同平面図のＡ―Ａ'断面図をそれぞれ示す。この変形例が先の図１２の変形例と異なる点は、耐圧を持たせるための高不純物濃度のｐ型ストッパ層１９をポリシリコンゲート電極１８の下まで形成したことにある。このようにｐ型ストッパ層１９を延ばしても制御回路への影響は無い。この場合も、図１１の高耐圧の半導体装置と同様に安価に製造することが可能となる。

図１５に、さらに別の変形例の断面図を示す。この変形例が先の図１３および図１４の変形例と異なる点は、制御回路を構成するトランジスタＴｒ２，Ｔｒ３等の半導体素子をポリシリコンゲート電極１８よりも外側のｐ型ストッパ層１９上に形成したことにある。ｐ型ストッパ層１９はアース電位であるため、この場合も制御回路への影響は無い。この場合も、図１１の高耐圧の半導体装置と同様に安価に製造することが可能となる。

他の変形例としては、ＩＧＢＴ（出力段）上部の空きスペースに、制御回路を構成するトランジスタＴｒ２，Ｔｒ３等の半導体素子を形成することが考えられる。また、他の実施形態のＩＧＢＴを用いても良い。

（第６の実施形態）
図１６は本発明の第６の実施形態に係るＩＧＢＴの平面図、図１７は図１６のＩＧＢＴのＡ−Ａ’断面図である。

本実施形態が第１の実施形態と異なる点は、ｎ型ソース層５がトレンチ６の貫通する第１ｎ型ソース層５ａと、第１ｎ型ソース層５ａよりも浅くかつより高不純物濃度のｐ型コンタクト層９と接する第２ｎ型ソース層５ｂとから構成されていることにある。

本実施形態によれば、第２ｎ型ソース層５ｂを第１ｎ型ソース層５ａよりも薄くしているので、これらをイオン注入法により形成すれば、第２ｎ型ソース層５ｂ下のｐ型ベース層４の抵抗を第１ｎ型ソース層５ａ下のｐ型ベース層４の抵抗よりも低くでき、これによりｐ型ベース層４の横方向に流れる正孔電流Ｉｈによる電圧降下を小さくできる。

したがって、本実施形態によれば、大電流が流れることによる寄生サイリスタのラッチアップの発生を防止できるようになる。第２ｎ型ソース層５ｂ下のｐ型ベース層４の抵抗を第１ｎ型ソース層５ａ下のｐ型ベース層４の抵抗よりも低くできるのは、第２ｎ型ソース層５ｂのほうが第１ｎ型ソース層５ａよりも浅く、しかも不純物濃度が高いため、第２ｎ型ソース層５ｂ下のｐ型ベース層４のほうが第１ｎ型ソース層５ａ下のｐ型ベース層４よりも補償されずに残るｐ型不純物の量が多くなり、シート抵抗が下がるからである。

また、図１６に示した第１ｎ型ソース層５ａの電流経路Ｃabcに沿ったところの電子電流による電圧降下は、位置Ｐa、位置Ｐb、位置Ｐcの順で大きくなる。

ここで、第１ｎ型ソース層５ａは第２ｎ型ソース層５ｂよりも低不純物濃度なので、素子内にある程度のレベルの電流が流れ始めると、第２ｎ型ソース層５ｂの抵抗による電位差が生じて位置Ｐｃでの電圧が上がり、位置Ｐcとゲート電極８との間の電位差が小さくなることによって、つまりゲート電圧が低下することによって、チャネルの形成が抑制されたり、あるいはチャネルが消滅するので、素子内に大電流が流れることを防止できる。

したがって、本実施形態によれば、素子内に大電流が流れることによる負荷短絡時における素子破壊を防止できるようになる。なお、寸法に関しては、図中、Ｗ１の寸法は２μｍ以下、Ｗ２は抵抗を高くするために１μｍ以下好ましくは０．５μｍ以下に設定する。

図１８および図１９は、本実施形態のＩＧＢＴの製造方法を示す工程断面図である。

まず、図１８（ａ）に示すように、高抵抗のｎ型ベース層３の表面にｐ型ベース層４を形成し、次にｐ型ベース層４の表面に第１ｎ型ソース層５ａを選択的に形成する。

次に図１８（ｂ）に示すように、ＳｉＯ₂ からなるマスクパターン２０を形成した後、このマスクパターン２０をマスクにして第１ソース層５ａ、ｐ型ベース層４、ｎ型ベース層３をＲＩＥ法にてエッチングし、トレンチ６を形成する。次にＣＤＥ法にてトレンチ６の表面を平坦化した後、マスクパターン２０を除去する。

次に図１８（ｃ）に示すように、ゲート酸化膜７を全面に形成した後、トレンチ６の内部を埋め込むようにゲート電極となるポリシリコン膜８を全面に堆積する。

次に図１９（ｄ）に示すように、ポリシリコン膜８をエッチバックにて平坦化し、砒素等のｎ型不純物のイオン注入により高不純物濃度の第２ｎ型ソース層５ｂを形成した後、ボロン等のｐ型不純物のイオン注入によりｐ型コンタクト層９を形成する。この後、ＣＶＤ法にて層間絶縁膜１０としての酸化膜を全面に堆積する。

なお、各イオン注入でマスクを用いるが図示していない。また、各イオン注入後に不純物のアニールを行っても良いが、まとめて同時に行っても良い。

次に図１９（ｅ）に示すように、層間絶縁膜１０にｎ型ソース層５およびｐ型コンタクト層９に対してのコンタクトホール１１を開口した後、このコンタクトホール１１を介してｎ型ソース層５およびｐ型コンタクト層９にコンタクトする例えばＡｌからなるソース電極１２を形成する。

次に図７（ｄ）、図７（ｅ）に示した方法に従って、ｐ型ドレイン層１、ｎ型バッファ層２を形成する。最後に、ｐ型ドレイン層１の裏面にドレイン電極１３を形成してＩＧＢＴが完成する。

図２０および図２１に、本実施形態の変形例の平面図および同平面図のＢ−Ｂ'断面図をそれぞれ示す。この変形例は、図１６、図１７のＩＧＢＴにおいて、チャネル長方向に関して隣り合っている第２ｎ型ソース層５ｂを繋げて一体化したものである。

図２２および図２３に、他の変形例の平面図および同平面図のＢ−Ｂ'断面図をそれぞれ示す。本変形例のように、第１ｎ型ソース層５ａを用いず、第２ｎ型ソース層５ｂのみを用いても、Ｗ２の寸法を小さくして経路Ｃabcにおける抵抗を高くすることによって、素子内に大電流が流れることを防止できる。

図２４に、さらに別の変形例の平面図を示す。本変形例のように、第２ｎ型ソース層５ｂをトレンチ６の近傍まで延ばしても、Ｗ２の寸法を小さくして経路Ｃabcにおける抵抗を高くすれば、第１ｎ型ソース層５ａでの電圧降下により、素子内に大電流が流れることを防止できる。

図３４に、さらにまた別の変形例の平面図を示す。このようソースパターンであれば、図２２の変形例よりもＷ１の寸法を小さくできる。

（第７の実施形態）
図２５〜図２７は、本発明の第６の実施形態に係るＩＧＢＴの製造方法を示す工程断面図である。なお、本実施形態はｎ型ソース層およびｐ型コンタクト層に対するコンタクトホールの微細化に特徴があるので、ｎ型ベース層より下の構造は図には示していない。

まず、ｐ型ドレイン層、ｎ型バッファ層、ｎ型ベース層３、ｐ型ベース層４が順次積層してなる構造を形成する。このような構造は、図６〜図８に示した形成方法のいずれの方法を用いて形成しても良い。

次に図２５（ａ）に示すように、ｐ型ベース層４の表面を酸化して酸化膜（ＳｉＯ₂ 膜）２１を形成した後、この酸化膜２１上に窒化膜２２を形成する。

次に図２５（ｂ）に示すように、酸化膜２１、窒化膜２２をパターニングして第１ｎ型ソース層５ａの形成領域および引き出しゲート電極の形成領域上に開口部を形成する。図２８（ａ）に、この段階の平面パターンを示す。図中、斜線の領域は酸化膜２１、窒化膜２２の開口部を示している。

次に同図（ｂ）に示すように、引き出しゲート電極の形成領域上の開口部をレジスト２３によりマスクする。図２８（ｂ）に、この段階の平面パターンを示す。図中、点領域はレジスト２３の開口部を示している。

次に同図（ｂ）に示すように、レジスト２３、酸化膜２１および窒化膜２２をマスクにして、ｐ型ベース層４の表面にｎ型不純物を導入して第１ｎ型ソース層５ａを形成する。ｎ型不純物はイオン注入または拡散により導入する。この後、レジスト２３を剥離する。

次に図２５（ｃ）に示すように、引き出しゲート電極の形成領域上の開口部をＳｉＯ₂ マスク２４によりマスクする。このＳｉＯ₂ マスク２４は全面にＳｉＯ₂ 膜をＣＶＤ法により堆積し、このＳｉＯ₂ 膜をフォトリソグラフィによりパターニングして形成する。

次に図２５（ｄ）に示すように、窒化膜２２およびＳｉＯ₂ マスク２４をマスクにして第１ｎ型ソース層５ａ、ｐ型ベース層４、ｎ型ベース層３をＲＩＥ法にて異方性エッチングして、トレンチ６を形成する。この後、ＳｉＯ₂ マスク２４を除去する。

次に図２６（ｅ）に示すように、酸化膜２１の開口部の口径を例えばウエットエッチングにより広げて、トレンチ６近傍周囲の第１ｎ型ソース層５ａの表面を露出させる。

次に図２６（ｆ）に示すように、トレンチ６の表面および露出した第１ｎ型ソース層５ａの表面を酸化してゲート酸化膜７を形成する。このとき、引き出しゲート電極の形成領域上のｐ型ベース層４の表面にもゲート酸化膜７が形成される。

次に図２７（ｇ）に示すように、トレンチ６および酸化膜２２の開口部を埋め込むように、ゲート電極および引き出しゲート電極としてのポリシリコン膜８を全面に堆積する。

次に図２７（ｈ）に示すように、酸化膜２１をストッパにしてポリシリコン膜８および窒化膜２２をＣＭＰ等により研磨し、表面を平坦化することによって、トレンチ６およびその上の酸化膜２１の開口部に埋め込まれたゲート電極（ポリシリコン膜）８を形成する。

このとき、図中右側の開口部内には引き出しゲート電極８’が同時に埋め込み形成される。引き出しゲート電極８’はゲート電極８と繋がっている。この後、酸化膜２１を選択的にエッチング除去する。

次に図２７（ｉ）に示すように、ゲート電極８および引き出しゲート電極８’の表面、ならびに酸化膜２１を除去して露出した第１ｎ型ソース層５ａおよびｐ型ベース層４の表面を酸化して酸化膜２５（アンドープのスペーサ絶縁膜）を形成する。

ここで、酸化膜２５の膜厚は、ゲート電極８の側壁に形成された酸化膜２５によって、第１ｎ型ソース層５ａの表面がちょうど覆われる程度が好ましい。酸化膜２５の膜厚が薄すぎると、第２ｎ型ソース層５ｂの形成工程で第１ｎ型ソース層５ａの領域が減少すぎてしまう。逆に酸化膜２５の膜厚が厚すぎると、第１ｎ型ソース層５ａと接しない第２ｎ型ソース層５ｂが形成されてしまう。

この後、同図（ｉ）に示すように、ゲート側壁絶縁膜となるｎ型不純物を含んだＰＳＧ膜２６を全面に堆積する。

次に図２７（ｊ）に示すように、ＰＳＧ膜２６をＲＩＥ等により異方性エッチングし、ゲート電極８の側壁にＰＳＧ膜２６を選択的に残置させるという、いわゆる側壁残しにより、ゲート側壁絶縁膜（ＰＳＧ膜）２６を形成する。

次に同図（ｊ）に示すように、ＰＳＧ膜２６中の燐（Ｐ）をｐ型ベース層４の表面に拡散させ、第１ｎ型ソース層５ａよりも浅くかつより高不純物濃度の第２ｎ型ソース層５ｂを自己整合的に形成する。

次に図２７（ｋ）に示すように、ゲート電極８およびゲート側壁絶縁膜２６をマスクにして、ｐ型不純物イオンをｐ型ベース層４の表面に注入した後、アニールを行ってｐ型コンタクト層９を自己整合的に形成する。

次に図２７（ｌ）に示すように、全面に層間絶縁膜１０を形成し、この層間絶縁膜１０にコンタクトホール１１を開口し、このコンタクトホール１１を介して第２ソース層５ｂおよびｐ型コンタクト層９にコンタクトするソース電極１２を形成する。この後、ｐ型ドレイン層（不図示）にドレイン電極（不図示）を形成してＩＧＢＴが完成する。

本実施形態によれば、第２ｎ型ソース層５ｂおよびｐ型コンタクト層９を自己整合的に形成できるので、第２ｎ型ソース層５ｂおよびｐ型コンタクト層９を微細化でき、これにより第２ｎ型ソース層５ｂおよびｐ型コンタクト層９に対するコンタクトホール１１を微細化でき、素子の微細化を図れるようになる。

また、本実施形態によれば、表面が平坦なゲート電極８およびゲート引出し電極８’を形成できるので、これらの電極８，８’後に形成するソース電極１２等の形成工程（後工程）が容易になる。

なお、本実施形態の特徴は第２ｎ型ソース層５ｂおよびｐ型コンタクト層９の形成方法ならびにゲート電極８およびゲート引出し電極８’の平坦化にあるので、それら以外のものは他の実施形態の方法により形成しても良い。

（第８の実施形態）
図２９、図３０は、本発明の第８の実施形態に係るＩＧＢＴの製造方法を示す工程断面図である。なお、本実施形態はｎ型ソース層およびｐ型コンタクト層に対するコンタクトホールの微細化に特徴があるので、ｎ型ベース層より下の構造は図には示していない。

まず、ｐ型ドレイン層、ｎ型バッファ層、ｎ型ベース層３、ｐ型ベース層４が順次積層してなる構造を形成する（図２９（ａ））。このような構造は、図６〜図８に示した形成方法のいずれの方法を用いて形成しても良い。

次に図２９（ｂ）に示すように、ｐ型ベース層４上に開口部を有する酸化膜２７を形成し、この酸化膜２７をマスクにしてリンの固相拡散を行ってｎ型ソース層５を形成する。

次に図２９（ｃ）に示すように、酸化膜２７をマスクに用いてｎ型ソース層５、ｐ型ベース層４、ｎ型ベース層３をＲＩＥ法にて異方性エッチングして、トレンチ６を形成する。この後、酸化膜２７を除去する。

次に図３０（ｄ）に示すように、トレンチ６の表面および酸化膜２７を除去して露出したｎ型ソース層５およびｐ型ベース層４の表面を酸化してゲート酸化膜７を形成する。次に同図（ｄ）に示すように、トレンチ６を埋め込むように、ゲート電極としてのポリシリコン膜８を全面に堆積する。

次に図３０（ｅ）に示すように、ポリシリコン膜８をＣＭＰ等により研磨することによって、トレンチ６内に埋め込まれたゲート電極（ポリシリコン膜）８を形成する。次に同図（ｅ）に示すように、全面にボロンイオン等のｐ型不純物イオン２８を注入し、アニールを行ってｐ型ベース層４の表面に高不純物濃度のｐ型コンタクト層９を形成する。

次に図３０（ｆ）に示すように、層間絶縁膜１０を形成し、この層間絶縁膜１０およびその下のゲート酸化膜７にコンタクトホールを開口し、ソース１２電極１２を形成する。この後、ｐ型ドレイン層（不図示）にドレイン電極（不図示）を形成してＩＧＢＴが完成する。

本実施形態によれば、ｎ型ソース層５をマスクしない状態で、全面にｐ型不純物イオン２８を注入してｐ型コンタクト層９を形成している。

このとき、ｎ型ソース層５にｐ型不純物イオン２８が注入されるが、ｎ型ソース層５は固相拡散により形成するので、ｎ型ソース層５の不純物濃度をｐ型不純物イオン２８の注入によっても影響を受けない程度の高レベルにできる。例えば、ｐ型不純物イオン２８の不純物濃度が１×１０²⁰ｃｍ^-3程度であれば、ｎ型ソース層５の不純物濃度は１×１０²¹ｃｍ^-3程度にできる。

すなわち、本実施形態によれば、ｐ型コンタクト層９はマスクを用いずに形成でき、ｎ型ソース層５を形成するためのマスクとｐ型コンタクト層９を形成するためのマスクとの合わせずれの問題が無くなる。

したがって、本実施形態によれば、ｎ型ソース層５およびｐ型コンタクト層９を微細化でき、ｎ型ソース層５およびｐ型コンタクト層９に対するコンタクトホールを微細化でき、素子の微細化を図れるようになる。

なお、本実施形態の特徴はｎ型ソース層５およびｐ型コンタクト層９の形成方法にあるので、それら以外のものは他の実施形態の方法により形成しても良い。

（第９の実施形態）
図３１、図３２は、本発明の第９の実施形態に係るＩＧＢＴの製造方法を示す工程断面図である。なお、本実施形態はｎ型ソース層およびｐ型コンタクト層に対するコンタクトホールの微細化に特徴があるので、ｎ型ベース層より下の構造は図には示していない。

まず、ｐ型ドレイン層、ｎ型バッファ層、ｎ型ベース層３、ｐ型ベース層４が順次積層してなる構造を形成する（図３１（ａ））。このような構造は、図６〜図８に示した形成方法のいずれの方法を用いて形成しても良い。

次に同図（ａ）に示すように、ｐ型ベース層４上に第１ｎ型ソース層５ａを形成した後、ｐ型ベース層４上に開口部を有する酸化膜２９を形成する。この酸化膜２９の開口部は、ｐ型コンタクト層およびトレンチの形成領域上に選択的に形成されている。また、トレンチの形成領域上の開口部は、ｐ型コンタクト層の形成領域の開口部よりも小さい。

次に図３１（ｂ）に示すように、窒化膜マスク３０となるシリコン窒化膜を全面に堆積した後、このシリコン窒化膜を異方性エッチングすることにより、酸化膜２９の開口部側壁に窒化膜マスク３０を形成する。

ただし、窒化膜マスク３０の膜厚は、トレンチの形成領域上の開口部内のｎ型ソース層５ａの表面が露出しない膜厚を選ぶ。

次に同図（ｂ）に示すように、酸化膜２９および窒化膜マスク３０をマスクにしてボロンの固相拡散を行って、ｎ型ソース層５ａを貫通し、ｐ型ベース層４の途中の深さまで達するｐ型コンタクト層９を形成する。

次に図３１（ｃ）に示すように、マスクパターン３１となるシリコン窒化膜を全面に堆積した後、フォトリソグラフィとエッチングを用いてトレンチ形成領域上の窒化膜マスク３０、トレンチ形成領域上およびその周囲近傍の上記シリコン窒化膜を除去して、マスクパターン３１を形成する。

次に図３２（ｄ）に示すように、酸化膜２９およびマスクパターン３１をマスクにして、第１ｎ型ソース層５ａ、ｐ型ベース層４、ｎ型ベース層３をＲＩＥ法にてエッチングし、トレンチ６を形成する。

次に図３２（ｅ）に示すように、他の実施形態と同様に、トレンチ６内にゲート酸化膜７を介してゲート電極８を埋め込み形成する。

次に図３２（ｆ）に示すように、層間絶縁膜１０を形成した後、この層間絶縁膜１０に後述する第２ｎ型ソース層およびｐ型コンタクト層９に対するコンタクトホールを開口する。

次に同図（ｆ）に示すように、層間絶縁膜１０をマスクにして砒素イオン等のｎ型不純物イオン３２を全面に注入し、アニールを行うことによって、ｐ型コンタクト層９近傍の第１ｎ型ソース層５ａの表面にそれよりも高不純物濃度の第２ｎ型ソース層５ｂを自己整合的に形成する。最後に、コンタクトホール下のゲート酸化膜７を除去した後、図示しないソース電極、ドレイン電極を形成してＩＧＢＴが完成する。

本実施形態では、第１ｎ型ソース層５ａを形成し、この第１ｎ型ソース層５ａを貫通し、ｐ型２ベース層４の途中の深さまで達したｐ型コンタクト層９を形成した後、ｐ型コンタクト層９をマスクしないで、全面にｎ型不純物イオン３２を注入して第２ｎ型ソース層５ｂを形成している。

このとき、ｐ型コンタクト層９にもｎ型不純物イオン３２が注入されるが、ｐ型コンタクト層９は固相拡散により形成するので、ｐ型コンタクト層９の不純物濃度をｎ型不純物イオン３２の注入によっても影響が無い程度の高レベルにできる。

すなわち、本実施形態によれば、第２ｎ型ソース層５ｂはマスクを用いずに形成でき、第２ｎ型ソース層５ｂを形成するためのマスクとｐ型コンタクト層９を形成するためのマスクとの合わせずれの問題が無くなるので、第２ｎ型ソース層５ｂおよびｐ型コンタクト層９を微細化できる。これにより、第２ｎ型ソース層５ｂおよびｐ型コンタクト層９に対するコンタクトホールを微細化でき、素子の微細化を図れるようになる。

なお、本実施形態の特徴は第２ｎ型ソース層５ｂおよびｐ型コンタクト層９の形成方法にあるので、それら以外のものは他の実施形態の方法により形成しても良い。

以上、発明の実施形態を説明したが、本発明は上述の実施形態に限定されるものではない。例えば、上述の実施形態では第１導電型をｎ型、第２導電型をｐ型としたが、導電型を全て逆にしても良い。また、上述の実施形態では高耐圧の半導体装置として縦型のＩＧＢＴについて説明したが、ソース層とドレイン層が同じ表面に形成される、いわゆる横型ＩＧＢＴに適用しても良い。その他、本発明の要旨を逸脱しない範囲で種々変形して実施できる。

本発明の第１の実施形態に係るＩＧＢＴを示す断面図 図１のＩＧＢＴについてのオン電圧のトレンチ間隔Ｗｓおよび耐圧の依存性を示す特性図 図１のＩＧＢＴについてのオン電圧のトレンチ間隔およびトレンチ深さの依存性を示す特性図 本発明の第２の実施形態に係るＩＧＢＴを示す断面図 図４のＩＧＢＴの基板の不純物プロファイルの一例を示す図 図４のＩＧＢＴの形成方法を示す工程断面図 図４のＩＧＢＴの他の形成方法を示す工程断面図 図４のＩＧＢＴのさらに別の形成方法を示す工程断面図 本発明の第３の実施形態に係るＩＧＢＴを示す断面図 本発明の第４の実施形態に係るＩＧＢＴを示す断面図 第１の実施形態のＩＧＢＴとその制御回路を同一基板に形成した高耐圧半導装置の断面図 図１１の高耐圧半導体装置の変形例を示す断面図 図１１の高耐圧半導体装置の他の変形例を示す平面図 図１３の高耐圧半導体装置のＡ−Ａ'断面図断面図 図１１の高耐圧半導体装置のさらに別の変形例を示す断面図 本発明の第６の実施形態に係るＩＧＢＴの平面図 図１６のＩＧＢＴのＡ−Ａ’断面図 本発明の第６の実施形態に係るＩＧＢＴの製造方法の前半を示す工程断面図 本発明の第６の実施形態に係るＩＧＢＴの製造方法の後半を示す工程断面図 第６の実施形態のＩＧＢＴの変形例を示す平面図 図２０のＩＧＢＴのＡ−Ａ’断面図 第６の実施形態のＩＧＢＴの他の変形例を示す平面図 図２２のＩＧＢＴのＡ−Ａ’断面図 第６の実施形態のＩＧＢＴのさらに別の変形例を示す平面図 本発明の第７の実施形態に係るＩＧＢＴの製造方法の前半を示す工程断面図 本発明の第７の実施形態に係るＩＧＢＴの製造方法の中半を示す工程断面図 本発明の第７の実施形態に係るＩＧＢＴの製造方法の後半を示す工程断面図 本発明の第７の実施形態に係るＩＧＢＴの製造方法におけるマスク（酸化膜／窒化膜積層膜、レジスト）のパターンを示す平面図 本発明の第８の実施形態に係るＩＧＢＴの製造方法の前半を示す工程断面図 本発明の第８の実施形態に係るＩＧＢＴの製造方法の後半を示す工程断面図 本発明の第９の実施形態に係るＩＧＢＴの製造方法の前半を示す工程断面図 本発明の第９の実施形態に係るＩＧＢＴの製造方法の後半を示す工程断面図 従来のＩＧＢＴを示す工程断面図 第６の実施形態のＩＧＢＴのさらに別の変形例を示す平面図

符号の説明

１…ｐ型ドレイン、２…ｎ型バッファ層、３…ｎ型ベース層（第１ベース層）、４…ｐ型ベース層（第２ベース層）、５…ｎ型ソース層、５ａ…第１ｎ型ソース層、５ｂ…第２ｎ型ソース層、６…トレンチ、７…ゲート酸化膜、８…ゲート電極、８’…引き出しゲート電極、９…ｐ型コンタクト層、１０…層間絶縁膜、１１…コンタクトホール、１２…ソース電極、１３…ドレイン電極、１４…結晶欠陥領域、１５…ｐ／ｐ^- s型シリコン層、１６…絶縁膜、１７…層間絶縁膜、１８…引き出しゲート電極、１９…ｐ型ストッパ層
２０…マスクパターン、２１…酸化膜、２２…窒化膜、２３…レジスト、２４…ＳｉＯ₂ マスク、２５…酸化膜（スペーサ絶縁膜）、２６…ＰＳＧ膜、２７…酸化膜、２８…ｐ型不純物イオン、２９…酸化膜、３０…窒化膜マスク、３１…マスクパターン、３２…ｎ型不純物イオン。

Claims (5)

1. 高抵抗で第１導電型の第１ベース層と、この第１ベース層の裏面に設けられた第２導電型のドレイン層と、このドレイン層と前記第１ベース層との間に設けられ、かつ前記ドレイン層よりも厚い第１導電型のバッファ層と、前記第１ベース層の表面に形成された第２導電型の第２ベース層と、この第２ベース層の表面に形成された第１導電型のソース層と、このソース層および前記第２ベース層を貫いて前記第１ベース層の途中の深さまで達するトレンチ内にゲート絶縁膜を介して形成されたゲート電極と、前記ドレイン層に設けられたドレイン電極と、前記ソース層および前記第２ベース層に設けられたソース電極とを具備してなるパンチスルー型の高耐圧半導体素子を含む半導体装置の製造方法であって、
   第１導電型のバッファ層の表面上に、該バッファ層よりも薄い、高抵抗で第１導電型の第１ベース層をエピタキシャル成長させる工程と、
   この工程の後に、前記第１導電型のベース層の表面に第２導電型の第２ベース層を、この第２ベース層の表面に第１導電型のソース層を、ならびに、前記ソース層および前記第２ベース層より深く、前記第１ベース層まで達するトレンチをそれぞれ形成する工程と、
   この工程の後に、前記バッファ層の厚さを前記第１ベース層よりも薄くする工程と、
   この工程の後に、前記バッファ層の裏面から第２導電型不純物のイオン注入を行って、前記バッファ層の前記裏面に該バッファ層よりも薄い第２導電型のドレイン層を形成する工程と
   を有することを特徴とする半導体装置の製造方法。
2. 高抵抗で第１導電型の第１ベース層と、この第１ベース層の裏面に設けられた第２導電型のドレイン層と、このドレイン層と前記第１ベース層との間に設けられ、かつ前記ドレイン層よりも厚い第１導電型のバッファ層と、前記第１ベース層の表面に形成された第２導電型の第２ベース層と、この第２ベース層の表面に形成された第１導電型のソース層と、このソース層および前記第２ベース層を貫いて前記第１ベース層の途中の深さまで達するトレンチ内にゲート絶縁膜を介してゲート電極が形成されてなるトレンチゲート構造と、前記ドレイン層に設けられたドレイン電極と、前記ソース層および前記第２ベース層に設けられたソース電極とを具備してなるパンチスルー型の高耐圧半導体素子を含む半導体装置の製造方法であって、
   高抵抗で第１導電型の半導体基板を用意し、この第１導電型の半導体基板を薄くして、高抵抗で第１導電型のベース層を形成する工程と、
   この工程の後に、前記ベース層の表面に第１導電型のバッファ層を形成する工程と、
   この工程の後に、前記ベース層の裏面側にトレンチゲート構造を形成する工程と、
   この工程の後に、前記ベース層の表面と接する表面と反対側のバッファ層の表面から第２導電型不純物のイオン注入を行って、前記ベース層の前記表面と接する前記表面と反対側の前記バッファ層の前記表面に第２導電型のドレイン層を形成する工程と
   を有することを特徴とする半導体装置の製造方法。
3. 高抵抗で第１導電型の第１ベース層と、この第１ベース層の裏面に設けられた第２導電型のドレイン層と、このドレイン層と前記第１ベース層との間に設けられ、かつ前記ドレイン層よりも厚い第１導電型のバッファ層と、前記第１ベース層の表面に形成された第２導電型の第２ベース層と、この第２ベース層の表面に形成された第１導電型のソース層と、このソース層および前記第２ベース層を貫いて前記第１ベース層の途中の深さまで達するトレンチ内にゲート絶縁膜を介してゲート電極が形成されてなるトレンチゲート構造と、前記ドレイン層に設けられたドレイン電極と、前記ソース層および前記第２ベース層に設けられたソース電極とを具備してなるパンチスルー型の高耐圧半導体素子を含む半導体装置の製造方法であって、
   高抵抗で第１導電型のベース層を形成する工程と、
   この工程の後に、前記ベース層の表面側にトレンチゲート構造を形成する工程と、
   この工程の後に、前記ベース層を薄くする工程と、
   この工程の後に、前記ベース層の裏面に第１導電型のバッファ層を形成する工程と、
   この工程の後に、前記ベース層の裏面と接する表面と反対側のバッファ層の表面から第２導電型不純物のイオン注入を行って、前記ベース層の前記裏面と接する前記表面と反対側の前記バッファ層の前記表面に第２導電型のドレイン層を形成する工程と
   を有することを特徴とする半導体装置の製造方法。
4. 前記第１ベース層の厚さは４０〜７０μｍであることを特徴とする請求項１に記載の半導体装置の製造方法。
5. 前記薄くしたベース層の厚さは４０〜７０μｍであることを特徴とする請求項２または３に記載の半導体装置の製造方法。

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