CN1938862A - 半导体器件 - Google Patents

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Abstract

本发明提供一种高耐压的半导体器件。由细长的主沟槽部(26)和与主沟槽部的长度方向侧面连接的副沟槽部(27)构成有源沟槽(22a)，在主沟槽部(26)的底面上，配置其高度比第二导电类型的基底扩散区(32a)的底面低的第二导电类型的埋入区(24)，在副沟槽部(27)内配置与基底扩散区(32a)接触的第二导电类型的有源沟槽充填区(25)。埋入区(24)经有源沟槽充填区(25)与基底扩散区(32a)接触。在1条有源沟槽(22a)内，由于在埋入区(24)之上的部分形成1条栅沟槽(83)，所以栅电极栓(48)不被分断，电极图形变得简单。

Description

半导体器件
技术领域
本发明涉及使半导体器件高耐压化的技术，特别是涉及在高耐压化的同时使破坏耐量得到提高的技术。
背景技术
在功率半导体器件的技术领域中，作为高耐压化的强有力的手段，研究了降低表面电场(RESURF)结构的元件。
图38的符号101是MOSFET型的半导体器件的一个例子，在电阻值小的N型衬底111上通过外延生长形成电阻值大的N型电阻层112。
在电阻层112的内部表面上，以同心状形成多个平面形状为方环状的P型保护区146b。
在被最内周的保护区146b包围的区域，形成多个P型且细长形状的基底扩散(base difusion)区117，在各基底扩散区117内部表面的宽度方向中央位置，配置表面浓度比基底扩散区117高的P型且细长的欧姆扩散区120。
另外，在基底扩散区117的内部表面的欧姆扩散区120的两侧位置，与欧姆扩散区120平行地配置N型且细长的源扩散区121。
在基底扩散区117内部表面之中，源扩散区121的外周与基底扩散区117的外周之间的部分是沟道区122，在其上依次配置栅绝缘膜134和栅电极膜136。
在栅电极膜136上配置层间绝缘膜137，在该层间绝缘膜137上配置与源扩散区121和欧姆扩散区120接触的源电极膜138。源电极膜138借助于层间绝缘膜137与栅电极膜136分离。
因此，源电极膜138在与栅电极膜136绝缘的同时，与源扩散区121电连接，经欧姆扩散区120与基底扩散区117电连接。在源电极膜138的表面上形成保护膜139。
在衬底111的背侧表面上形成漏电极膜130。在使源电极膜138接地、对漏电极膜130施加正电压的状态下，如果对栅电极膜136施加阈值电压以上的电压，则沟道区122反型为N型，借助于该反型层，源扩散区121和电阻层112连接起来。该状态是导通状态，从漏电极膜130向源电极膜138流过电流。
如果从该状态使栅电极膜136处于与源电极膜138相同的电位，则反型层消失。其结果是，不流过电流，处于截止状态。
在基底扩散区117的底部，配置P型基底埋入区146a，使之与基底扩散区117相接触。在截止状态下，对由基底扩散区117和基底埋入区146a构成的P型区域、与由电阻层112构成的N型区域之间的PN结进行反向偏置，从基底扩散区117和基底埋入区146a双方的PN结向P型区域和N型区域双方，大大扩展了耗尽层。
基底埋入区146a是沿着细长的基底扩散区117延伸的方向的细长区域，在各基底扩散区117的宽度方向的中央位置各配置1个。
各基底扩散区117相互平行地配置，基底埋入区146a相互间也成为相互平行。如果从各基底埋入区146a向横向扩展的耗尽层之间在相邻的基底埋入区146a的中央位置处接触，则被基底埋入区146a夹持的部分的电阻层112被耗尽层充满。
另外，如果从基底埋入区146a或基底扩散区117向横向外侧扩展的耗尽层到达保护区146b，则耗尽层也从保护区146b开始扩展。
在比最内周的保护区146b的宽度方向中央位置靠内侧的区域，在进行设定使得位于基底埋入区146a的底面与基底扩散区117的底面之间的降低表面电场区所包含的N型杂质量和P型杂质量相等的情况下，在施加了降低表面电场区内的N型区恰好被耗尽层充满的电压时，降低表面电场区内的P型区也被耗尽层充满。
由于在该状态下降低表面电场区内的耗尽层的底面为平面，所以具有下述优点：在施加比该电压大的电压而使耗尽层超出基底埋入区146a的底面向衬底111侧扩展时，恰好使耗尽层从平面结扩展，从而耐压增高。形成这样的耗尽层的杂质量及扩散结构被称为降低表面电场条件。
专利文献1：特开2003-101022号公报
专利文献2：特开2003-86800号公报
虽然具有上述那样结构的半导体器件是高耐压的，但是在施加大的反相偏置时，会发生雪崩击穿。
于是，一旦发生雪崩击穿则半导体器件101往往遭到破坏，所以希望开发一种高耐压且破坏耐量高的半导体器件。
雪崩击穿有在比最内周的保护区146b靠内侧的有源区(activeregion)内发生的情况和在比有源区靠外侧的耐压区发生的情况。
由于保护区146b被置于漂移电位，所以在耐压区发生雪崩击穿的情况下，因雪崩击穿而流过的电流集中在接近于最内周的保护区146b的基底扩散区117的周边，半导体器件101发生了破坏。
与此相对照，当在有源区发生的情况下，电流流过基底扩散区117的底面的较宽区域，即使在耐压区发生的情况下破坏电流流过，也不至在有源区发生的情况下引起破坏。
本发明的发明者们发现：如果恰当地设定相邻地位于相同上述基底扩散区的底面的上述基底埋入区的距离Wm1、分别位于不同基底扩散区的底面而相邻的基底埋入区的距离Wm2和保护埋入区彼此之间的距离WPE之间的关系，则可得到满足配置有基底区的区域的降低表面电场条件同时破坏耐量高的半导体器件。
发明内容
本发明是基于上述见解而创作出的，第一方面所述的发明是一种半导体器件，具有：第1导电类型的电阻层；第2导电类型的多个保护埋入区，形成在上述电阻层内部，被配置成同心状；第2导电类型的多个基底扩散区，配置在上述电阻层内部的表面附近，比最内周的上述保护埋入区靠内侧；第1导电类型的源扩散区，分别形成在比上述各基底扩散区的边缘靠内侧的区域的上述各基底扩散区内部的表面附近，比上述各基底扩散区浅；沟道区，在上述各基底扩散区的边缘附近，并在上述各基底扩散区的边缘与上述各源扩散区的边缘之间；栅绝缘膜，至少位于上述各沟道区上；栅电极膜，位于上述栅绝缘膜上；以及多个第2导电类型的基底埋入区，在上述各基底扩散区底面上各配置多个，分别连接于上述各基底扩散区上，位于相同的上述基底扩散区底面的相邻上述基底埋入区之间的距离Wm1、位于不同的上述基底扩散区的底面而相邻的上述基底埋入区之间的距离Wm2、以及在比上述基底扩散区的底面深的位置的上述保护埋入区彼此之间的距离WPE有下述(a)式的关系，即Wm1＜WPE＜Wm2……(a)，上述各基底埋入区的底面与上述各保护埋入区的底面位于实质上相同的深度，上述各基底扩散区的底面位于实质上相同的深度，在比最内周的上述保护埋入区的宽度方向中央位置靠内侧的区域中，上述基底埋入区和上述保护埋入区的底面与上述基底扩散区的底面之间的区域中包含的上述第1导电类型的杂质量Q1、以及上述第2导电类型的杂质量Q2有下述(b)式的关系，即0.90＜Q2/Q1……(b)。
第二方面所述的发明是一种半导体器件，具有：第1导电类型的电阻层；第2导电类型的多个保护埋入区，形成在上述电阻层内部，被配置成同心状；第2导电类型的多个基底扩散区，配置在上述电阻层内部的表面附近，比最内周的上述保护埋入区靠内侧；第1导电类型的源扩散区，分别形成在比上述各基底扩散区的边缘靠内侧的区域的上述各基底扩散区内部的表面附近，比上述各基底扩散区浅；沟道区，在上述各基底扩散区的边缘附近，并在上述各基底扩散区的边缘与上述各源扩散区的边缘之间；栅绝缘膜，至少位于上述各沟道区上；栅电极膜，位于上述栅绝缘膜上；以及多个第2导电类型的基底埋入区，在上述各基底扩散区底面上各配置多个，分别连接于上述各基底扩散区上，位于相同的上述基底扩散区底面的相邻上述基底埋入区之间的距离Wm1、位于不同的上述基底扩散区的底面而相邻的上述基底埋入区之间的距离Wm2、以及在比上述基底扩散区的底面深的位置的上述保护埋入区彼此之间的距离WPE有下述(c)式的关系，即WPE＜Wm1＜Wm2……(c)，上述各基底埋入区的底面与上述各保护埋入区的底面位于实质上相同的深度，上述各基底扩散区的底面位于实质上相同的深度，在比最内周的上述保护埋入区的宽度方向中央位置靠内侧的区域中，上述基底埋入区和上述保护埋入区的底面与上述基底扩散区的底面之间的区域中包含的上述第1导电类型的杂质量Q1、以及上述第2导电类型的杂质量Q2有下述(d)式的关系，即Q2/Q1＜0.92……(d)。
第三方面所述的发明是一种半导体器件，具有：第1导电类型的电阻层；第2导电类型的多个保护埋入区，形成在上述电阻层内部，被配置成同心状；第2导电类型的多个基底扩散区，配置在上述电阻层内部的表面附近，比最内周的上述保护埋入区靠内侧；第1导电类型的源扩散区，分别形成在比上述各基底扩散区的边缘靠内侧的区域的上述各基底扩散区内部的表面附近，比上述各基底扩散区浅；沟道区，在上述各基底扩散区的边缘附近，并在上述各基底扩散区的边缘与上述各源扩散区的边缘之间；栅绝缘膜，至少位于上述各沟道区上；栅电极膜，位于上述栅绝缘膜上；以及多个笫2导电类型的基底埋入区，在上述各基底扩散区底面上各配置多个，分别连接于上述各基底扩散区上，位于相同的上述基底扩散区底面的相邻上述基底埋入区之间的距离Wm1、位于不同的上述基底扩散区的底面而相邻的上述基底埋入区之间的距离Wm2、以及在比上述基底扩散区的底面深的位置的上述保护埋入区彼此之间的距离WPE有下述(e)式的关系，即Wm1＜Wm2＜WPE……(e)，上述各基底埋入区的底面与上述各保护环区的底面位于实质上相同的深度，上述各基底扩散区的底面位于实质上相同的深度，在比最内周的上述保护埋入区的宽度方向中央位置靠内侧的区域中，上述基底埋入区和上述保护埋入区的底面与上述基底扩散区的底面之间的区域中包含的上述第1导电类型的杂质量Q1、以及上述第2导电类型的杂质量Q2有下述(f)式的关系，即1.10＜Q2/Q1……(f)。
第四方面所述的发明是，第一方面至第三方面中的任一项所述的半导体器件中，上述各保护埋入区具有：环状沟槽，形成在上述电阻层上；以及第2导电类型的半导体材料，填充于上述环状沟槽内。
第五方面所述的发明是，第一方面至第四方面中的任一项所述的半导体器件中，上述各基底埋入区具有：沟槽，形成在上述电阻层上；以及第2导电类型的半导体材料，填充于上述沟槽内。
第六方面所述的发明是，第一方面至第五方面中的任一项所述的半导体器件中，在上述各保护埋入区的上部，配置宽度比上述保护埋入区的宽度宽的第2导电类型的保护扩散区，由上述各保护埋入区和连接于其上的上述保护扩散区构成保护环区，上述保护环区的上部的宽度比下部宽。
第七方面所述的发明是，第一方面至第六方面中的任一项所述的半导体器件中，上述各基底扩散区和上述基底埋入区形成为细长，上述各基底扩散区相互平行地配置，上述基底埋入区沿着上述各基底扩散区的长度方向相互平行地配置。
第八方面所述的发明是，第一方面至第七方面中的任一项所述的半导体器件中，上述各保护埋入区形成为长方形或正方形的方环状，上述各保护埋入区的邻接的边相互平行地配置，上述各基底埋入区相对于上述各保护埋入区的四边之中相互平行的二边，平行配置。
第九方面所述的发明是，第一方面至第八方面中的任一项所述的半导体器件中，上述保护埋入区之中的最内周的保护埋入区的内周的边缘与跟该保护埋入区平行对置的基底埋入区的长边的边缘之间的距离Wb、以及上述宽度Wm1、Wm2有下述式(g)的关系，即Wm1＜Wb＜Wm2……(g)。
第十方面所述的发明是，第一方面至第九方面中的任一项所述的半导体器件中，上述基底埋入区形成为细长，上述基底埋入区的长度方向的两端与最内周的上述保护埋入区之间的距离Wa，被做成距离Wb的实质上一半的大小，其中，该距离Wb是上述保护埋入区之中最内周的保护埋入区的内周的边缘与跟该保护埋入区平行对置的基底埋入区的长边的边缘之间的距离。
第十一方面所述的发明是，第一方面至第九方面中的任一项所述的半导体器件中，上述基底埋入区形成为细长，上述基底埋入区的长度方向的两端连接于最内周的上述埋入区上。
第十二方面所述的发明是，第一方面至第十一方面中的任一项所述的半导体器件中，上述各基底埋入区的宽度分别相等。
第十三方面所述的发明是，第一方面至第十二方面中的任一项所述的半导体器件中，上述各保护埋入区的宽度分别相等。
第十四方面所述的发明是，第一方面至第十三方面中的任一项所述的半导体器件中，上述各基底埋入区的宽度分别相等，上述各保护埋入区的宽度分别相等，上述基底埋入区与上述保护埋入区的宽度分别相等。
第十五方面所述的发明是，第一方面至第十四方面中的任一项所述的半导体器件中，具有：源电极膜，电连接于上述源扩散区和上述基底扩散区上。
第十六方面所述的发明是，第一方面至第十五方面中的任一项所述的半导体器件中，在上述电阻层的与形成有上述基底区的面相反一侧的面上，以与上述电阻层相同的导电类型配置浓度比上述电阻层高的漏极层。
第十七方面所述的发明是，第一方面至第十五方面中的任一项所述的半导体器件中，在上述电阻层的与形成有上述基底区的面相反一侧的面上，配置与上述电阻层相反导电类型的集电极层。
第十八方面所述的发明是，第一方面至十五方面中的任一项所述的半导体器件中，在上述电阻层的与形成有上述基底区的面相反一侧的面上，配置与上述电阻层形成肖特基结的肖特基电极膜。
第十九方面所述的发明是，第一方面至第十五方面中的任一项所述的半导体器件中，在上述电阻层的形成有上述基底扩散区一侧的表面上，配置电连接于上述电阻层上的、与上述源电极膜绝缘的漏电极膜。
本发明如上述那样构成，源扩散区可沿基底扩散区的边缘，与基底扩散区的边缘保持规定距离而配置。此时，与源扩散区连接的源电极膜可在基底扩散区的宽度方向中央附近与基底扩散区电连接。
在本发明中，由于在耐压区不发生雪崩击穿，所以雪崩电流不集中在与最内周的保护区邻接的基底扩散区，可得到高的破坏耐量。
还通过做成第一方面和第三方面的条件，从而由于雪崩电流不通过源扩散区的底面下的基底扩散区的高电阻部分，所以可得到更高的破坏耐量。
再有，在细长地形成基底扩散区和基底埋入区的情况下，基底埋入区沿着基底扩散区的长度方向平行配置。
发明的效果
可得到高耐压、高破坏耐量的半导体器件。
附图说明
图1(a)、(b)是用于说明本发明的半导体器件的制造工序的图。
图2(a)、(b)是用于说明本发明的半导体器件的制造工序的图。
图3(a)、(b)是用于说明本发明的半导体器件的制造工序的图。
图4(a)、(b)是用于说明本发明的半导体器件的制造工序的图。
图5(a)、(b)是用于说明本发明的半导体器件的制造工序的图。
图6(a)、(b)是用于说明本发明的半导体器件的制造工序的图。
图7(a)、(b)是用于说明本发明的半导体器件的制造工序的图。
图8(a)、(b)是用于说明本发明的半导体器件的制造工序的图。
图9(a)、(b)是用于说明本发明的半导体器件的制造工序的图。
图10(a)、(b)是用于说明本发明的半导体器件的制造工序的图。
图11(a)、(b)是用于说明本发明的半导体器件的制造工序的图。
图12(a)、(b)是用于说明本发明的半导体器件的制造工序的图。
图13(a)、(b)是用于说明本发明的半导体器件的制造工序的图。
图14(a)、(b)是用于说明本发明的半导体器件的制造工序的图。
图15(a)、(b)是用于说明本发明的半导体器件的制造工序的图。
图16(a)、(b)是用于说明本发明的半导体器件的制造工序的图。
图17(a)、(b)是用于说明本发明的半导体器件的制造工序的图。
图18(a)、(b)是用于说明本发明的半导体器件的制造工序的图。
图19(a)、(b)是用于说明本发明的半导体器件的制造工序的图。
图20(a)、(b)是用于说明本发明的半导体器件的制造工序的图。
图21(a)、(b)是用于说明本发明的半导体器件的制造工序的图。
图22(a)、(b)是用于说明本发明的半导体器件的制造工序的图。
图23(a)、(b)是用于说明本发明的半导体器件的制造工序的图。
图24(a)、(b)是用于说明本发明的半导体器件的制造工序的图。
图25(a)、(b)是用于说明本发明的半导体器件的制造工序的图。
图26(a)、(b)是用于说明本发明的半导体器件的制造工序的图。
图27是本发明的第1例的半导体器件的有源区部分的剖面图。
图28是本发明的第1例的半导体器件的耐压区部分的剖面图。
图29是图6(a)、(b)的A-A线剖面图。
图30是图8(a)、(b)的B-B线剖面图。
图31是图17(a)、(b)的C-C线剖面图。
图32是图20(a)、(b)的F-F线剖面图。
图33是用于说明本发明的第2例的半导体器件的剖面图。
图34是用于说明本发明的第3例的半导体器件的剖面图。
图35是用于说明本发明的第4例的半导体器件的剖面图。
图36是用于说明雪崩击穿所发生的位置的图。
图37是用于说明最内周的保护埋入区连接于接地电位的例子的图。
图38是用于说明现有技术的半导体器件的剖面图。
符号说明
11……半导体支撑层
15……电阻层
17a……基底扩散区
17b……保护扩散区
21……源扩散区
22……沟道区
34……栅绝缘膜
36……栅电极膜
38……源电极膜
40a……半导体材料
43a……沟槽
44a……基底埋入区
44b……保护埋入区
具体实施方式
在本发明中，将P型和N型之中的任一方设为第1导电类型、将另一方设为笫2导电类型进行说明。在笫1导电类型为N型的情况下，第2导电类型为P型，与此相反，在第1导电类型为P型的情况下，第2导电类型为N型。
另外，在下述实施例中，半导体衬底及半导体层为硅单晶，但也可为其它半导体材料的晶体。
现说明本发明的半导体器件的结构。图27、图28的符号1表示本发明的第1例的半导体器件。
首先，在晶片状态的第1导电类型的半导体支撑层11的表面上通过外延生长形成第1导电类型的生长层12。本发明的半导体器件在1枚晶片中被制成多个，但在以下，图示出1个半导体器件的内部结构进行说明。
在生长层12之中，在其内部表面，在半导体器件1的中央位置上，形成浓度比生长层12高的第1导电类型的导电层14，由生长层12和导电层14构成作为MOS晶体管的漏极的电阻层15。在本发明中也包含没有导电层14的半导体器件，在此情况下，由生长层12构成电阻层15。
本发明的半导体器件1具有多个第2导电类型的保护埋入区44b。各保护埋入区44b为环状，被配置成同心状。
在最内周的保护埋入区44b的内侧，在电阻层15内部的表面附近，第2导电类型的基底扩散区17a以规定间隔形成多个。全部基底扩散区17a的深度均相同，在此处，比导电层14的深度浅。但是，导电层14的深度比基底扩散区17a浅的半导体器件也包含在本发明之中。
在各基底扩散区17a内部的表面附近，配置第1导电类型的源扩散区21和表面浓度比基底扩散区17a高的第2导电类型的欧姆扩散区20。
基底扩散区17a的平面形状、源扩散区21的平面形状和欧姆扩散区20的平面形状分别形成为长方形等的细长形状，在1个基底扩散区17a的内部，1个或2个源扩散区21其长边沿着基底扩散区17a的长度方向配置。
另外，欧姆扩散区20在各基底扩散区17a的宽度方向中央位置，其长边沿着基底扩散区17a的长度方向配置。
源扩散区21和欧姆扩散区20的宽度和长度比基底扩散区17a的宽度和长度小，另外，源扩散区21和欧姆扩散区20比基底扩散区17a浅，源扩散区21和欧姆扩散区20被配置成不从基底扩散区17a伸出。
由于源扩散区21与基底扩散区17a为相反的导电类型，所以在源扩散区21与基底扩散区17a之间形成pn结，由于欧姆扩散区20与基底扩散区17a为相同的导电类型，所以欧姆扩散区20与基底扩散区17a相互进行电连接。
源扩散区21与基底扩散区17a的长边离开一定距离，在基底扩散区17a内部之中，基底扩散区17a的长边与源扩散区21的长边之间的部分被定为形成后述那样的反型层的沟道区22。由于基底扩散区17a和源扩散区21都是细长，所以沟道区22也是细长。
在沟道区22上配置栅绝缘膜34。栅绝缘膜34在沟道区22的宽度方向两侧伸出少许，因此，栅绝缘膜34的宽度方向的端部位于源扩散区21上和电阻层15上。
在栅绝缘膜34的表面上配置栅电极膜36，在栅电极膜36上配置层间绝缘膜37。
在层间绝缘膜37上配置源电极膜38。源扩散区21的表面和欧姆扩散区20的表面的至少一部分露出，源电极膜38也被配置在该露出部分，与源扩散区21和欧姆扩散区20电连接。
其结果是，基底扩散区17a经欧姆扩散区20与源电极膜38连接。因此，源扩散区21与基底扩散区17a被源电极膜38短路。由于层间绝缘膜37位于源电极膜38与栅电极膜36之间，所以源电极膜38与栅电极膜36被层间绝缘膜37绝缘。
在半导体支撑层11的与配置了电阻层15一侧的面相反一侧的面上配置漏电极膜30。漏电极膜30和半导体支撑层11与后述的肖特基结型IGBT不同，为欧姆接触，漏电极膜30与半导体支撑层11电连接。
现说明该半导体器件1的工作，在第1导电类型为N型、第2导电类型为P型的情况下，在使源电极膜38接地、对漏电极膜30施加正电压的状态下，如果对栅电极膜36施加阈值电压以上的正电压，则在沟道区22的内部表面上形成导电类型与沟道区22相反的反型层，由该反型层连接源扩散区21和电阻层15，成为导通状态。
在半导体器件1为MOS晶体管的情况下，半导体支撑层11具有作为漏极层的功能，在导通状态下，电流从漏电极膜30向源电极膜38通过反型层、电阻层15和漏极层(半导体支撑层11)而流动。
如果从导通状态使栅电极膜36与源电极膜38短路等，使栅电极膜36的电位低于阈值电压，则反型层消失，成为截止状态。在截止状态下，不流过电流。
在本半导体器件1中，如后述的图8(a)所示，在电阻层15上形成细长的沟槽43a(在本实施例中，沟槽43a在形成导电区14后形成，但沟槽43a的形成也可在形成导电区14之前)，如图9(a)所示，在该沟槽43a内充填第2导电类型的半导体材料40a，用沟槽43a和半导体材料40a的比基底扩散区17a靠下的部分构成基底埋入区44a。
后面将要述及，基底埋入区44a的上部与基底扩散区17a连接。
在由基底扩散区17a和基底埋入区44a构成的第2导电类型的区域与由电阻层15构成的第1导电类型的区域之间形成PN结，如果使该PN结反相偏置，则耗尽层从该PN结向基底扩散区17a内或电阻层15内和基底埋入区44a内扩展。
在此处，说明基底埋入区44a的形状及位置关系，沟槽43a的从电阻层15表面起算的深度D1是达不到半导体支撑层11的深度，被形成为比基底扩散区17a的深度D2和导电层14的深度深。
基底扩散区17a其长度方向沿着沟槽43a的长度方向配置。另外，基底扩散区17a以跨越多个沟槽43a的宽度形成，其结果是，在各基底扩散区17a的底部配置2个以上的基底埋入区44a。位于各基底扩散区17a的底面的基底埋入区44a的个数相同。
各基底扩散区17a相互平行，位于1个基底扩散区17a的底部的多个基底埋入区44a与连接了它们的上部的基底扩散区17a的长边平行。因此，各基底埋入区44a相互平行。另外，各基底埋入区44a的宽度均相等。
基底埋入区44a与基底扩散区17a的连接部分位于比沟道区22靠基底扩散区17a的内侧，因此，在沟道区22的正下方不存在基底埋入区44a。
如果将基底埋入区44a间的距离、基底埋入区44a与保护埋入区44b间的距离、以及保护埋入区44b间的距离定义为被相对的二个基底埋入区44a夹持的电阻层15的宽度、被相对的基底埋入区44a与保护埋入区44b或相对的保护埋入区44b夹持的电阻层15的宽度，则在3个以上的基底埋入区44a位于相同的基底扩散区17a的底面下的情况下，相同的基底扩散区17a底面下的基底埋入区44a间的距离Wm1相等(3个以上的基底埋入区44a位于1个基底扩散区17a的底面下的情况)。
另外，即使在不同的基底扩散区17a彼此之间，相同的基底扩散区17a底面下的基底埋入区17a的距离Wm1也为相同的值。因此，对全部的基底扩散区17a来说，距离Wm1恒定。
图27是2个基底埋入区44a位于1个基底扩散区17a的底面上的情况，距离Wm1也是被位于相同的基底扩散区17a底面上的二个基底埋入区44a夹持的电阻层15的宽度。
另外，如果以邻接的2个基底扩散区17a为一组，则位于不同的基底扩散区17a的底面上、相互面向的基底埋入区44a间的距离Wm2对各基底扩散区17a的组为恒定值。
与此相对照，相同的基底扩散区17a的底面下的基底埋入区44a间的距离Wm1与位于不同的基底扩散区17a的底面上、相互面向的基底埋入区44a间的距离Wm2不一定相等。
最内周的保护埋入区44b面向基底埋入区44a。
各保护埋入区44b为方环状，邻接的保护埋入区44b的各边相互平行并以相等的距离WPE配置。
在各保护埋入区44b之中，最内周的保护埋入区44b具有面向基底埋入区44a的长边并与之平行的一边。将基底埋入区44a的长边与面向该长边的最内周的保护埋入区44b之间的距离定为Wb，各基底埋入区44a和保护埋入区44b以相同的宽度Wt形成。
另外，将从基底扩散区17a的深度D2至基底埋入区44a的底面的深度D1之间的距离，即基底埋入区44a的高度D1-D2用H(该符号H表示比基底扩散区17a的深度深、比基底埋入区44a的底面浅的范围)表示、将基底埋入区44a的长度用L表示、将位于1个基底扩散区17a底面的基底埋入区44a的数目用n表示、将在形成有导电区的区域中基底埋入区44a的上部(基底扩散区17a的底面)与底面之间的电阻层15的第1导电类型的杂质的平均浓度用N1表示、将基底埋入区44a的第2导电类型的杂质浓度用N2表示。
图27的符号S是表示1个单元(cell)范围的区域，示出了在邻接的2个一组的基底扩散区17a之中、从一方的基底扩散区17a的宽度方向中央位置至另一方的基底扩散区17a的宽度方向中央位置之间的范围，在1个单元范围S内的比基底扩散区17a的深度深、比基底埋入区44a的底面浅的范围H之间所包含的第1导电类型的杂质量q1和第2导电类型的杂质量q2为：
q1＝{Wm1×(n-1)+Wm2}×N1×H×L……(1)
q2＝Wt×n×H×L×N2……(2)。
第1导电类型的杂质量与第2导电类型的杂质量相等的降低表面电场条件为q1＝q2。
当基底扩散区17a和电阻层15被反向偏置、电阻层15之中被基底埋入区44a夹持的部分被耗尽层充满时，基底埋入区44a的内部也被耗尽层充满(但是，前提是在电阻层15或基底埋入区44a被耗尽层充满之前基底埋入区44a与电阻层15之间的PN结部的电场达不到引起雪崩击穿的临界值)。
而且，如果反向偏压的大小为此临界值以上，则耗尽层向半导体支撑层11方向扩展，在成为超过耐压的大小时，发生雪崩击穿。
在比最内周的保护埋入区44b的宽度方向中央位置靠内侧处，如果将比基底扩散区17a的底面深、比基底埋入区44a或保护埋入区44b的底面浅的部分之间所包含的笫1导电类型的杂质量定为Q1，将第2导电类型的杂质量定为Q2，则图36是在满足下述(a)式的情况下，
Wm1＜WPE＜Wm2               ……(a)
用于说明杂质量Q1、Q2之比Q2/Q1与发生雪崩击穿的位置的关系的曲线图，纵轴为流过比最内周的保护埋入区44b靠内侧的区域即有源区的电流Ia、和流过有源区的外侧的耐压区的电流Ig之比Ig/Ia，横轴为杂质量Q1、Q2之比Q2/Q1。
从Ig/Ia的值可知发生雪崩击穿的位置。
即，在耐压区发生了雪崩击穿的情况下，由于流过耐压区的电流Ig比流过有源区的电流Ia大，所以Ig/Ia的值大于1。
在有源区发生了雪崩击穿的情况下，由于流过有源区的电流Ia比流过耐压区的电流Ig大，所以Ig/Ia的值小于1。
图36的曲线图进行计算的条件如下述表1所示。
[表1]
表1  点与计算条件
Figure A20058001010300211
宽度的单位为μm
杂质量Q的单位为×1012cm-2
从图36可知，在Q2/Q1的值为0.9以下的情况下，Ig/Ia大于1，在耐压区发生雪崩击穿，而如果Q2/Q1的值大于0.9，则Ig/Ia小于1，在有源区发生雪崩击穿。
特别是，在Q2/Q1的值为1以上的情况下，按表1的各条件，Ig/Ia小于1。为使Q2/Q1的值为1以上，只要第2导电类型的杂质总量多于第1导电类型的杂质总量即可，例如可通过将基底埋入区44a和保护埋入区44b中的第2导电类型的杂质浓度N2设定为适当的值即可达成。
如果降低表面电场条件遭到很大破坏，则由于耐压降低，第2导电类型的杂质量Q2、q2为Q1≤Q2≤Q1×2.0、q1≤q2≤q1×2.0。
再有，上述情况虽然是在各基底扩散区17a的底面下各配置二个基底埋入区44a，但也可以是三个以上。以满足(2)式的方式使笫2导电类型的杂质量增加的情况下，除了增高笫2导电类型的杂质浓度N2、增大基底埋入区44a的宽度Wt外，还可增加分别位于各基底扩散区17a底面的基底埋入区44a的条数。但是，如果增大Wt，则由于在沟槽43a的内部表面上难以使半导体材料40a生长，所以还是增加基底埋入区44a的条数更好。
接着，通过将距离Wm1、Wm2、WPE及深度D1、D2等固定为下述表2，即
[表2]
表2计算条件
距离Wm1距离Wm2距离Wb距离WPE宽度Wt埋入区深度D1生长层杂质浓度埋入区杂质浓度基底扩散区表面浓度基底扩散区深度D2     2.0μm5.0μm4.25μm3.5μm1.4μm17μm变数变数3.0×1018cm-31.0μm
Wm1＜WPE＜Wm2
所示的值，并改变生长层12的浓度和基底埋入区44a及保护埋入区44b的浓度进行计算，从而改变浓度Q1、Q2之比，验证发生雪崩击穿的位置。
在下述表3中示出其结果。
[表3]
表3  浓度与击穿位置的关系
  Q2/Q1  生长层的浓度(cm-3)  沟槽内的半导体材料的浓度(cm-3) 击穿位置 击穿电压(V)
  2.001.431.251.111.000.900.800.700.50  1.37×10151.92×10152.19×10152.47×10152.74×10152.74×10152.74×10152.74×10152.74×1015  6.86×10156.86×10156.86×10156.86×10156.86×10156.18×10155.94×10154.80×10153.43×1015  有源区有源区有源区有源区有源区耐压区耐压区耐压区耐压区   327382399408405393366329252
在表2的条件中，下述(a)式
Wm1＜WPE＜Wm2                ……(a)
成立，此时，在Q2/Q1的值为0.9以下时，雪崩击穿在周边区域发生。因此，在Q2/Q1为超过0.9的大小、特别是1.00以上时，雪崩击穿在有源区发生。
其次，使距离Wm1、Wm2、WPE及深度D1、D2等与上述表2不同，通过将它们固定在下述表4、表6中所示的值，改变生长层12的浓度和基底埋入区44a及保护埋入区44b的浓度进行计算，从而改变浓度Q1、Q2之比，验证发生雪崩击穿的位置。
将与表4对应的结果示于表5，将与表6对应的结果示于表7。
[表4]
表4计算条件
距离Wm1距离Wm2距离Wb距离WPE宽度Wt埋入区深度D1生长层杂质浓度埋入区杂质浓度基底扩散区表面浓度基底扩散区深度D2     2.0μm5.0μm4.5μm1.4μm1.4μm17μm变数变数3.0×1018cm-31.0μm
WPE＜Wm1＜Wm2
[表5]
表5  浓度与击穿位置的关系
   Q2/Q1  生长层的浓度(cm-3)  沟槽内的半导体材料的浓度(cm-3) 击穿位置 击穿电压(V)
   1.641.181.030.920.830.750.660.580.41  1.62×10152.26×10152.58×10152.91×10153.23×10153.23×10l53.23×10153.23×10153.23×1015   6.86×10156.86×10156.86×10156.86×10156.86×10156.18×10155.94×10154.80×10153.43×1015   耐压区耐压区耐压区耐压区有源区有源区有源区有源区有源区   313356378398394371327284214
[表6]
表6计算条件
距离Wm1距离Wm2距离Wb距离WPE宽度Wt埋入区深度D1生长层杂质浓度埋入区杂质浓度基底扩散区表面浓度基底扩散区深度D2     4.0μm5.0μm4.5μm6.0μm1.4μm17μm变数变数3.0×1018cm-31.0μm
Wm1＜Wm2＜WPE
[表7]
表7  浓度与击穿位置的关系
    Q2/Q1   生长层的浓度(cm-3)   沟槽内的半导体材料的浓度(cm-3) 击穿位置 击穿电压(V)
    2.221.561.391.221.100.990.880.770.55   9.90×10151.39×10151.58×10151.78×10151.98×10151.98×10151.98×10151.98×10151.98×1015   6.86×10156.86×10156.86×10156.86×10156.86×10156.18×10155.94×10154.80×10153.43×1015   有源区有源区有源区有源区耐压区耐压区耐压区耐压区耐压区  369411423427414379340301232
在表4的条件下，下述(c)式
WPE＜Wm1＜Wm2                     ……(c)
成立，此时，在Q2/Q1的值为0.92以上时，雪崩击穿在周边区域发生。因此，在Q2/Q1不到0.92、特别是0.83以下时，雪崩击穿在有源区发生。
在表6的条件下，下述(e)式
Wm1＜Wm2＜WPE                     ……(e)
成立，此时，在Q2/Q1的值为1.10以下时，雪崩击穿在周边区域发生。因此，在Q2/Q1为超过1.10的值、特别是1.22以上时，雪崩击穿在有源区发生。
另外，在本发明的半导体器件1中，细长地形成基底埋入区44a，基底埋入区44a的长度方向的两端与最内周的保护埋入区44b之间的距离Wa(该距离Wa是被夹持在基底埋入区44a的长度方向的两端与最内周的保护埋入区44b之间的生长层12的宽度)被形成为最内周的保护埋入区44b的内周的边缘与跟该保护埋入区44b平行地对置的基底埋入区44a的长边的边缘之间的距离Wb的实质上一半的大小。
在基底埋入区44a与最内周的保护埋入区44b之间的生长层12被耗尽层充满的情况下，如果假定耗尽层不从基底埋入区44a的两端向最内周的保护埋入区44b扩展，而从基底埋入区44a的长边向最内周的保护埋入区44b扩展，则从基底埋入区44a的长边和最内周的保护埋入区44b的内周面，耗尽层分别扩展距离Wb的一半，使耗尽层彼此之间接触。
此时，在基底埋入区44a的两端与最内周的保护埋入区44b之间，由于耗尽层从保护埋入区44b扩展距离Wb的一半，所以如果将基底埋入区44a的两端与最内周的保护埋入区44b的内周的边缘之间的距离形成为距离Wb的实质上一半的大小，则在基底埋入区44a的两端与最内周的保护埋入区44b之间也被耗尽层充满。
<制造方法>
接着，说明本发明的半导体器件的制造方法。
图1(a)～图26(a)是沿着有源区的形成工序的剖面图，图1(b)～图26(b)是有源区的外周附近的一部分和包围有源区的耐压区的剖面图。
图1(a)、(b)的符号10表示用于制造本发明的半导体器件的处理衬底。
该处理衬底10具有由笫1导电类型的半导体单晶构成的半导体支撑层11、和在该半导体支撑层11表面上通过外延生长将与半导体支撑层11相同导电类型的半导体晶体成膜的生长层12。
通过热氧化处理，在生长层12的表面上形成由半导体单晶的氧化物构成的初始氧化膜28。
接着，在处理衬底10表面上形成抗蚀剂膜，经构图后，如图2(a)、(b)所示，在抗蚀剂膜的有源区上的位置处形成方形的开口49。图2(b)的符号41表示构图后的抗蚀剂膜，在开口49的底面上露出初始氧化膜28。
接着，如果通过刻蚀除去位于开口49底面上的初始氧化膜28，则如图3(a)、(b)所示，在初始氧化膜28上形成与抗蚀剂膜41的开口49相同形状的开口31。在该开口31的底面上露出生长层12的表面。在图3(a)、(b)的状态下，除去抗蚀剂膜41。
接着，如果进行热氧化处理，则如图4(a)、(b)所示，在开口31的底面的位置上形成由构成生长层12的半导体的氧化物构成的缓和层32。薄薄地形成该缓和层32的膜厚。
在该状态下，如果从处理衬底10的表面照射第1导电类型的杂质，则杂质被初始氧化膜28遮蔽，透过缓和层32，如图5(a)、(b)所示，在开口31底面位置的生长层12的内部表面上形成第1导电类型的高浓度杂质层13。该高浓度杂质层13的深度较浅。
接着，如果进行热氧化处理，则高浓度杂质层13中所包含的第1导电类型的杂质向深度方向和横向扩散，如图6(a)、(b)所示，在有源区上形成第1导电类型的导电层14。由该导电层14和生长层12构成第1导电类型的电阻层15。
这时，通过扩散时的热氧化，在处理衬底10表面上形成半导体的热氧化膜。图6(a)、(b)的符号33表示将该热氧化膜和缓和层32及初始氧化膜28形成为一体后的掩模氧化膜。
导电层14的表面的浓度是比生长层12的浓度高大约一个数量级的浓度。由于导电层14通过扩散形成，所以该浓度在表面很高，深度越深则越小。再有，由于导电层14与生长层12为相同的导电类型，不形成PN结，所以在本发明中，将导电层14的深度定义为低至生长层12的浓度的二倍的位置。
图29是图6(a)、(b)的A-A线剖面图。借助于第1导电类型的杂质的横向扩散，导电层14的平面形状比高浓度杂质层13要大，是四个角成圆弧的方形。
接着，在掩模氧化膜33上形成抗蚀剂膜，经构图后，如图7(a)所示，在有源区形成多个平行的细长开口42a。另外，如图7(b)所示，在耐压区形成环形状的多个环状开口42b。符号41表示形成了开口42a、42b后的抗蚀剂膜。
细长开口42a是细长的长方形，环状开口42b是大小不同的方环(长方形或正方形的环)。环状开口42b被配置成同心状，细长开口42a被各环状开口42b包围。
相邻的环状开口42b的对置的边彼此平行，而且，细长开口42a的四边或与环状开口42b的边平行，或与之垂直。
在各开口42a、42b的底面上露出掩模氧化膜33表面，在通过刻蚀除去开42a、42b底面位置的掩模氧化膜33并对掩模氧化膜33构图后，除去抗蚀剂膜41，此次如果以掩模氧化膜33为掩模，通过刻蚀削除电阻层15，则如图8(a)、(b)所示，在细长开口42a的底面位置，形成有源沟槽43a，在环状开42b的底面位置，形成耐压沟槽43b。
在图30上示出了图8(a)、(b)的B-B线剖面图。
有源沟槽43a的平面形状是与细长开口42a相同的细长的长方形，耐压沟槽43b的形状是与环状开口42b相同的方环。
有源沟槽43a相互间的距离或耐压沟槽43b间的距离或有源沟槽43a与耐压沟槽43b之间的距离，由开口42a的距离决定，被定为满足上述(a)式的距离。
由于有源沟槽43a和耐压沟槽43b用相同的刻蚀工序形成，所以它们都是相同的深度，各沟槽43a、43b比导电层14深，而且，被形成为达不到半导体支撑层11的深度。因此，在各沟槽43a、43b的底面上，露出生长层12。各沟槽43a、43b的底面与生长层12的表面平行，各沟槽43a、43b的侧面与底面垂直。
有源沟槽43a的平面形状为细长的长方形，耐压沟槽43b的平面形状为长方形或正方形的方环状。
接着，用CVD法在沟槽43a、43b内部的底面和侧面上使第2导电类型的半导体单晶或半导体多晶生长，如图9(a)、(b)所示，采用由生长后的半导体单晶或半导体多晶构成的第2导电类型的半导体材料40a、40b充填各沟槽43a、43b内。
在刚刚充填后的状态下，半导体材料40a、40b的上部突出于掩模氧化膜33的表面上，如图10(a)、(b)所示，在通过刻蚀除去电阻层15之上的部分后，如图11(a)、(b)所示，位于导电层14上的掩模氧化膜33表面依然露出，将构图后的抗蚀剂膜27配置于密接在生长层12上的掩模氧化膜33上。
如果在该状态下进行刻蚀，则如图12(a)、(b)所示，密接于生长层12上的掩模氧化膜33保留，耐压区的电阻层15的表面(生长层12的表面)仍然被覆盖，有源区的导电层14和有源区及耐压区的半导体材料40a、40b表面露出。
接着，通过热氧化处理，如图13(a)、(b)所示，在形成了薄的栅绝缘膜34后，用CVD法等在栅绝缘膜34表面上淀积导电性的多晶硅薄膜，形成由多晶硅构成的导电性薄膜35。
接着，如图14(a)、(b)所示，在导电性薄膜35上的规定位置配置构图后的抗蚀剂膜46，通过刻蚀对导电性薄膜35构图，如图15(a)、(b)所示，形成栅电极膜36。
接着，如果以第2导电类型的杂质照射处理衬底10的表面，则栅电极膜36和掩模氧化膜33成为掩模，利用透过了露出的栅绝缘膜34的杂质，如图16(a)、(b)所示，在导电层14的内部表面以及有源沟槽43a和耐压沟槽43b内部的半导体材料40a、40b的内部表面上形成笫2导电类型的高浓度杂质区16。
接着，如果通过热处理使高浓度杂质区16内所包含的第2导电类型的杂质扩散，则如图17(a)、(b)所示，在有源区和耐压区，分别形成笫2导电类型的基底扩散区17a和保护扩散区17b。
在耐压沟槽43b内所充填的半导体材料40b的上部，形成与半导体材料40b相同宽度的高浓度杂质区16，但通过横向扩散，保护扩散区17b的宽度比保护埋入区44b的宽度增宽。
基底扩散区17a和保护扩散区17b的深度相同，比导电层14的深度浅。
由于与半导体材料40a、40b中所包含的第2导电类型的杂质浓度相比，基底扩散区17a和保护扩散区17b中所包含的第2导电类型的杂质浓度要高，所以各半导体材料40a、40b的比基底扩散区17a或保护扩散区17b浅的部分分别被基底扩散区17a和保护扩散区17b置换。
此时，在基底扩散区17a的底面上，用有源沟槽43a的剩余部分(下部)和充填于其内部的半导体材料40a形成第2导电类型的基底埋入区44a，另外，在保护扩散区17b的底面上，用耐压沟槽43b的剩余部分(下部)和充填于其内部的笫2导电类型的半导体材料40b形成笫2导电类型的保护埋入区44b。
该保护埋入区44b由耐压沟槽43b内部的半导体材料40b之中保护扩散区17b以下的部分构成，用保护扩散区17b和其下部的保护埋入区44b形成保护环区。
但是，在本发明的半导体器件1中，也包含没有保护扩散区17b的情况，此时，保护环区由保护埋入区44b构成。
在保护环区没有保护扩散区17b的情况下，保护埋入区44b的上部成为与生长层12的表面相同的高度。此外，耐压沟槽43b的上部由在掩模氧化膜33等的绝缘膜中所形成的沟槽构成，在将半导体材料44b也充填于该绝缘膜的沟槽内的情况下，保护埋入区44a比生长层12的表面高。
基底埋入区44a为细长，相互平行。基底埋入区44a由基底扩散区17a的深度以下的部分构成，形成横向的长方体形状。另外，由于基底埋入区44a的上部与基底扩散区17a连接，所以形成与基底扩散区17a相同的电位。
在图31中示出了图17(a)、(b)的C-C线剖面图。
各基底扩散区17a是四角成弧形、长边沿着基底埋入区44a延伸的方向的长方形。
由于各基底扩散区17a相互分离，通过第2导电类型的杂质的横向扩散，基底扩散区17a的边缘进入栅电极膜36的底面下，所以栅电极膜36的位置成为跨越邻接的基底扩散区17a。
保护扩散区17b的形状为方环状，呈同心状邻接的保护扩散区17b相互离开一定距离。
接着，如图18(a)、(b)所示，在处理衬底10表面上配置构图后的抗蚀剂膜45，使基底扩散区17a的宽度方向中央位置的栅绝缘膜34露出的状态下，照射第2导电类型的杂质，利用透过了栅绝缘膜34的第2导电类型的杂质，在基底扩散区17a的内部表面上形成浅的第2导电类型的高浓度杂质层18。
该第2导电类型的高浓度杂质层18是长边沿着基底扩散区17a的长度方向的长方形，高浓度杂质层18的长边与基底扩散区17a的长边平行。
另外，高浓度杂质层18的长边与栅电极膜36的边缘离开一定距离，除去抗蚀剂膜45，如图19(a)、(b)所示，如果在形成构图后的另一抗蚀剂膜46、使高浓度杂质层18的长边与栅电极膜36的边缘之间的位置的栅绝缘膜34表面露出而覆盖其它部分的状态下，照射第1导电类型的杂质，则该杂质透过栅绝缘膜34的露出部分，在位于第2导电类型的高浓度杂质区18与栅电极膜36之间的基底扩散区17a的内部表面上，形成第1导电类型的高浓度杂质区19。
在除去抗蚀剂膜46后，如果进行热处理，则第2导电类型的高浓度杂质区18和第1导电类型的高浓度杂质区19中所包含的杂质分别扩散，如图20(a)、(b)所示，分别形成第2导电类型的欧姆扩散区20和笫1导电类型的源扩散区21。欧姆扩散区20的表面浓度比基底扩散区17a的表面浓度高，使源扩散区21和欧姆扩散区20与金属膜形成欧姆接触。
在图32上示出了图20(a)、(b)的F-F线剖面图。
欧姆扩散区20和源扩散区21的平面形状的大小比基底扩散区17a小，另外，它们的深度比基底扩散区17a的深度浅。欧姆扩散区20和源扩散区21位于基底扩散区17a的内侧，不与导电层14或生长层12接触。
在各基底扩散区17a内，至少形成一个以上欧姆扩散区20和源扩散区21。
源扩散区21的端部通过横向扩散进入栅电极膜36的底面下，但不使之与基底扩散区17a的端部接触，利用栅电极膜36的底面下的基底扩散区17a的部分、即在源扩散区21的边缘与基底扩散区17a的边缘之间与栅绝缘膜34接触的部分，形成沟道区22。
接着，用CVD法等，如图21(a)、(b)所示，在处理衬底10表面上形成了氧化硅膜等层间绝缘膜37后，如图22(a)、(b)所示，在有源区的栅电极膜36上及耐压区的表面上配置构图后的抗蚀剂膜47，刻蚀所露出的层间绝缘膜37和位于其下层的栅绝缘膜34，如图23(a)、(b)所示，使欧姆扩散区20和源扩散区21的至少一部分表面露出，接着，如图24(a)、(b)所示，如果形成铝等金属薄膜29，则欧姆扩散区20一部分表面和源扩散区21一部分表面与金属薄膜29接触。
接着，如果将构图后的抗蚀剂膜(未图示)配置在金属薄膜29上，通过刻蚀对金属薄膜29构图，则如图25所示，形成源电极膜38。
在形成源电极膜38时，形成栅焊盘和源焊盘，该栅焊盘由构成源电极膜38的金属膜构成，与源电极膜38绝缘，与栅电极膜36连接，该源焊盘由源电极膜38的一部分构成。
该源电极膜38与源扩散区21或欧姆扩散区20进行欧姆接触，源扩散区21与源电极膜38直接进行电连接，基底扩散区17a经欧姆扩散区20与源电极膜38进行电连接。
基底埋入区44a与基底扩散区17a接触，因此，基底埋入区44a也与源电极膜38进行电连接。源电极膜38借助于层间绝缘膜37与栅电极膜36电绝缘，并且不与导电层14或生长层12接触。
接着，如图26(a)、(b)所示，在处理衬底10表面上形成由氧化硅膜等构成的保护层39，通过刻蚀对保护层39进行构图。通过该构图，使栅焊盘及源焊盘露出。
接着，如图27、图28所示，在半导体支撑层11的背面侧的露出表面上形成金属膜，利用该金属膜构成漏电极膜30。于是，如果经切割工序，就从1枚晶片得到多个半导体器件1。
漏电极膜30与半导体支撑层11进行欧姆接触，生长层12或导电层14经半导体支撑层11与漏电极膜30进行电连接。
再有，该图27、图28的G-G线剖面图与图20(a)、(b)的F-F线剖面图相同，示于图32。
以上是本发明的半导体器件1为MOS晶体管的情况，但本发明也包含其它种类的半导体器件。
图33的符号2是PN结型IGBT的本发明的第2例的半导体器件。在该第2例的半导体器件2及后述各实施例的半导体器件3、4中，对于与第1例的半导体器件1相同的构件标以相同的符号而省略其说明。另外，在后述各实施例之中，至少第2～第3例的各半导体器件2～3的耐压区的结构与第1例的半导体器件1相同。
第2例的半导体器件2替换第1导电类型的支撑层11而具有第2导电类型的集电极层51，在该集电极层51上，配置第1导电类型的生长层12。在集电极层51背面，形成与集电极层51进行欧姆接触的集电极55。其它结构与第1例的半导体器件1相同。
在该半导体器件2中，在集电极层51与生长层12之间形成PN结，在半导体器件2导通时，由于该PN结被正向偏置，少数载流子从集电极层51注入到生长层12内，所以使导通电阻降低。
图34的符号3是肖特基结型IGBT的本发明的第3例的半导体器件。
在该半导体器件3中，在用研磨工序等除去与第1例的半导体器件1的半导体支撑层11相当的部分后，在通过研磨而露出的生长层12的表面上，使与生长层12形成肖特基结的铬等金属膜成膜，利用该金属膜构成肖特基电极膜56。
该肖特基结的极性是在半导体器件3导通时被正向偏置的极性，通过对肖特基结进行正向偏置，少数载流子从肖特基电极膜56注入到生长层12内，从而导通电阻降低。
图35的符号4是本发明的第4例的半导体器件，在第2导电类型的支撑衬底52上通过外延生长形成第1导电类型的生长层12。
在该半导体器件4中，具有通过从电阻层15表面扩散而形成、底面达到半导体支撑层11的分离扩散区53。
分离扩散区53为环状，包围配置有基底扩散区17a的有源区。
在分离扩散区53所包围的区域的内侧，形成导电层14，在该导电层14的内部表面附近，配置与源扩散区21同时形成的第1导电类型的漏扩散区54。在漏扩散区54表面上，同时形成源电极膜38，配置与源电极膜38电绝缘的漏电极膜59，由此构成晶体管6。
另一方面，在环状分离扩散区53的外侧，形成小信号用的晶体管或二极管等半导体元件57，用多个半导体元件57构成控制电路等电子电路。
在支撑衬底52的表面上，形成与接地电位连接的地电极膜58。栅电极膜36与分离扩散区53外侧的半导体元件57连接，晶体管6通过由半导体元件57形成的控制电路进行控制。
将地电极膜58置于接地电位，在漏电极膜59与源电极膜38之间施加电压的状态下，如果对栅电极膜36施加阈值电压以上的电压，则在沟道区22形成反型层并导通。
所谓导通是指在源电极膜38与漏电极膜59之间电流沿横向流过电阻层15内部。
若对栅电极膜36施加小于阈值电压的电压，则截止。
在导通状态和截止状态双方，分离扩散区53与电阻层15被反向偏置，该晶体管6与其它半导体元件57被电分离。
再有，在本发明的半导体器件中，半导体单晶除了可用硅单晶外，也可用GaAs等其它的半导体单晶。
另外，在上述各实施例中，具有相互分离的多个基底扩散区17a，但也可用第2导电类型的扩散区来连接各基底扩散区17a，形成梳状。
另外，在上述实施例中，包围基底扩散区17a的环状保护埋入区44b不与源电极膜38或栅电极膜36连接，被置于漂移电位，但也可将最内周的保护埋入区与源电极膜38进行电连接。
图37的符号44c表示最内周的保护埋入区，与最内周的保护埋入区44c邻接的基底扩散区17a向外周方向延伸，与最内周的保护埋入区44c接触。
其结果是，如果将源电极膜38置于接地电位，则最内周的保护埋入区44c也被置于接地电位。在此处，呈同心状包围最内周的保护埋入区44c的其它的保护埋入区44b仍然被置于漂移电位。
如果将最内周的保护埋入区44c与接地电位连接的情况和置于漂移电位的情况进行比较，则击穿电压无差异，但由于雪崩电流也能流过最内周的保护埋入区44c，所以与接地电位连接会使破坏耐量更增高。
再有，对于在1个基底扩散区17a的底面上配置2个基底埋入区44a的情况，在基底扩散区17a的底面与基底埋入区44a的底面之间的区域中的第1导电类型的杂质量Q1为(Wm1+Wm2)×N1，笫2导电类型的杂质量Q2为2×Wt×N2。
在Q1＝Q2的降低表面电场条件成立的情况下，
(Wm1+Wm2)×N1＝2×Wt×N2         ……(3)
假定各埋入区44a、44b的宽度Wt全部相等。
同样，在降低表面电场条件成立的情况下，在保护环区，
N1×WPE＝Wt×N2                  ……(4)，
如果从上述二式消去Wt×N2，则
N1×WPE＝N1(Wm1+Wm2)/2           ……(5)
∴WPE＝(Wm1+Wm2)/2               ……(6)。
如上所述，如果保护埋入区44b间的距离WPE等于相同的基底扩散区17a下方的基底埋入区44a间的距离Wm1与邻接的基底扩散区17a的基底埋入区44a间的距离Wm2之和的1/2，则降低表面电场条件成立。
如本发明这样，在作出偏离降低表面电场条件的设定的情况下，只要首先进行设计使得(6)式成立后，设定各距离Wm1、Wm2、WPE，使得(a)、(b)式、(c)、(d)式、或(e)、(f)式成立即可。

Claims (19)

1.一种半导体器件，具有：
第1导电类型的电阻层；
笫2导电类型的多个保护埋入区，形成在上述电阻层内部，被配置成同心状；
第2导电类型的多个基底扩散区，配置在上述电阻层内部的表面附近，比最内周的上述保护埋入区靠内侧；
第1导电类型的源扩散区，分别形成在比上述各基底扩散区的边缘靠内侧的区域的上述各基底扩散区内部的表面附近，比上述各基底扩散区浅；
沟道区，在上述各基底扩散区的边缘附近，并在上述各基底扩散区的边缘与上述各源扩散区的边缘之间；
栅绝缘膜，至少位于上述各沟道区上；
栅电极膜，位于上述栅绝缘膜上；以及
多个第2导电类型的基底埋入区，在上述各基底扩散区底面上各配置多个，分别连接于上述各基底扩散区上，
位于相同的上述基底扩散区底面的相邻上述基底埋入区之间的距离Wm1、位于不同的上述基底扩散区的底面而相邻的上述基底埋入区之间的距离Wm2、以及在比上述基底扩散区的底面深的位置的上述保护埋入区彼此之间的距离WPE有下述(a)式的关系，即
Wm1＜WPE＜Wm2    ……(a)，
上述各基底埋入区的底面与上述各保护埋入区的底面位于实质上相同的深度，
上述各基底扩散区的底面位于实质上相同的深度，
在比最内周的上述保护埋入区的宽度方向中央位置靠内侧的区域中，上述基底埋入区和上述保护埋入区的底面与上述基底扩散区的底面之间的区域中包含的上述第1导电类型的杂质量Q1、以及上述第2导电类型的杂质量Q2有下述(b)式的关系，即
0.90＜Q2/Q1    ……(b)。
2.一种半导体器件，具有：
第1导电类型的电阻层；
第2导电类型的多个保护埋入区，形成在上述电阻层内部，被配置成同心状；
第2导电类型的多个基底扩散区，配置在上述电阻层内部的表面附近，比最内周的上述保护埋入区靠内侧；
第1导电类型的源扩散区，分别形成在比上述各基底扩散区的边缘靠内侧的区域的上述各基底扩散区内部的表面附近，比上述各基底扩散区浅；
沟道区，在上述各基底扩散区的边缘附近，并在上述各基底扩散区的边缘与上述各源扩散区的边缘之间；
栅绝缘膜，至少位于上述各沟道区上；
栅电极膜，位于上述栅绝缘膜上；以及
多个第2导电类型的基底埋入区，在上述各基底扩散区底面上各配置多个，分别连接于上述各基底扩散区上，
位于相同的上述基底扩散区底面的相邻上述基底埋入区之间的距离Wm1、位于不同的上述基底扩散区的底面而相邻的上述基底埋入区之间的距离Wm2、以及在比上述基底扩散区的底面深的位置的上述保护埋入区彼此之间的距离WPE有下述(c)式的关系，即
WPE＜Wm1＜Wm2    ……(c)，
上述各基底埋入区的底面与上述各保护埋入区的底面位于实质上相同的深度，
上述各基底扩散区的底面位于实质上相同的深度，
在比最内周的上述保护埋入区的宽度方向中央位置靠内侧的区域中，上述基底埋入区和上述保护埋入区的底面与上述基底扩散区的底面之间的区域中包含的上述第1导电类型的杂质量Q1、以及上述第2导电类型的杂质量Q2有下述(d)式的关系，即
Q2/Q1＜0.92    ……(d)。
3.一种半导体器件，具有：
第1导电类型的电阻层；
笫2导电类型的多个保护埋入区，形成在上述电阻层内部，被配置成同心状；
第2导电类型的多个基底扩散区，配置在上述电阻层内部的表面附近，比最内周的上述保护埋入区靠内侧；
笫1导电类型的源扩散区，分别形成在比上述各基底扩散区的边缘靠内侧的区域的上述各基底扩散区内部的表面附近，比上述各基底扩散区浅；
沟道区，在上述各基底扩散区的边缘附近，并在上述各基底扩散区的边缘与上述各源扩散区的边缘之间；
栅绝缘膜，至少位于上述各沟道区上；
栅电极膜，位于上述栅绝缘膜上；以及
多个第2导电类型的基底埋入区，在上述各基底扩散区底面上各配置多个，分别连接于上述各基底扩散区上，
位于相同的上述基底扩散区底面的相邻上述基底埋入区之间的距离Wm1、位于不同的上述基底扩散区的底面而相邻的上述基底埋入区之间的距离Wm2、以及在比上述基底扩散区的底面深的位置的上述保护埋入区彼此之间的距离WPE有下述(e)式的关系，即
Wm1＜Wm2＜WPE    ……(e)，
上述各基底埋入区的底面与上述各保护环区的底面位于实质上相同的深度，
上述各基底扩散区的底面位于实质上相同的深度，
在比最内周的上述保护埋入区的宽度方向中央位置靠内侧的区域中，上述基底埋入区和上述保护埋入区的底面与上述基底扩散区的底面之间的区域中包含的上述第1导电类型的杂质量Q1、以及上述第2导电类型的杂质量Q2有下述(f)式的关系，即
1.10＜Q2/Q1    ……(f)。
4.如权利要求1至权利要求3中的任一项所述的半导体器件，
上述各保护埋入区具有：环状沟槽，形成在上述电阻层上；以及第2导电类型的半导体材料，填充于上述环状沟槽内。
5.如权利要求1至权利要求4中的任一项所述的半导体器件，
上述各基底埋入区具有：沟槽，形成在上述电阻层上；以及第2导电类型的半导体材料，填充于上述沟槽内。
6.如权利要求1至权利要求5中的任一项所述的半导体器件，
在上述各保护埋入区的上部，配置宽度比上述保护埋入区的宽度宽的第2导电类型的保护扩散区，由上述各保护埋入区和连接于其上的上述保护扩散区构成保护环区，上述保护环区的上部的宽度比下部宽。
7.如权利要求1至权利要求6中的任一项所述的半导体器件，
上述各基底扩散区和上述基底埋入区形成为细长，
上述各基底扩散区相互平行地配置，
上述基底埋入区沿着上述各基底扩散区的长度方向相互平行地配置。
8.如权利要求1至权利要求7中的任一项所述的半导体器件，
上述各保护埋入区形成为长方形或正方形的方环状，
上述各保护埋入区的邻接的边相互平行地配置，
上述各基底埋入区相对于上述各保护埋入区的四边之中相互平行的二边，平行配置。
9.如权利要求1至权利要求8中的任一项所述的半导体器件，
上述保护埋入区之中的最内周的保护埋入区的内周的边缘与跟该保护埋入区平行对置的基底埋入区的长边的边缘之间的距离Wb、以及上述宽度Wm1、Wm2有下述式(g)的关系，即
Wm1＜Wb＜Wm2    ……(g)。
10.如权利要求1至权利要求9中的任一项所述的半导体器件，
上述基底埋入区形成为细长，
上述基底埋入区的长度方向的两端与最内周的上述保护埋入区之间的距离Wa，被做成距离Wb的实质上一半的大小，其中，该距离Wb是上述保护埋入区之中最内周的保护埋入区的内周的边缘与跟该保护埋入区平行对置的基底埋入区的长边的边缘之间的距离。
11.如权利要求1至权利要求9中的任一项所述的半导体器件，
上述基底埋入区形成为细长，
上述基底埋入区的长度方向的两端连接于最内周的上述埋入区上。
12.如权利要求1至权利要求11中的任一项所述的半导体器件，
上述各基底埋入区的宽度分别相等。
13.如权利要求1至权利要求12中的任一项所述的半导体器件，
上述各保护埋入区的宽度分别相等。
14.如权利要求1至权利要求13中的任一项所述的半导体器件，
上述各基底埋入区的宽度分别相等，
上述各保护埋入区的宽度分别相等，
上述基底埋入区与上述保护埋入区的宽度分别相等。
15.如权利要求1至权利要求14中的任一项所述的半导体器件，
具有：源电极膜，电连接于上述源扩散区和上述基底扩散区上。
16.如权利要求1至权利要求15中的任一项所述的半导体器件，
在上述电阻层的与形成有上述基底区的面相反一侧的面上，以与上述电阻层相同的导电类型配置浓度比上述电阻层高的漏极层。
17.如权利要求1至权利要求15中的任一项所述的半导体器件，
在上述电阻层的与形成有上述基底区的面相反一侧的面上，配置与上述电阻层相反导电类型的集电极层。
18.如权利要求1至权利要求15中的任一项所述的半导体器件，
在上述电阻层的与形成有上述基底区的面相反一侧的面上，配置与上述电阻层形成肖特基结的肖特基电极膜。
19.如权利要求1至权利要求15中的任一项所述的半导体器件，
在上述电阻层的形成有上述基底扩散区一侧的表面上，配置电连接于上述电阻层上的、与上述源电极膜绝缘的漏电极膜。
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