CN105990402A - 半导体装置 - Google Patents

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Abstract

根据一实施方式，半导体装置具备：半导体基板，具有第1面和第2面；元件区域，设于半导体基板；末端区域，设于元件区域的周围的半导体基板，具有设于半导体基板的第1面的第1导电型的第1半导体区域、设在第1半导体区域与第2面之间的第2导电型的第2半导体区域、设在第1半导体区域上的第1绝缘膜、和设在第1半导体区域上且处于第1绝缘膜之间的第2绝缘膜；第1电极，设在元件区域的第1面上，与第1半导体区域电连接；以及第2电极，设在半导体基板的第2面上。

Description

半导体装置
本申请基于2015年03月16日提出申请的先行的日本专利申请第2015－051679号主张优先权，这里引用其全部内容。
技术领域
这里说明的实施方式一般涉及半导体装置。
背景技术
作为使半导体设备的可靠性劣化的因素，已知有由绝缘膜中包含的电荷带来的特性变动。绝缘膜中包含的电荷在半导体设备的动作或待机中在半导体设备内移动，引起半导体设备的耐压的变动及泄漏电流的变动。
发明内容
本发明提供一种能够提高可靠性的半导体装置。
根据一技术方案，半导体装置具备：半导体基板，具有第1面和第2面；元件区域，设置于上述半导体基板；末端区域，设置于上述元件区域的周围的上述半导体基板，具有：设置于上述半导体基板的第1面的第1导电型的第1半导体区域、设在上述第1半导体区域与上述第2面之间的第2导电型的第2半导体区域、设在上述第1半导体区域上的第1绝缘膜、和设在上述第1半导体区域上且处于上述第1绝缘膜之间的第2绝缘膜；第1电极，设在上述元件区域的第1面上，与上述第1半导体区域电连接；以及第2电极，设在上述半导体基板的上述第2面上。
根据上述结构的半导体装置，能够提供一种能够提高可靠性的半导体装置。
附图说明
图1是第1实施方式的半导体装置的示意剖视图。
图2是第1实施方式的半导体装置的示意平面图。
图3是比较形态的半导体装置的示意剖视图。
图4是第2实施方式的半导体装置的示意剖视图。
图5是第3实施方式的半导体装置的示意剖视图。
图6是第4实施方式的半导体装置的示意剖视图。
图7是第5实施方式的半导体装置的示意剖视图。
图8是第6实施方式的半导体装置的示意剖视图。
图9是第6实施方式的半导体装置的示意平面图。
具体实施方式
以下，参照附图说明本发明的实施方式。另外，在以下的说明中，对相同的部件等赋予相同的标号，关于说明了一次的部件等适当省略其说明。
此外，在以下的说明中，n+、n、n－及p+、p、p－的表述表示各导电型的杂质浓度的相对的高低。即，n+表示与n相比n型的杂质浓度相对较高，n－表示与n相比n型的杂质浓度相对较低。此外，p+表示与p相比p型的杂质浓度相对较高，p－表示与p相比p型的杂质浓度相对较低。另外，也有将n+型、n－型单记作n型、将p+型、p－型单记作p型的情况。
(第1实施方式)
本实施方式的半导体装置具备：半导体基板，具有第1面和第2面；元件区域，设置于半导体基板；末端区域，设置于元件区域的周围的上述半导体基板，具有：设置于半导体基板的第1面的第1导电型的第1半导体区域、设在第1半导体区域与第2面之间的第2导电型的第2半导体区域、设在第1半导体区域上的第1绝缘膜、和设在第1半导体区域上且处于第1绝缘膜之间的第2绝缘膜；第1电极，设在元件区域的第1面上，与第1半导体区域电连接；以及第2电极，设在半导体基板的上述第2面上。
图1是本实施方式的半导体装置的示意剖视图。图2是本实施方式的半导体装置的示意平面图。图2表示半导体基板正上方的绝缘膜的图案。图1表示图2的AA’截面。本实施方式的半导体装置是肖特基势垒二极管(SBD)。
SBD100具备元件区域和将元件区域包围的末端区域。元件区域作为在SBD100的顺方向偏压时主要流过电流的区域发挥功能。末端区域作为在SBD100的逆方向偏压时将施加在元件区域的端部上的电场的强度缓和、使SBD100的元件耐压提高的区域发挥功能。
SBD100具备半导体基板10、p型的降低表面电场(resurf)区域(第1半导体区域)12、n－型的漂移区域(第2半导体区域)14、n+型的阴极区域16、场氧化膜(第1绝缘膜)18、阳极电极(第1电极)20、阴极电极(第2电极)22及钝化膜(第2绝缘膜)24。
半导体基板10具备第1面和对置于第1面的第2面。在图1中，第1面是图的上侧的面，第2面是图的下侧的面。
半导体基板10例如是4H－SiC构造的SiC基板。半导体基板10的膜厚例如是5μm以上且600μm以下。
p型的降低表面电场区域(第1半导体区域)12在半导体基板10的第1面上包围元件区域而设置。p型的降低表面电场区域12含有p型杂质。p型杂质例如是铝(Al)。p型杂质的杂质浓度例如是1×1016cm－3以上且1×1019cm－3以下。
n－型的漂移区域(第2半导体区域)14设在p型的降低表面电场区域12与第2面之间。在元件区域的第1面上也设有n－型的漂移区域14。n－型的漂移区域14含有n型杂质。n型杂质例如是氮(N)。n型杂质的杂质浓度例如是5×1014cm－3以上且5×1016cm－3以下。
n+型的阴极区域16设在半导体基板10的第2面上。n+型的阴极区域16含有n型杂质。n型杂质例如是氮(N)。n型杂质的杂质浓度例如是1×1018cm－3以上且1×1020cm－3以下。
场氧化膜(第1绝缘膜)18设在p型的降低表面电场区域12上。场氧化膜18在元件区域中具备开口部(第1开口部)。此外，场氧化膜18在p型的降低表面电场区域12上具备开口部(第2开口部)。场氧化膜18例如是硅氧化膜。场氧化膜18的膜厚例如是0.01μm以上且10μm以下。
阳极电极(第1电极)20在场氧化膜18的开口部(第1开口部)与n－型的漂移区域14和p型的降低表面电场区域12接触。阳极电极20与n－型的漂移区域14的接触是肖特基接触。阳极电极20与p型的降低表面电场区域12的接触优选的是欧姆接触。
阳极电极20是金属。阳极电极20例如是钛(Ti)与铝(Al)的层叠膜。
阴极电极22与半导体基板10的第2面接触而设置。阴极电极22与n+型的阴极区域16接触而设置。阴极电极22与n+型的阴极区域16的接触优选的是欧姆接触。
阴极电极22是金属。阴极电极22例如由含有镍硅的层叠膜构成。
钝化膜(第2绝缘膜)24设在场氧化膜18上及阳极电极20上。钝化膜24埋入到p型的降低表面电场区域12上的场氧化膜18的开口部(第2开口部)中，与p型的降低表面电场区域12接触。在场氧化膜18的开口部(第2开口部)中，钝化膜24夹在场氧化膜18之间。
如图2所示，与p型的降低表面电场区域12接触的部分的钝化膜24是将元件区域包围的环状的图案。
钝化膜24例如是树脂膜。钝化膜24例如是聚酰亚胺。
接着，对本实施方式的SBD100的作用及效果进行说明。
图3是比较形态的半导体装置的示意剖视图。比较形态的半导体装置是SBD900。SBD900除了不具备钝化膜24被场氧化膜18夹着的构造以外，与第1实施方式的半导体装置是同样的。
SBD900在末端区域中具备p型的降低表面电场区域12。在SBD900的逆向偏压时，在p型的降低表面电场区域12与n－型的漂移区域14之间的pn结上被施加逆偏压。当被施加逆偏压时，通过p型的降低表面电场区域12耗尽，施加在元件区域的端部上的电场的强度被缓和，SBD100的耐压提高。
当在pn结上被施加逆偏压时，末端区域的场氧化膜18被施加横向的电场。通过横向的电场，场氧化膜18中的电荷在横向上移动。通过电荷在场氧化膜18中移动，末端区域的电荷平衡崩塌。因此，有可能发生耐压变动或泄漏电流变动等的可靠性不良。
在场氧化膜18中移动的电荷例如是氢离子、氟离子、氯离子或钠离子等。
在本实施方式的SBD100中，通过与p型的降低表面电场区域12接触而设置夹在场氧化膜18之间的钝化膜24，将场氧化膜18在横向上截断。因此，抑制了场氧化膜18中的电荷在横向上移动。因而，能够防止末端区域的电荷平衡崩塌。由此，SBD100的特性变动被抑制，可靠性提高。
场氧化膜18中的电荷的横向的移动的抑制，是由场氧化膜18与钝化膜24的界面作为能量势垒发挥功能而带来的。
从进一步抑制电荷的移动的观点看，被场氧化膜18夹着的部分的钝化膜24的宽度(图1中的“w”)优选的是1μm以上。
在SBD100中，与p型的降低表面电场区域12接触的部分的钝化膜24是将元件区域包围的环状的图案。因此，场氧化膜18在p型的降低表面电场区域12上在横向上完全被截断。因而，场氧化膜18中的电荷的横向的移动被有效地抑制。
另外，在使用了如SiC那样与硅(Si)相比能带间隙较宽的材料的SBD中，由于材料自身的耐压较高，所以设计为基板中的电场强度也变大。因此，场氧化膜18中的电场强度也变大。因而，在使用了宽带隙半导体的SBD中，与使用了硅的SBD相比，更容易发生因末端区域的电荷平衡崩塌造成的可靠性不良。由此，本实施方式对于使用了如SiC那样的宽带隙半导体的SBD特别有效。
在本实施方式中，以与p型的降低表面电场区域12接触的部分的钝化膜24是3个的情况为例进行了说明，但并不一定限于3个，也可以是1个或两个、或4个以上。
在本实施方式中，以与p型的降低表面电场区域12接触的部分的钝化膜24是环状的情况为例进行了说明，但并不限定于环状的图案。只要是将场氧化膜18在横向上即便在一部分中截断的图案就可以。
根据本实施方式，通过抑制末端区域的场氧化膜18中的电荷的移动，实现能够提高可靠性的SBD100。
(第2实施方式)
本实施方式的半导体装置除了第1半导体区域的第1位置的第1导电型的杂质浓度比与第1位置相比距元件区域更远的第1半导体区域的第2位置的第1导电型的杂质浓度高以外，与第1实施方式是同样的。因而，关于与第1实施方式重复的内容省略记述。
图4是本实施方式的半导体装置的示意剖视图。本实施方式的半导体装置是SBD200。
在SBD200中，p型的降低表面电场区域12具备第1p型区域12a、第2p型区域12b、第3p型区域12c。p型杂质的杂质浓度以第1p型区域12a、第2p型区域12b、第3p型区域12c的顺序下降。在p型的降低表面电场区域12内，距元件区域较近的位置(第1位置)的p型杂质的杂质浓度比距元件区域较远的位置(第2位置)的p型杂质的杂质浓度高。
根据本实施方式，与第1实施方式同样，通过抑制末端区域的场氧化膜18中的电荷的移动，实现能够提高可靠性的SBD200。进而，通过在p型的降低表面电场区域12内设置浓度分布，SBD200的耐压提高。
(第3实施方式)
本实施方式的半导体装置除了第2绝缘膜是与钝化膜不同的膜以外，与第1实施方式是同样的。因而，关于与第1实施方式重复的内容省略记述。
图5是本实施方式的半导体装置的示意剖视图。本实施方式的半导体装置是SBD300。
SBD300设有与p型的降低表面电场区域12接触、夹在场氧化膜18之间的分离绝缘膜(第2绝缘膜)26。在分离绝缘膜26上设有钝化膜24。
分离绝缘膜26例如是氮化膜或氮氧化膜。分离绝缘膜26例如是硅氮化膜。
根据本实施方式，与第1实施方式同样，通过抑制末端区域的场氧化膜18中的电荷的移动，实现能够提高可靠性的SBD300。进而，通过将第2绝缘膜做成与钝化膜24不同的膜，从抑制电荷移动的观点能够使将场氧化膜18截断的膜的材料最优化。
(第4实施方式)
本实施方式的半导体装置除了元件区域具有设在上述第1面上的第1导电型的第3半导体区域、第1电极与第3半导体区域电连接以外，与第1实施方式是同样的。因而，关于与第1实施方式重复的内容省略记述。
图6是本实施方式的半导体装置的示意剖视图。本实施方式的半导体装置是PIN二极管400。
在PIN二极管400中，元件区域具备设在第1面上的p型的阳极区域(第3半导体区域)40。末端区域的构造与第1实施方式是同样的。
阳极电极(第1电极)20与p型的阳极区域(第3半导体区域)40电连接。阳极电极(第1电极)20与p型的阳极区域(第3半导体区域)40接触。
根据本实施方式，与第1实施方式同样，通过抑制末端区域的场氧化膜18中的电荷的移动，实现能够提高可靠性的PIN二极管400。
(第5实施方式)
本实施方式的半导体装置除了元件区域具有设在第1面上的第1导电型的第3半导体区域、设在第3半导体体区域内的第2导电型的第4半导体区域、设在第3半导体区域上的栅极绝缘膜和设在栅极绝缘膜上的栅极电极、第1电极与上述第3半导体区域及上述第4半导体区域电连接以外，与第1实施方式是同样的。因而，关于与第1实施方式重复的内容省略记述。
图7是本实施方式的半导体装置的示意剖视图。本实施方式的半导体装置是MOSFET500。
在MOSFET500中，元件区域具备设在第1面上的p型的基极区域(第3半导体区域)42、n+型的源极区域(第4半导体区域)44、栅极绝缘膜46、栅极电极48、层间膜50、n+型的漏极区域17、源极电极(第1电极)21、漏极电极(第2电极)23。
源极电极(第1电极)21与p型的基极区域(第3半导体区域)42及n+型的源极区域(第4半导体区域)44电连接。栅极电极48和源极电极21被层间膜50绝缘。
末端区域的构造与第1实施方式是同样的。
根据本实施方式，与第1实施方式同样，通过抑制末端区域的场氧化膜18中的电荷的移动，实现能够提高可靠性的MOSFET500。
(第6实施方式)
本实施方式的半导体装置具备：半导体基板，具有第1面和第2面；元件区域，设在半导体基板上；末端区域，设置于元件区域的周围的半导体基板，具有设在半导体基板的第1面上的第1导电型的第1半导体区域、设在第1半导体区域与第2面之间的第2导电型的第2半导体区域、和设在第1半导体区域内、比第1半导体区域浅且杂质浓度比第1半导体区域高的第1导电型的第3半导体区域；第1电极，设在元件区域的第1面上，与第1半导体区域电连接；第2电极，设在半导体基板的第2面上。
图8是本实施方式的半导体装置的示意剖视图。图9是本实施方式的半导体装置的示意平面图。图9表示半导体基板表面的半导体区域的图案。图8表示图9的BB’截面。本实施方式的半导体装置是SBD600。
SBD600具备元件区域和将元件区域包围的末端区域。元件区域作为在SBD600的顺方向偏压时主要流动电流的区域发挥功能。末端区域作为在SBD600的逆方向偏压时将施加在元件区域的端部上的电场的强度缓和、使SBD600的元件耐压提高的区域发挥功能。
SBD600具备半导体基板10、p型的降低表面电场区域(第1半导体区域)12、n－型的漂移区域(第2半导体区域)14、n+型的阴极区域16、场氧化膜18、阳极电极(第1电极)20、阴极电极(第2电极)22、钝化膜24及p+型的分离区域(第3半导体区域)30。
半导体基板10具备第1面和对置于第1面的第2面。在图8中，第1面是图的上侧的面，第2面是图的下侧的面。
半导体基板10例如是4H－SiC构造的SiC基板。半导体基板10的膜厚例如是5μm以上且600μm以下。
p型的降低表面电场区域(第1半导体区域)12在半导体基板10的第1面上将元件区域包围而设置。p型的降低表面电场区域12含有p型杂质。p型杂质例如是铝(Al)。p型杂质的杂质浓度例如是1×1016cm－3以上且1×1019cm－3以下。
n－型的漂移区域(第2半导体区域)14设在p型的降低表面电场区域12与第2面之间。在元件区域的第1面上也设有n－型的漂移区域14。n－型的漂移区域14含有n型杂质。n型杂质例如是氮(N)。n型杂质的杂质浓度例如是5×1014cm－3以上且5×1016cm－3以下。
n+型的阴极区域16设在半导体基板10的第2面上。n+型的阴极区域16含有n型杂质。n型杂质例如是氮(N)。n型杂质的杂质浓度例如是1×1018cm－3以上且1×1020cm－3以下。
场氧化膜18设在p型的降低表面电场区域12上。场氧化膜18在元件区域中具备开口部。场氧化膜18例如是硅氧化膜。场氧化膜18的膜厚例如是0.01μm以上且10μm以下。
阳极电极(第1电极)20在场氧化膜18的开口部与n－型的漂移区域14和p型的降低表面电场区域12接触。阳极电极20与n－型的漂移区域14的接触是肖特基接触。阳极电极20与p型的降低表面电场区域12的接触优选的是欧姆接触。
阳极电极20是金属。阳极电极20例如是钛(Ti)与铝(Al)的层叠膜。
阴极电极22与半导体基板10的第2面接触而设置。阴极电极22与n+型的阴极区域16接触而设置。阴极电极22与n+型的阴极区域16的接触优选的是欧姆接触。
阴极电极22是金属。阴极电极22例如由包含镍硅的层叠膜构成。
钝化膜24设在场氧化膜18上及阳极电极20上。钝化膜24例如是树脂膜。钝化膜24例如是聚酰亚胺。
p+型的分离区域(第3半导体区域)30设在p型的降低表面电场区域12内。p+型的分离区域(第3半导体区域)30设在半导体基板10的第1面。p+型的分离区域30含有p型杂质。p型杂质例如是铝(Al)。
p+型的分离区域30比p型的降低表面电场区域12浅、杂质浓度比p型的降低表面电场区域12高。p+型的分离区域30的杂质浓度例如是1×1018cm－3以上且1×1020cm－3以下。
p+型的分离区域30以在p型的降低表面电场区域12与n－型的漂移区域14之间被施加逆偏压时不会完全耗尽的方式被设定杂质浓度、宽度、深度等。
如图9所示，p+型的分离区域30是将元件区域包围的环状的图案。
接着，对本实施方式的SBD400的作用及效果进行说明。
当对pn结施加了逆偏压时，末端区域的场氧化膜18被施加横向的电场。通过横向的电场，场氧化膜18中的电荷在横向上移动。通过电荷在场氧化膜18中移动，末端区域的电荷平衡崩塌。因此，有可能发生耐压变动或泄漏电流变动等的可靠性不良。
在本实施方式的SBD600中，在p型的降低表面电场区域12内，设置比p型的降低表面电场区域12浅、杂质浓度比p型的降低表面电场区域12高的p+型的分离区域30。当对p型的降低表面电场区域12与n－型的漂移区域14之间的pn结施加逆偏压时，p+型的分离区域30的至少一部分不耗尽化。因此，在p+型的分离区域30中的没有耗尽化的区域中不产生电场。因此，p+型的分离区域30正上方的场氧化膜18中的横向的电场被缓和，抑制场氧化膜18中的电荷在横向上移动。因而，能够防止末端区域的电荷平衡崩塌。由此，SBD600的特性变动被抑制，可靠性提高。
在SBD600中，p+型的分离区域30是将元件区域包围的环状的图案。因此，场氧化膜18中的电荷的横向的移动被有效地抑制。
在本实施方式中，以p+型的分离区域30是3个的情况为例进行了说明，但并不一定限于3个，也可以是1个或两个、或4个以上。
在本实施方式中，以p+型的分离区域30是环状的情况为例进行了说明，但并不限定于环状的图案。
根据本实施方式，通过抑制末端区域的场氧化膜18中的电荷的移动，实现能够提高可靠性的SBD600。
以上，在实施方式中，作为SiC的结晶构造而以4H－SiC的情况为例进行了说明，但本发明还能够应用到使用6H－SiC、3C－SiC等其他结晶构造的SiC的设备中。此外，还能够应用到使用SiC以外的、硅、GaN类半导体等其他半导体的设备中。
此外，在实施方式中，主要以SBD为例进行了说明，但只要是在元件区域的周围具备末端区域的设备，也能够将本发明应用到PIN二极管、MISFET(Metal Insulator Semiconductor Field Effect Transistor)、IGBT(Insulated Gate Bipolar Transistor)等其他设备中。
此外，在实施方式中，以第1导电型是p型、第2导电型是n型的情况为例进行了说明，但也可以使第1导电型为n型，使第2导电型为p型。
说明了本发明的一些实施方式，但这些实施方式是作为例子提示的，并不是要限定发明的范围。这些新的实施方式能够以其他各种各样的形态实施，在不脱离发明的主旨的范围内能够进行各种省略、替换、变更。例如，也可以将一实施方式的构成要素与其他实施方式的构成要素替换或变更。这些实施方式及其变形包含在发明的范围或主旨中，并且包含在权利要求书所记载的发明和其等价的范围中。

Claims (16)

1.一种半导体装置，其特征在于，具备：
半导体基板，具有第1面和第2面；
元件区域，设置于上述半导体基板；
末端区域，设置于上述元件区域的周围的上述半导体基板，具有设置于上述半导体基板的第1面的第1导电型的第1半导体区域、设置于上述第1半导体区域与上述第2面之间的第2导电型的第2半导体区域、设置在上述第1半导体区域上的第1绝缘膜、和设置在上述第1半导体区域上且处于上述第1绝缘膜之间的第2绝缘膜；
第1电极，设置在上述元件区域的第1面上，与上述第1半导体区域电连接；以及
第2电极，设置在上述半导体基板的上述第2面上。
2.如权利要求1所述的半导体装置，其特征在于，
上述第1绝缘膜是硅氧化膜。
3.如权利要求1或2所述的半导体装置，其特征在于，
上述第2绝缘膜是有机膜。
4.如权利要求1或2所述的半导体装置，其特征在于，
与上述第1半导体区域接触的部分的上述第2绝缘膜是将上述元件区域包围的环状。
5.如权利要求1或2所述的半导体装置，其特征在于，
夹在上述第1绝缘膜之间的部分的上述第2绝缘膜的宽度是1μm以上。
6.如权利要求1或2所述的半导体装置，其特征在于，
上述第1半导体区域的第1位置的第1导电型的杂质浓度比与上述第1位置相比距上述元件区域远的上述第1半导体区域的第2位置的第1导电型的杂质浓度高。
7.如权利要求1或2所述的半导体装置，其特征在于，
上述半导体基板是SiC基板。
8.如权利要求1或2所述的半导体装置，其特征在于，
在上述元件区域的上述第1面设有上述第2半导体区域；
上述第1电极与上述第2半导体区域电连接。
9.如权利要求1或2所述的半导体装置，其特征在于，
上述元件区域具有设置于上述第1面的第1导电型的第3半导体区域；
上述第1电极与上述第3半导体区域电连接。
10.如权利要求1或2所述的半导体装置，其特征在于，
上述元件区域具有：
第1导电型的第3半导体区域，设置于上述第1面；
第2导电型的第4半导体区域，设置于上述第3半导体体区域内；
栅极绝缘膜，设置在上述第3半导体区域上；以及
栅极电极，设置在上述栅极绝缘膜上；
上述第1电极与上述第3半导体区域及上述第4半导体区域电连接。
11.一种半导体装置，其特征在于，具备：
半导体基板，具有第1面和第2面；
元件区域，设置于上述半导体基板；
末端区域，设置于上述元件区域的周围的上述半导体基板，具有设置于上述半导体基板的第1面的第1导电型的第1半导体区域、设置在上述第1半导体区域与上述第2面之间的第2导电型的第2半导体区域、和设置于上述第1半导体区域内、比上述第1半导体区域浅且杂质浓度比上述第1半导体区域高的第1导电型的第3半导体区域；
第1电极，设置在上述元件区域的第1面上，与上述第1半导体区域电连接；以及
第2电极，设置在上述半导体基板的上述第2面上。
12.如权利要求11所述的半导体装置，其特征在于，
当上述第1半导体区域与上述第2半导体区域之间被施加逆偏压时，上述第3半导体区域不耗尽化。
13.如权利要求11或12所述的半导体装置，其特征在于，
上述第3半导体区域是将上述元件区域包围的环状。
14.如权利要求11或12所述的半导体装置，其特征在于，
上述第1半导体区域的第1位置的第1导电型的杂质浓度比与上述第1位置相比距上述元件区域远的上述第1半导体区域的第2位置的第1导电型的杂质浓度高。
15.如权利要求11或12所述的半导体装置，其特征在于，
上述半导体基板是SiC基板。
16.如权利要求11或12所述的半导体装置，其特征在于，
在上述元件区域的上述第1面设有上述第2半导体区域；
上述第1电极与上述第2半导体区域电连接。
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