CN104409359A - 一种沟槽型半导体功率器件的制造方法 - Google Patents
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Abstract
本发明公开了一种可以减小芯片面积的沟槽型半导体功率器件的制造方法，主要步骤包括：1)提供具有第一导电类型外延层的表面为第一主面和第一导电类型衬底的表面为第二主面的半导体基板；2)在第一主面上通过淀积或热生长形成积淀一层场氧化层；3)选择性地掩蔽和刻蚀场氧化层，形成环绕半导体基板中心的场氧化层；4)在第一主面上淀积硬掩膜层，光刻出硬掩膜刻蚀区域，并刻蚀硬掩膜层，形成用于沟槽刻蚀的硬掩膜。本发明通过第3)和4)步，在终端P阱即终端保护区的P阱中刻蚀出浮置的分压沟槽，使得所述半导体功率器件在反向耐压时，该分压沟槽可同时承受一定的压降，从而减少了P阱的压降和P阱外侧底部的电场强度，提高了器件的可靠性。
Description
技术领域
本发明涉及一种半导体功率器件的制造方法，尤其涉及到一种沟槽型半导体功率器件的制造方法。
背景技术
半导体功率器件(MOS管)的导通电阻和击穿特性是决定产品性能的两个重要指标。而在不影响器件性能的前提下，如何通过改变器件的内部结构和制造工艺来降低成本是设计者最主要的任务。
如图8所示，传统的半导体功率器件，在其终端保护结构中，通常只有P型深阱，由于在P型深阱的外侧底部A处会造成电场密集，从而形成局部大电场，使得器件的可靠性降低。这样，在制作耐压值超过100伏的产品时，P型深阱的外侧底部A处的局部大电场会造成器件提前击穿，反向耐压达不到设计目标值。为此，设计人员在图8所示的半导体功率器件的基础上，增加了至少一个P型深阱，形成图9所示的双P型深阱结构来提高击穿电压。但是，增加P型深阱的数量，就势必会增大芯片的面积，这样就增加了所述半导体功率器件的成本，削弱了其市场竞争力。
发明内容
本发明所要解决的技术问题是：提供一种可以减小芯片面积、从而降低制造成本的沟槽型半导体功率器件的制造方法。
为了解决上述技术问题，本发明采用的技术方案是：沟槽型半导体功率器件的制造方法，其步骤为：
1)在第一导电类型衬底上生长第一导电类型外延层，形成半导体基板，第一导电类型外延层的表面为第一主面，第一导电类型衬底的表面为第二主面；
2)在第一主面上通过淀积或热生长形成积淀一层场氧化层；
3)选择性地掩蔽和刻蚀场氧化层，形成环绕半导体基板中心的场氧化层；
4)在第一主面上淀积硬掩膜层，光刻出硬掩膜刻蚀区域，并刻蚀硬掩膜层，形成用于沟槽刻蚀的硬掩膜；
5)刻蚀第一主面，形成单胞沟槽、分压沟槽和栅极引出槽；
6)在所述的单胞沟槽、分压沟槽和栅极引出槽内壁上生长绝缘氧化层；
7)去除所述半导体基板第一主面上的硬掩膜以及单胞沟槽、分压沟槽和栅极引出槽各自内壁的绝缘氧化层；
8)在单胞沟槽、分压沟槽和栅极引出槽各自内壁上生长绝缘栅氧化层；
9)在第一主面上、单胞沟槽、分压沟槽和栅极引出槽内同时淀积导电多晶硅；
10)刻蚀导电多晶硅；去除第一主面上的导电多晶硅；
11)在第一主面上注入第二导电类型杂质离子，通过热处理形成第二导电类型层；
12)在第一主面的相应位置光刻出第一导电类型杂质的注入区域，并注入第一导电类型杂质离子，通过热处理形成第一导电类型注入层；
13)在第一主面上积淀绝缘介质层；
14)光刻引出孔区域，刻蚀绝缘介质层，在第一主面上形成引出孔；
15)在第一主面上及引出孔内淀积金属层，光刻出引线区域，刻蚀形成金属引线；
16)在第二主面上进行基板研磨并淀积金属，形成所述半导体功率器件的背面电极。
在所述的步骤14)中，在刻蚀绝缘介质层后，刻蚀引出孔区域的单晶硅，并注入第二导电类型杂质。
本发明的有益效果是：本发明所述的制造方法，分压沟槽和单胞沟槽同时形成，不需要增加额外的工艺步骤，从而降低了整个器件的制造成本。采用该制造方法制得的沟槽型半导体功率器件，在终端P阱即终端保护区的P阱中设置了浮置的分压沟槽，在反向耐压时，该分压沟槽可同时承受一定的压降，从而减少了P阱的压降和P阱外侧底部的电场强度，提高了器件的可靠性，且在100V耐压以上的沟槽型半导体功率器件中并不需要增加P阱的数量，从而降低了芯片的面积约30～70％，降低了整个器件的材料成本。
附图说明
图1为N沟槽型功率MOS器件的结构示意图。
图2为半导体基板的局部剖视结构示意图。
图3为在第一主面上选择性地积淀场氧化层之后的局部结构示意图。
图4为在第一主面上刻蚀出单胞沟槽、分压沟槽和栅极引出槽，在单胞沟槽、分压沟槽和栅极引出槽内同时淀积导电多晶硅，在第一主面上选择性地注入第二导电类型杂质离子，通过热处理形成第二导电类型层之后的局部结构示意图。
图5为选择性地光刻出第一导电类型杂质的注入区域，并注入第一导电类型杂质离子，通过热处理形成第一导电类型注入层的局部结构示意图。
图6为在第一主面上积淀绝缘介质层，然后，光刻引出孔区域，刻蚀绝缘介质层，在第一主面上形成引出孔的局部结构示意图。
图7为图1的A-A剖视方向的局部结构示意图。
图1至图7中的附图标记：1、单胞，2、有源区，3、终端保护区，4、分压环，5、截止环，6、N型衬底，7、N型外延层，9、单胞沟槽，12、栅极引出槽，13、分压沟槽，14、导电多晶硅，15、场氧化层，171、P型分压阱，172、P型截止阱，173、P型单胞阱，18、N型注入层，19、绝缘介质层，21、栅极金属板，22、截止环金属板，23、背面电极，24、源极金属板，31、栅极引出槽，32、截止环引出槽，33、源极引出孔，34、光刻胶。
图8为背景技术所述单P型深阱半导体功率器件的局部结构示意图。
图9为背景技术所述双P型深阱半导体功率器件的局部结构示意图。
具体实施方式
下面结合附图1至图7，以N沟槽型功率MOS器件为例详细描述沟槽型半导体功率器件的制造方法，其步骤为：
1)在重掺杂的N型衬底6上生长轻掺杂的N型外延层7，形成以N型外延层7表面作为第一主面和以N型衬底6表面作为第二主面的半导体基板——参见图2所示；
2)在第一主面上通过淀积或热生长积淀一层场氧化层；
3)利用光刻胶选择性地掩蔽和刻蚀场氧化层，形成环绕半导体基板中心的场氧化层15——参见图3所示；
4)在第一主面上淀积硬掩膜层，光刻出硬掩膜刻蚀区域，并刻蚀硬掩膜层，形成用于沟槽刻蚀的硬掩膜；
5)刻蚀第一主面，形成单胞沟槽9、分压沟槽13和栅极引出槽12；
6)在所述的单胞沟槽9、分压沟槽13和栅极引出槽12的内壁上生长绝缘氧化层；
7)去除所述半导体基板第一主面上的硬掩膜以及单胞沟槽9、分压沟槽13和栅极引出槽12各自内壁上的绝缘氧化层；
8)在单胞沟槽9、分压沟槽13和栅极引出槽12各自内壁上生长绝缘栅氧化层；
9)在第一主面上、单胞沟槽9、分压沟槽13和栅极引出槽12内同时淀积导电多晶硅14；
10)刻蚀导电多晶硅14；去除第一主面上的导电多晶硅14——参见图4所示；
11)在第一主面上注入P型杂质离子，通过热处理分别形成P型单胞阱173、P型分压阱171和P型截止阱172；
12)利用光刻胶34在第一主面的相应位置光刻出N型杂质的注入区域，并注入N型杂质离子，通过热处理形成N型注入层18——参见图5所示；
13)在第一主面上积淀绝缘介质层19——参见图6所示；
14)光刻引出孔区域，刻蚀绝缘介质层19，在第一主面上形成引出孔——参见图6所示；
15)在第一主面上及引出孔内淀积金属层，光刻出引线区域，刻蚀形成金属引线——参见图7所示；
16)在第二主面上进行基板研磨并淀积金属，形成所述半导体功率器件的背面电极23——参见图7所示。
在所述的步骤14)中，还可以在刻蚀绝缘介质层19后，刻蚀引出孔区域的单晶硅，并注入第二导电类型杂质。
采用本发明所述的制造方法制造P沟槽型半导体功率器件时，只需将上述的N型衬底6换成P型衬底、N型外延层7换成P型外延层、P型层换成N型层、N型注入层18换成P型注入层即可。
采用上述方法制得的N沟槽型半导体功率器件，其结构包括：作为第一导电类型衬底的N型衬底6及设置在N型衬底6上的作为第一导电类型外延层的N型外延层7构成的半导体基板，N型外延层7的表面为第一主面，N型衬底6的表面为第二主面，第一主面上设置有位于中心区域的有源区2、以及位于有源区2外围的终端保护区3，第一主面上覆盖有绝缘介质层19，终端保护区3内设置有一个分压环4和一个位于分压环4外围的截止环5；该分压环4包括：设置在N型外延层7顶部的P型分压阱171，P型分压阱171中浮置有一对环状的分压沟槽13，分压沟槽13的宽度在0.2～2微米之间，通常为0.5微米，分压沟槽13之间的距离在0.5～20微米之间，通常为1.5微米，分压沟槽13的内壁生长有绝缘栅氧化层，分压沟槽13中设置有导电多晶硅14；所述的截止环5包括：设置在N型外延层7顶部的P型截止阱172，P型截止阱172的右侧顶部设置有N型注入层18，该N型注入层18中开设有截止环引出槽32，该截止环引出槽32深入到P型截止阱172中，截止环引出槽32安装有截止环金属板22，其设置方式为：截止环金属板22的底部设置有与截止环引出槽32相配合的插脚，插脚插入截止环引出槽32中；所述的第二主面上设置有漏极(属于常规技术，图中未画出)；所述的第一主面的有源区2内设置有若干个相互贯通的单胞沟槽9，单胞沟槽9内淀积有导电多晶硅14，所有单胞沟槽9内的导电多晶硅14联成整体；N型外延层7的顶部除了设置有P型分压阱171和P型截止阱172这两个P型层之外，还设置有与单胞沟槽9相对应的P型单胞阱173，P型单胞阱173的上部设置有与单胞沟槽9外壁接触的N型注入层18；单胞沟槽9的两侧沿着单胞沟槽9分别开设有若干个源极引出孔33；所述的有源区2内覆盖有源极金属板24，源极金属板24从绝缘介质层19表面通过源极引出孔33伸入到P型单胞阱173中，源极金属板24形成所述的半导体功率器件的源极；所述的有源区2与终端保护区3之间设置有与单胞沟槽9相连通的栅极引出槽12，栅极引出槽12与离栅极引出槽12最近的分压沟槽13之间的距离在0.5-20微米之间，通常为2微米，该栅极引出槽12的内壁上生长有绝缘栅氧化层，栅极引出槽12内设置有与单胞沟槽9内的导电多晶硅14相连接的导电多晶硅14，栅极引出槽12的顶部通过栅极引出槽31设置有栅极金属板21，栅极金属板21从绝缘介质层19表面伸入栅极引出槽12内，与栅极引出槽12内的导电多晶硅14相连接，形成所述半导体器件的栅极。所述的绝缘介质层19为硅氧化物，最好是掺杂硼磷的硅氧化物；所述的若干个源极引出孔33可以由一个沟槽来替代。
上述的结构中采用了两个分压沟槽13，事实上，分压沟槽13的数量可根据实际需要来确定。
Claims (2)
1.一种沟槽型半导体功率器件的制造方法，其步骤为：
1)在第一导电类型衬底上生长第一导电类型外延层，形成半导体基板，第一导电类型外延层的表面为第一主面，第一导电类型衬底的表面为第二主面；
2)在第一主面上通过淀积或热生长形成积淀一层场氧化层；
3)选择性地掩蔽和刻蚀场氧化层，形成环绕半导体基板中心的场氧化层；
4)在第一主面上淀积硬掩膜层，光刻出硬掩膜刻蚀区域，并刻蚀硬掩膜层，形成用于沟槽刻蚀的硬掩膜；
5)刻蚀第一主面，形成单胞沟槽、分压沟槽和栅极引出槽；
6)在所述的单胞沟槽、分压沟槽和栅极引出槽内壁上生长绝缘氧化层；
7)去除所述半导体基板第一主面上的硬掩膜以及单胞沟槽、分压沟槽和栅极引出槽各自内壁的绝缘氧化层；
8)在单胞沟槽、分压沟槽和栅极引出槽各自内壁上生长绝缘栅氧化层；
9)在第一主面上、单胞沟槽、分压沟槽和栅极引出槽内同时淀积导电多晶硅；
10)刻蚀导电多晶硅；去除第一主面上的导电多晶硅；
11)在第一主面上注入第二导电类型杂质离子，通过热处理形成第二导电类型层；
12)在第一主面的相应位置光刻出第一导电类型杂质的注入区域，并注入第一导电类型杂质离子，通过热处理形成第一导电类型注入层；
13)在第一主面上积淀绝缘介质层；
14)光刻引出孔区域，刻蚀绝缘介质层，在第一主面上形成引出孔；
15)在第一主面上及引出孔内淀积金属层，光刻出引线区域，刻蚀形成金属引线；
16)在第二主面上进行基板研磨并淀积金属，形成所述半导体功率器件的背面电极。
2.根据权利要求1所述的沟槽型半导体功率器件的制造方法，其特征在于：在所述的步骤14)中，在刻蚀绝缘介质层后，刻蚀引出孔区域的单晶硅，并注入第二导电类型杂质。
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| RJ01 | Rejection of invention patent application after publication | ||
| RJ01 | Rejection of invention patent application after publication |
Application publication date: 20150311 |