KR100298579B1 - 전력용 반도체소자 및 그 제조방법 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 24
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 13
- 238000000034 method Methods 0.000 title claims description 10
- 238000009792 diffusion process Methods 0.000 claims abstract description 64
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 16
- 229920005591 polysilicon Polymers 0.000 claims description 11
- 229910052751 metal Inorganic materials 0.000 claims description 9
- 239000002184 metal Substances 0.000 claims description 9
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 8
- 229910052710 silicon Inorganic materials 0.000 claims description 8
- 239000010703 silicon Substances 0.000 claims description 8
- 239000000758 substrate Substances 0.000 claims description 8
- 238000005530 etching Methods 0.000 claims description 2
- 239000000463 material Substances 0.000 claims description 2
- 239000012535 impurity Substances 0.000 description 4
- 229920002120 photoresistant polymer Polymers 0.000 description 4
- 229910052782 aluminium Inorganic materials 0.000 description 3
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 3
- 230000015556 catabolic process Effects 0.000 description 3
- 238000011161 development Methods 0.000 description 3
- 229910052796 boron Inorganic materials 0.000 description 2
- -1 boron ions Chemical class 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 238000009825 accumulation Methods 0.000 description 1
- 210000000746 body region Anatomy 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000005457 optimization Methods 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 230000002250 progressing effect Effects 0.000 description 1
- 238000011084 recovery Methods 0.000 description 1
- 238000011160 research Methods 0.000 description 1
- 238000012827 research and development Methods 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
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- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7831—Field effect transistors with field effect produced by an insulated gate with multiple gate structure
- H01L29/7832—Field effect transistors with field effect produced by an insulated gate with multiple gate structure the structure comprising a MOS gate and at least one non-MOS gate, e.g. JFET or MESFET gate
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
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- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
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- H01L29/66893—Unipolar field-effect transistors with a PN junction gate, i.e. JFET
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- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
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Abstract
본 발명은 전력용 반도체소자 및 그 제조방법을 개시한다. 이에 의하면, 분리된 게이트 전극들 사이의 에피택셜층에 얕은 P+형 확산영역을 형성하고 게이트 전극들 외측의 P형 확산영역에 N+형 소오스영역을 형성할 때 상기 얕은 P+형 확산영역을 감싸는 N+형 소오스영역을 동시에 형성한다.
따라서, 본 발명은 얕은 P+형 확산영역과 이를 감싸는 N+형 소오스영역을 이중확산 구조로 형성함으로써 게이트전극 사이의 게이트 산화막의 제거에 따른 게이트 산화막의 정전용량 감소로 스위칭 특성이 향상되고, 얕은 P+형 확산영역이 N+소오스영역 내에 감싸져서 P형 바디와 얕은 P+형 확산영역 사이에 공핍층이 존재하지 않게 되므로 JFET성 저항성분이 생성되지 않고, 얕은 P+형 확산영역을 감싸는 N+소오스영역에 의해 JFET영역에서의 에피택셜층 저항율이 낮추어짐으로써 온 저항이 감소한다.
Description
본 발명은 전력용 반도체소자 및 그 제조방법에 관한 것으로, 더욱 상세하게는 스위칭 특성을 향상하고 온(on) 저항을 감소하도록 한 전력용 반도체소자 및 그 제조방법에 관한 것이다.
종래의 전력 변환이나 전력 제어장치에는 주로 바이폴라 트랜지스터나 다이리스터가 사용되어 왔다. 바이폴라 트랜지스터형 전력소자는 고내압화, 대전류화의 측면에서 큰 진전을 이룩하였지만, 고속화와 저구동 전력화의 측면에서 아직 충분하지 않다.
한편, 전력용 MOSFET는 유니폴라형 소자이므로 본질적으로 고주파 동작이 가능한 전압구동(저전력 구동)이라는 특징을 갖고 있다. 이 때문에 고내압, 대전류화의 연구, 개발이 진전되고 있으며, 특히 최근에는 초 LSI의 설계, 제조기술을 응용해서 더욱 새로운 칩 구조의 개발, 각종 특성의 트레이드 오프(trade off)형의 연구와 최적화 등이 추구되고 있으며, 매우 우수한 전력용 MOSFET가 개발, 실용화되는 단계에까지 이르렀다. 또한, 패키지 기술의 개발, 개량으로 대용량의 전력용 MOSFET 모듈도 실용화되어 그 종류도 다양하게 되었다.
이러한 결과로 전력용 MOSFET는 가전제품에서 OA(office automation)기기, 전장품, 일반 산업기기 등 다양한 분야에서 급속하게 채용되기 시작하였다.
바이폴라 트랜지스터의 경우, 베이스층으로의 소수 캐리어 주입에 의한 전도도 변조에 의해 콜렉터 전류가 흐르지만, 전력용 MOSFET의 경우, 다수 캐리어가 이동함에 따라서 전류가 흐른다. 이와 같이, MOSFET는 다수 캐리어 소자이며 소수 캐리어 축적 현상이 없어서 본질적으로 스위칭속도가 빠른 고주파 용도에 적합하다.따라서, MOSFET는 바이폴라 트랜지스터와 비교하여 다음과 같은 장점과 단점을 갖고 있다.
1) 전압제어형 소자이므로 구동전력이 작다.
2) 온 저항의 온도 특성이 정(positive)이므로 전류집중이 발생하기 어렵고, 이 때문에 2차 저항복현상이 없고 안전 동작 영역이 넓다.
3) 100V 정도 이하의 저내압 소자에서는 온 전압을 낮게 할 수 있고, 고내압 소자에서는 온 전압이 약간 높게 된다.
4) 바이폴라 트랜지스터 정도의 고내압, 대전류화가 어렵다.
이러한 장, 단점을 갖는 MOSFET를 이용한 종래의 전력용 반도체소자는 도 1에 도시된 바와 같이, 드레인용 N+형 실리콘기판(1)의 전면 상에 N-형 에피택셜층(2)이 에피택셜 성장되고, 에피택셜층(2) 상에 게이트 산화막(3)이 성장되고, 게이트 산화막(3) 상에 다결정실리콘 재질의 게이트전극(4)의 패턴이 형성되고, 대향하는 P형 확산영역(5)이 게이트전극(4)을 사이에 두고 이격하며 에피택셜층(2)에 형성되고, 각각의 P형 확산영역(5) 내에 N+형 소오스영역(6)이 형성된다. 게이트전극(4)을 둘러싸도록 저온산화막(7)이 형성되고, 대향하는 소오스영역(6)에 알루미늄 재질의 금속배선(8)이 전기적으로 연결됨과 아울러 저온산화막(7) 상에 형성된다.
여기서, N+형 소오스영역(6)의 접합깊이가 P형 확산영역(5)의 접합깊이보다 얕게 형성된다.
이와 같이 구성되는 전력용 MOSFET의 스위칭 특성은 게이트 산화막(3)의 정전용량에 의하여 영향을 크게 받는다. 즉, 게이트 산화막(3)의 단면적이 넓기 때문에 그 만큼 정전용량이 커서 스위칭 특성이 악화된다.
도 1의 전력용 MOSFET의 스위칭 특성을 개선하기 위해 새로운 구조, 즉, 게이트 산화막의 정전용량을 줄이기 위하여 게이트 전극이 분리된 도 2의 전력용 MOSFET가 제안되었다.
도 2에 도시된 바와 같이, 전력용 반도체소자는 게이트 산화막(3)과 게이트 전극(4)의 중앙 부분이 제거되어 에피택셜층(2)이 노출되고 그 노출된 영역의 에피택셜층(2)에 얕은(shallow) P+형 확산영역(9)이 형성되는 것을 제외하면, 도 1의 구조와 동일한 구조로 이루어진다.
이와 같이 구성된 전력용 반도체소자의 경우, 게이트 산화막(3)의 단면적이 그 결과로 게이트 산화막의 정전용량이 감소한다.
그러나, 도 2의 전력용 반도체소자에서 게이트 산화막의 정전용량이 비록 감소하더라도 게이트 산화막(3)의 에지부에서 전계집중현상이 발생하는 것을 억제하기 위해 가드링(guard ring)의 역할을 하는 P형 얕은 확산층을 필요로 한다. 이는 P형 바디(body)영역과 얕은 P+형 확산영역(9) 사이에 JFET성 저항을 생성하고 나아가 온 저항의 증가를 야기한다.
따라서, 본 발명의 목적은 온 저항의 감소를 이루면서도 스위칭 특성을 향상하도록 한 전력용 반도체소자 및 그 제조방법을 제공하는데 있다.
도 1은 종래 기술에 의한 전력용 반도체소자를 나타낸 수직 단면도.
도 2는 종래 기술에 의한 다른 전력용 반도체소자를 나타낸 수직 단면도.
도 3은 본 발명에 의한 전력용 반도체소자를 나타낸 수직 단면도.
도 4 내지 도 12는 본 발명에 의한 전력용 반도체소자의 제조방법을 나타낸 공정도.
<도면의 주요 부분에 대한 부호의 설명>
1: 실리콘기판 2: 에피택셜층 3: 게이트 산화막
4: 게이트전극 5: P형 확산영역 6,16: N+ 소오스영역
7: 저온산화막 8: 금속배선 9: 얕은 P+형 확산영역
17: P+형 확산영역
이와 같은 목적을 달성하기 위한 본 발명에 의한 전력용 반도체소자는
저농도의 제 1 도전형 에피택셜층을 갖는 드레인용 고농도의 제 1 도전형 실리콘기판;
상기 에피택셜층 상에 일정 거리를 두고 이격하며 분리된 게이트 산화막들;
상기 게이트 산화막들 상에 각각 형성된 게이트전극들;
상기 게이트전극들 사이의 에피택셜층에 형성된 얕은 제 2 도전형 고농도 확산영역;
상기 얕은 제 2 도전형 고농도 확산영역을 감싸도록 상기 게이트전극들 사이의 에피택셜층에 형성된 제 1 도전형 소오스영역;
상기 게이트전극들 외측의 에피택셜층에 각각 형성된 제 2 도전형 확산영역들;
상기 제 2 도전형 확산영역들 내에 각각 형성된 제 1 도전형 소오스영역들;
상기 게이트전극들과 상기 얕은 제 2 도전형 고농도 확산영역을 덮는 절연막; 그리고
상기 제 2 도전형 확산영역들 내의 제 1 도전형 소오스영역들에 전기적으로 연결되는 금속배선을 포함하는 것을 특징으로 한다.
상기 게이트전극들 사이의 에피택셜층에 형성된 제 1 도전형 소오스영역과 상기 제 2 도전형 확산영역들 내에 각각 형성된 제 1 도전형 소오스영역들의 접합깊이가 동일하다. 상기 절연막으로서 저온산화막이 사용될 수 있다. 상기 제 1 도전형이 N형이고, 제 2 도전형이 P형인 것이 바람직하다.
또한, 이와 같은 목적을 달성하기 위한 본 발명에 의한 전력용 반도체소자의 제조방법은
드레인용 고농도의 제 1 도전형 실리콘기판 상에 저농도의 제 1 도전형 에피택셜층을 성장한 후 상기 에피택셜층 상에 게이트 산화막을 성장하고 상기 게이트 산화막 상에 고농도 도핑된 다결정 실리콘층을 적층하는 단계;
상기 다결정실리콘층을 원하는 패턴으로 형성하는 단계;
상기 패턴의 다결정실리콘층을 마스크로 이용하여 상기 다결정실리콘층의 외측의 에피택셜층에 제 2 도전형 확산영역들을 선택적으로 형성하는 단계;
상기 다결정실리콘층의 중앙부를 식각하여 서로 이격된 상기 다결정실리콘 재질의 게이트전극들을 형성하는 단계;
상기 게이트전극들을 마스크로 이용하여 상기 게이트전극들 사이의 에피택셜층에 제 1 도전형 소오스영역을 형성함과 아울러 상기 제 2 도전형 확산영역들 각각에 제 1 도전형 소오스영역을 형성하는 단계;
상기 게이트전극들 사이의 에피택셜층 내의 제 1 도전형 소오스영역에 감싸지도록 얕은 제 2 도전형 고농도 확산영역을 선택적으로 형성하는 단계;
상기 제 2 도전형 확산영역들 내의 제 1 도전형 소오스영역을 노출시키기 위해 그 이외의 영역에 절연막을 형성하는 단계; 그리고
상기 노출된 제 1 도전형 소오스영역에 전기적으로 연결되는 금속배선을 형성하는 단계를 포함하는 것을 특징으로 한다.
따라서, 본 발명은 분리된 게이트전극 사이의 에피택셜층에 얕은 P+형 확산영역이 형성되고 이를 감싸는 N+형 소오스영역이 형성된 이중 확산 구조를 이룸으로써 스위칭 특성을 향상함과 아울러 게이트 산화막의 에지부에서의 전계집중현상을 방지하고 JFET성 저항의 발생을 방지하여 온 저항을 감소시킨다.
이하, 본 발명에 의한 전력용 반도체소자 및 그 제조방법을 첨부된 도면을 참조하여 상세히 설명하기로 한다. 종래의 부분과 동일한 부분에는 동일한 부호를 부여하도록 한다.
도 3은 본 발명에 의한 전력용 반도체소자를 나타낸 단면도이다.
도 3에 도시된 바와 같이, 드레인용 N+형 실리콘기판(1)의 전면 상에 N-형 에피택셜층(2)이 에피택셜 성장되고, 에피택셜층(2) 상에 게이트 산화막(3)이 일정 거리를 두고 이격하여 분리되도록 형성되고, 각각의 게이트 산화막(3) 상에 다결정실리콘 재질의 게이트전극(4)의 패턴이 각각 형성되고, 게이트전극(4)을 둘러싸도록 저온산화막(7)이 형성되고, 해당하는 게이트전극(4) 외측의 에피택셜층(2)에 P형 확산영역(5)이 각각 형성되고, 각각의 P형 확산영역(5) 내에 N+형 소오스영역(6)이 형성되고, 게이트전극(4) 사이의 에피택셜층(2)에 N+형 소오스영역(16)이 형성되고, 소오스영역(16) 내에 얕은 P+ 확산영역(17)이 형성되고, 대향하는 소오스영역(6)에 알루미늄 재질의 금속배선(8)이 전기적으로 연결됨과 아울러 저온산화막(7) 상에 형성된다.
여기서, N+형 소오스영역(6)의 접합깊이가 P형 확산영역(5)의 접합깊이보다 얕게 형성된다.
이와 같이 구성된 본 발명의 전력형 반도체소자의 경우, 게이트전극(4) 사이의 게이트 산화막(3)이 제거되어 게이트 산화막(3)의 정전용량이 감소하여 스위칭 특성이 향상된다.
또한, 얕은 P+형 확산영역(17)이 N+소오스영역(16) 내에 감싸져서 P형 바디와 얕은 P+형 확산층 사이에 공핍층이 존재하지 않게 되므로 JFET성 저항성분을 생성시키지 않는다.
그리고, 확산에 의해 JFET영역에서의 웨이퍼의 저항율이 낮추어지므로써 온 저항이 더욱 낮아진다.
이하, 본 발명에 의한 전력형 반도체소자의 제조방법을 도 4 내지 도 12를 참조하여 상세히 설명하기로 한다.
도 4에 도시된 바와 같이, 먼저, 드레인용 N+형 실리콘기판(1)의 전면 상에 N형 불순물이 1X1015원자/cm-3정도로 도핑된 N-형 에피택셜층(2)을 에피택셜 성장법에 의해 원하는 두께로 성장한다.
도 5에 도시된 바와 같이, 이어서, 열산화법에 의해 에피택셜층(2)의 상부면에 게이트 산화막(3)을 예를 들어 1000Å의 두께로 성장하고, 게이트 산화막(3) 상에 게이트전극(4)을 위한 다결정실리콘층을 예를 들어 6000Å의 두께로 적층한다. 도 6에 도시된 바와 같이, 이후, 게이트 전극(4)의 패턴을 위한 감광막(도시 안됨)의 패턴을 형성하고 이를 마스크로 하여 다결정실리콘층을 그 하부의 게이트 산화막(3)이 노출될 때까지 선택적으로 식각한다.
그런 다음, 상기 감광막을 제거하고 게이트 전극(4)을 마스크로 이용하여 P형 불순물, 예를 들어 보론 이온을 이온주입함으로써 게이트전극(4)을 사이에 두고 에피택셜층(2)에 대향하는 P형 확산층(5)을 형성한다. 여기서, P형 확산층(5)은 4μm의 접합 깊이를 갖는 것이 바람직하다.
도 7에 도시된 바와 같이, 게이트전극(4)을 서로 분리하기 위해 동일한 감광막(도시 안됨)의 패턴을 게이트전극(4)의 상부면 양측에 각각 형성하고 이를 마스크로 이용하여 게이트전극(4)을 선택적으로 식각하여 서로 분리된 대향하는 게이트 전극(4)을 형성한다. 따라서, 게이트전극(4) 아래의 게이트 산화막(3)의 단면적이 감소하여 게이트 산화막의 정전용량이 감소하고 이는 스위칭 특성을 향상한다.
도 8에 도시된 바와 같이, 게이트전극(4) 상에만 감광막(도시 안됨)의 패턴을 형성하고 이를 마스크로 이용하여 N형 불순물, 예를 들어 인(P)을 고농도로 이온주입함으로써 P형 확산층(5) 내에 감싸지도록 N+형 소오스영역(6)을 형성하고 아울러 대향하는 게이트 전극(4) 사이의 에피택셜층(2) 내에 N+형 소오스영역(16)을 형성한다. 여기서, N+형 소오스영역(6),(16)은 동일한 접합깊이를 가지며, P형 확산영역(5)의 접합깊이보다 얕은 2μm의 접합 깊이를 갖는 것이 바람직하다.
도 9에 도시된 바와 같이, 상기 결과 구조물 상에 저온산화막(7)을 예를 들어 1μm 의 두께로 적층하고 나서 통상의 사진식각공정을 이용하여 대향하는 게이트전극(4) 사이의 게이트 산화막(3)이 노출되도록 저온산화막(7)을 선택적으로 식각하여 N+형 소오스영역(6) 상에 저온산화막(7)을 남긴다.
도 10에 도시된 바와 같이, 이어서, 상기 남은 저온산화막(7)을 마스크로 이용하여 P형 불순물, 예를 들어 보론 이온을 이온주입함으로써 N+형 소오스영역(16) 내에 감싸지도록 얕은 P+형 얕은 확산영역(17)을 형성한다. 따라서, P형 바디와 얕은 P+형 확산영역(17) 사이에 발생하는 공핍층이 N+소오스영역(16)에 의해 존재하지 않게 되고 이는 JFET의 저항성분을 존재하지 않게 한다. 또한, N+형 소오스영역(16)에 의해 JFET영역에서의 에피택셜층 저항율을 감소시켜 낮은 온 저항을 얻을 수 있다.
도 11에 도시된 바와 같이, 그런 다음, 상기 남은 저온산화막(7)을 제거하고 나서 상기 결과 구조물 상에 절연막, 예를 들어 저온산화막(7)을 다시 적층하고 통상의 사진식각공정에 의해 N+ 소오스영역(6) 상의 게이트 산화막(3)과 그 위의 저온산화막(7)을 식각하여 게이트전극(4)과 얕은 P+ 확산영역(17) 상에 저온산화막(7)을 남기고 N+형 소오스영역(6)의 표면을 노출시킨다.
도 12에 도시된 바와 같이, 마지막으로, 노출된 소오스영역(6)에 전기적으로 접촉하도록 상기 구조의 결과물 상에 예를 들어 알루미늄 재질의 금속배선(8)을 형성하여 전력용 반도체소자를 완성한다.
따라서, 본 발명의 제조방법에 의하면, 분리된 게이트전극 사이의 얕은 P+형 확산영역을 N+형 소오스영역으로 감싸도록 형성하여 이중 확산(double-diffused) 구조를 형성함으로써 스위칭 특성을 향상함과 아울러 게이트 산화막의 에지부에서의 전계집중현상을 억제하고 또한 JFET성 저항의 발생을 억제할 수 있다.
한편, 본 발명에서 N형이 제 1 도전형으로 사용되고 P형이 제 2 도전형으로 사용되거나 이와 반대로 P형이 제 1 도전형으로 사용되고 N형이 제 2 도전형으로사용될 수 있다.
이상에서 살펴본 바와 같이, 본 발명에 의한 전력용 반도체소자 및 그 제조방법은 분리된 게이트 전극들 사이의 에피택셜층에 얕은 P+형 확산영역을 형성하고 게이트 전극들 외측의 P형 확산영역에 N+형 소오스영역을 형성할 때 상기 얕은 P+형 확산영역을 감싸는 N+형 소오스영역을 동시에 형성한다.
따라서, 본 발명은 얕은 P+형 확산영역과 이를 감싸는 N+형 소오스영역을 이중확산 구조로 형성함으로써 게이트전극 사이의 게이트 산화막의 제거에 따른 게이트 산화막의 정전용량 감소로 스위칭 특성이 향상되고, 얕은 P+형 확산영역이 N+소오스영역 내에 감싸져서 P형 바디와 얕은 P+형 확산층 사이에 공핍층이 존재하지 않게 되므로 JFET성 저항성분이 생성되지 않고, 얕은 P+형 확산영역을 감싸는 N+소오스영역에 의해 JFET영역에서의 에피택셜층 저항율이 낮추어짐으로써 온 저항이 감소한다.
한편, 본 발명은 도시된 도면과 상세한 설명에 기술된 내용에 한정하지 않으며 본 발명의 사상을 벗어나지 않는 범위 내에서 다양한 형태의 변형도 가능함은 이 분야에 통상의 지식을 가진 자에게는 자명한 사실이다.
Claims (5)
- 저농도의 제 1 도전형 에피택셜층을 갖는 드레인용 고농도의 제 1 도전형 실리콘기판;상기 에피택셜층 상에 일정 거리를 두고 이격하며 분리된 게이트 산화막들;상기 게이트 산화막들 상에 각각 형성된 게이트전극들;상기 게이트전극들 사이의 에피택셜층에 형성된 얕은 제 2 도전형 고농도 확산영역;상기 얕은 제 2 도전형 고농도 확산영역을 감싸도록 상기 게이트전극들 사이의 에피택셜층에 형성된 제 1 도전형 소오스영역;상기 게이트전극들 외측의 에피택셜층에 각각 형성된 제 2 도전형 확산영역들;상기 제 2 도전형 확산영역들 내에 각각 형성된 제 1 도전형 소오스영역들;상기 게이트전극들과 상기 얕은 제 2 도전형 고농도 확산영역을 덮는 절연막; 그리고상기 제 2 도전형 확산영역들 내의 제 1 도전형 소오스영역들에 전기적으로 연결되는 금속배선을 포함하는 전력용 반도체소자.
- 제 1 항에 있어서, 상기 게이트전극들 사이의 에피택셜층에 형성된 제 1 도전형 소오스영역과 상기 제 2 도전형 확산영역들 내에 각각 형성된 제 1 도전형 소오스영역들의 접합깊이가 동일한 것을 특징으로 하는 전력용 반도체소자.
- 제 1 항에 있어서, 상기 제 1 도전형이 N형이고, 제 2 도전형이 P형인 것을 특징으로 하는 전력용 반도체소자.
- 드레인용 고농도의 제 1 도전형 실리콘기판 상에 저농도의 제 1 도전형 에피택셜층을 성장한 후 상기 에피택셜층 상에 게이트 산화막을 성장하고 상기 게이트 산화막 상에 고농도 도핑된 다결정 실리콘층을 적층하는 단계;상기 다결정실리콘층을 원하는 패턴으로 형성하는 단계;상기 패턴의 다결정실리콘층을 마스크로 이용하여 상기 다결정실리콘층의 외측의 에피택셜층에 제 2 도전형 확산영역들을 선택적으로 형성하는 단계;상기 다결정실리콘층의 중앙부를 식각하여 서로 이격된 상기 다결정실리콘 재질의 게이트전극들을 형성하는 단계;상기 게이트전극들을 마스크로 이용하여 상기 게이트전극들 사이의 에피택셜층에 제 1 도전형 소오스영역을 형성함과 아울러 상기 제 2 도전형 확산영역들 각각에 제 1 도전형 소오스영역을 형성하는 단계;상기 게이트전극들 사이의 에피택셜층 내의 제 1 도전형 소오스영역에 감싸지도록 얕은 제 2 도전형 고농도 확산영역을 선택적으로 형성하는 단계;상기 제 2 도전형 확산영역들 내의 제 1 도전형 소오스영역을 노출시키기 위해 그 이외의 영역에 절연막을 형성하는 단계; 그리고상기 노출된 제 1 도전형 소오스영역에 전기적으로 연결되는 금속배선을 형성하는 단계를 포함하는 전력용 반도체소자의 제조방법.
- 제 4 항에 있어서, 상기 제 1 도전형이 N형이고, 제 2 도전형이 P형인 것을 특징으로 하는 전력용 반도체소자의 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990022014A KR100298579B1 (ko) | 1999-06-14 | 1999-06-14 | 전력용 반도체소자 및 그 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990022014A KR100298579B1 (ko) | 1999-06-14 | 1999-06-14 | 전력용 반도체소자 및 그 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20010002278A KR20010002278A (ko) | 2001-01-15 |
| KR100298579B1 true KR100298579B1 (ko) | 2001-11-01 |
Family
ID=19592029
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019990022014A KR100298579B1 (ko) | 1999-06-14 | 1999-06-14 | 전력용 반도체소자 및 그 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100298579B1 (ko) |
-
1999
- 1999-06-14 KR KR1019990022014A patent/KR100298579B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR20010002278A (ko) | 2001-01-15 |
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