CN113394286A - 半导体元件及其制造方法 - Google Patents
半导体元件及其制造方法 Download PDFInfo
- Publication number
- CN113394286A CN113394286A CN202010165603.2A CN202010165603A CN113394286A CN 113394286 A CN113394286 A CN 113394286A CN 202010165603 A CN202010165603 A CN 202010165603A CN 113394286 A CN113394286 A CN 113394286A
- Authority
- CN
- China
- Prior art keywords
- region
- top doped
- regions
- substrate
- doped regions
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 45
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 11
- 238000000034 method Methods 0.000 title claims description 41
- 239000000758 substrate Substances 0.000 claims abstract description 74
- 238000002955 isolation Methods 0.000 claims description 64
- 230000008569 process Effects 0.000 description 20
- 239000002019 doping agent Substances 0.000 description 13
- 238000005468 ion implantation Methods 0.000 description 13
- 230000015556 catabolic process Effects 0.000 description 11
- 239000000463 material Substances 0.000 description 10
- 125000006850 spacer group Chemical group 0.000 description 8
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 4
- 229910052785 arsenic Inorganic materials 0.000 description 4
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 4
- 229910052796 boron Inorganic materials 0.000 description 4
- 230000003647 oxidation Effects 0.000 description 4
- 238000007254 oxidation reaction Methods 0.000 description 4
- 230000035945 sensitivity Effects 0.000 description 4
- 238000007669 thermal treatment Methods 0.000 description 3
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- BHEPBYXIRTUNPN-UHFFFAOYSA-N hydridophosphorus(.) (triplet) Chemical compound [PH] BHEPBYXIRTUNPN-UHFFFAOYSA-N 0.000 description 2
- 230000002093 peripheral effect Effects 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- 229910005540 GaP Inorganic materials 0.000 description 1
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- 229910000673 Indium arsenide Inorganic materials 0.000 description 1
- 229910003811 SiGeC Inorganic materials 0.000 description 1
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 1
- 229910045601 alloy Inorganic materials 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- 238000005520 cutting process Methods 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 229910052732 germanium Inorganic materials 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- RPQDHPTXJYYUPQ-UHFFFAOYSA-N indium arsenide Chemical compound [In]#[As] RPQDHPTXJYYUPQ-UHFFFAOYSA-N 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 229910003465 moissanite Inorganic materials 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 229910010271 silicon carbide Inorganic materials 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7838—Field effect transistors with field effect produced by an insulated gate without inversion channel, e.g. buried channel lateral MISFETs, normally-on lateral MISFETs, depletion-mode lateral MISFETs
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
- H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
本发明公开了一种半导体元件及其制造方法，该半导体元件包括：衬底，具有第一导电型；阱区，具有第二导电型，设置于所述衬底中；源极区与漏极区，具有所述第二导电型，分别位于所述衬底与所述阱区中，其中所述源极区与所述漏极区之间包括多个直线区域以及多个转弯区域；栅极结构，设置于所述源极区与所述漏极区之间的所述衬底上；多个第一顶掺杂区，具有所述第一导电型，设置于每一所述多个直线区域中；以及多个第二顶掺杂区，具有所述第一导电型，设置于每一所述多个转弯区域中且与所述每一转弯区域共形。
Description
技术领域
本发明是有关于一种半导体元件及其制造方法，且特别是有关于一种超高压半导体元件及其制造方法。
背景技术
超高压半导体元件在操作时必须具备较高的击穿电压(breakdown voltage)以及较低的导通电阻(on-state resistance)。目前发现超高压半导体元件的击穿电压对于衬底的阻值的敏感度较高，使得超高压半导体元件的击穿电压易受衬底的阻值影响而下降。
发明内容
本发明提供一种半导体元件及其制造方法，可以降低半导体元件的击穿电压对于衬底的阻值的敏感度，从避免所形成的半导体元件的击穿电压受衬底的阻值的影响而降低。
本发明的半导体元件包括：衬底，具有第一导电型；阱区，具有第二导电型，设置于所述衬底中；源极区与漏极区，具有所述第二导电型，所述漏极区位于所述衬底中，所述漏极区位于所述阱区中，其中所述源极区与所述漏极区之间包括多个直线区域以及多个转弯区域；栅极结构，设置于所述源极区与所述漏极区之间的所述衬底上；多个第一顶掺杂区，具有所述第一导电型，设置于每一所述多个直线区域中；以及多个第二顶掺杂区，具有所述第一导电型，设置于每一所述多个转弯区域中且与所述每一转弯区域共形。
本发明的半导体元件的制造方法包括以下步骤。在具有第一导电型的衬底中形成阱区，所述阱区具有第二导电型；在所述阱区中形成具有所述第一导电型的多个顶掺杂区；在所述衬底上形成隔离结构，其中所述多个顶掺杂区位于所述隔离结构下方；在所述衬底上形成栅极结构，其中所述栅极结构覆盖部分的所述隔离结构；以及在所述栅极结构的一侧与所述隔离结构的一侧的所述衬底中分别形成具有所述第二导电型的源极区与漏极区，其中所述源极区与所述栅极结构相邻，所述漏极区与所述隔离结构相邻。所述源极区与所述漏极区之间包括多个直线区域以及多个转弯区域，在每一转弯区域中的所述多个顶掺杂区与所述每一转弯区域共形。
基于上述，本发明在半导体元件将转弯区域中设置与其共形的多个顶掺杂区可以降低半导体元件的击穿电压对于衬底的阻值的敏感度，从避免所形成的半导体元件的击穿电压受衬底的阻值的影响而降低。
为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合所附附图作详细说明如下。
附图说明
图1A为本发明的实施例的半导体元件的俯视示意图。
图1B为图1A的区域Z的放大图。
图2A～图2H为本发明的实施例的半导体元件的制造方法的剖面示意图，其中图2H为依据图1A的半导体元件的线A-A′的剖面示意图。
【符号说明】
10：半导体元件
100：衬底
102、106、114：图案化的掩模层
104、108、116、118：离子注入工艺
110：第一阱区
112：第二阱区
120、120a、120b、120b0、120b1、120b2、120b3：顶掺杂区
122：梯区
130：源极区
132、134：掺杂区
140：漏极区
200：隔离结构
200a：第一隔离结构
200b：第二隔离结构
200c：第三隔离结构
200d：第四隔离结构
300：栅极结构
302：栅氧化层
304：栅极
306：间隙壁
A-A′：剖线
C：转弯区域
C1、C2、C3：区域
d1、d2、d3：内径
D1、D2：方向
E1、E1′、E2、E2′、E3、E3′：末端
GL、GC、GC0、GC1、GC2、GC3：间隙宽度
HC、HC0：高度
HC1、HC2、HC3：高度
IR：内围区域
L：直线区域
LL：长度
LC、LC0、LC1、LC2、LC3：长度
MF：多个指状区域
OR：外围区域
PL、PC、PC1、PC2、PC3：间距
WL、WC、WC0、WC1、WC2、WC3：宽度
Z：区域
具体实施方式
为使本发明的目的、技术方案和优点更加清楚明白，以下结合具体实施例，并参照附图，对本发明进一步详细说明。
在以下的实施例中，第一导电型为P型，而第二导电型为N型；然而，本发明并不以此为限。在其他实施例中，第一导电型可以为P型，且第二导电型可以为N型。P型掺杂例如是硼，且N型掺杂例如是磷或砷。
除非另有定义，本文使用的所有术语(包括技术和科学术语)具有与本领域技术人员通常理解的相同的含义。将进一步理解的是，诸如在通常使用的字典中定义的那些术语应当被解释为具有与它们在相关技术和本发明的上下文中的含义一致的含义，并且将不被解释为理想化的或过度正式的意义，除非本文中明确地这样定义。
本文的示意图仅是用以示意本发明部分的实施例。因此，示意图中所示的各个元件的形状、数量及比例大小不应被用来限制本发明。
图1A为本发明的实施例的半导体元件的俯视示意图。图1B为图1A的区域Z的放大图。图2H为依据图1A的半导体元件的剖面示意图。在此需说明的是，图2H是对应于图1A线A-A′的剖面示意图。
请同时参照图1A、图1B以及图2H，本实施例的半导体元件10例如是一种超高压元件，其操作电压例如是300V至1000V。在一实施例中，半导体元件10包括衬底100、第一阱区110、顶掺杂区120、隔离结构200、栅极结构300、源极区130以及漏极区140。在本实施例中，在源极区130与漏极区140之间形成多个指状区域MF，因此，本实施例的半导体元件10也可称为指状超高压元件。详细地说，源极区130与漏极区140之间例如包括多个直线区域L以及多个转弯区域C。两个彼此平行的直线区域L与将所述两个直线区域L相连的一个转弯区域C可构成一个指状区域，因此，多个直线区域L与多个转弯区域C彼此相连而形成多个指状区域MF。各个转弯区域C例如为呈C字型、U字型或是跑道型转弯区域。
衬底100例如为具有第一导电型的半导体衬底。举例来说，在本实施例中，衬底100为P型衬底，且衬底100的材料可例如是选自于由Si、Ge、SiGe、GaP、GaAs、SiC、SiGeC、InAs与InP所组成的群组中的至少一种材料。在另一实施例中，衬底100也可为覆硅绝缘(SOI)衬底。在又一实施例中，衬底100可为P型外延(P-epi)晶圆。
第一阱区110具有第二导电型且设置于衬底100中。第一阱区110例如为N型阱区，且例如为高压N型阱区(HVNW)。
在本实施例中，半导体元件10可更包括第二阱区112。第二阱区112具有第一导电型。第二阱区112例如为P型阱区。在本实施例中，第二阱区112形成于衬底100中，且其侧壁延伸至第一阱区110中。第二阱区112例如做为半导体元件10的源极阱区。
源极区130以及漏极区140例如具有第二导电型且设置于衬底100中。源极区130以及漏极区140例如为N型掺杂区。在本实施例中，源极区130位于第二阱区112中，而漏极区140位于第一阱区110中。在图1A中，源极区130位于多个指状区域MF的外围区域OR之中，而漏极区140位于多个指状区域MF所围的内围区域IR之中。
在本实施例中，半导体元件10可更包括掺杂区132以及134。掺杂区132以及134具有第一导电型，例如为P型掺杂区。掺杂区132又称为块状掺杂区，其位于第二阱区112中且与源极区130相邻。掺杂区134位于衬底100中。
隔离结构200位于衬底100上且位于源极区130以及漏极区140之间。在本实施例中，隔离结构200包括第一隔离结构200a、第二隔离结构200b、第三隔离结构200c以及第四隔离结构200d。第一隔离结构200a位于衬底100上，且与掺杂区134相邻。第二隔离结构200b位于掺杂区134与掺杂区132之间，且覆盖部分的第二阱区112。第三隔离结构200c位于第一阱区110上，且位于源极区130与漏极区140之间。
第三隔离结构200c设置于源极区130与漏极区140之间的多个指状区域MF上。第四隔离结构200d位于第一阱区110上，与漏极区140相邻。换言之，源极区130位于第二隔离结构200b与第三隔离结构200c之间，而漏极区140位于第三隔离结构200c与第四隔离结构200d之间。在本实施例中，隔离结构200例如是场氧化物(field oxide)层。亦即，隔离结构200的材料例如为绝缘材料，且例如为未掺杂的氧化硅、氮化硅或其组合。
栅极结构300例如设置于源极区130与漏极区140之间的衬底100以及第三隔离结构200c上。从另一个角度来看，栅极结构300覆盖部分的第一阱区110、第二阱区112且与源极区130相邻且栅极结构300覆盖部分的第三隔离结构200c。在本实施例中，栅极结构300包括栅氧化层302、栅极304以及间隙壁306。栅氧化层302例如设置于衬底100上，且位于源极区130与第三隔离结构200c之间。栅极304例如设置于栅氧化层302与第三隔离结构200c上。间隙壁306例如设置于栅极304的侧壁上。栅氧化层302与间隙壁306的材料例如是氧化硅、氮化硅或其组合。栅极304的材料例如是金属或其合金、多晶硅或其组合。
在本发明的实施例中，顶掺杂区120具有第一导电型，例如为P型。顶掺杂区120设置于第三隔离结构200c下方的第一阱区110中。
请参照图1A与图2H，第三隔离结构200c设置在多个指状区域MF中。虽然，顶掺杂区120位于第三隔离结构200c的下方，但为了清楚起见，在图1A中，仍将顶掺杂区120所在的位置绘示出来。顶掺杂区120例如设置于源极区130与漏极区140之间的多个直线区域L以及多个转弯区域C所形成的多个指状区域MF中。
顶掺杂区120包括多个顶掺杂区120a与多个顶掺杂区120b。顶掺杂区120a又可称为第一顶掺杂区；顶掺杂区120b又可称为第二顶掺杂区。多个顶掺杂区120a设置于直线区域L中；多个顶掺杂区120b设置于转弯区域C中。多个顶掺杂区120a的形状与多个顶掺杂区120b的形状不同。
请参照图1B，举例来说，设置于直线区域L中的多个顶掺杂区120a彼此分隔。各个顶掺杂区120a呈长条状，其延伸方向D1与直线区域L的延伸方向D2不同。方向D1与D2大致垂直。在一些实施例中，多个顶掺杂区120a可以具有实质上相同的形状与尺寸，但本发明不以此为限。设置于直线区域L中的顶掺杂区120a的与衬底100的表面平行的截面呈矩形。呈矩形的多个顶掺杂区120a可以具有实质上相等的长度LL，实质上相等的宽度WL，实质上相等的间隙宽度GL，及/或实质上相等的间距PL，但不以此为限。长度LL例如小于或等于80μm，根据不同的电压需求，会调整长度LL，宽度WL例如小于或等于5μm，间隙宽度GL例如小于或等于7μm，间距PL例如小于或等于7μm，但本发明不以此为限。宽度WL与间隙宽度GL的比例范围例如是0.6～1.4。
相对地，设置于转弯区域C中的顶掺杂区120b彼此分隔。在一实施方式中，多个顶掺杂区120b与转弯区域C共形，例如是呈跑道形、C字型或U字型。在一些实施例中，多个顶掺杂区120a可以具有实质上相似形状，但相异的长度。详细地说，多个顶掺杂区120b的与衬底100的表面平行的截面均跑道形、呈C字型或均呈U字型，但具有不同的长度LC。
在一些实施例中，转弯区域C可以包括区域C1、C2、C3。区域C3靠近漏极区140，区域C1远离漏极区140，区域C2位于区域C1与区域C3之间。在本实施例中，转弯区域C分为三区。然而，并不以此为限。在其他实施例中，转弯区域C可以区分为更多区域，或更少区域。
在转弯区域C之中的顶掺杂区120b的内径d自区域C1至区域C3逐渐增加。在区域C1之中的顶掺杂区120b1的内径d1小于在直线区域L之间的源极区130的宽度WS。在区域C2之中的顶掺杂区120b2的内径d2大于在区域C1之中的顶掺杂区120b1的内径d1，且大于在直线区域L之间的源极区130的宽度WS。在区域C3之中的顶掺杂区120b3的内径d3大于在区域C2之中的顶掺杂区120b2的内径d2。即，d1<WS<d2<d3。
在区域C1之中的顶掺杂区120b1的两个末端E1、E1′与栅极结构300重叠。在区域C2之中的各个顶掺杂区120b2的两个末端未E2、E2′以及在区域C3之中的各个顶掺杂区120b3的两个末端E3、E3′未与栅极结构300重叠，且分别与直线区域L之中的最顶端的顶掺杂区120a的一侧相邻。在一些实施例中，这一些顶掺杂区120b3、120b2的末端E2、E2′以及E3、E3′与相邻的顶掺杂区120a之间实质上具有相同的距离，但不以此为限。
在区域C3之中的任一顶掺杂区120b3的高度HC3与长度LC3大于在区域C2之中的任一顶掺杂区120b2的高度HC2与长度LC2，在区域C2之中的任一顶掺杂区120b2的高度HC2与长度LC2大于在区域C1之中的任一顶掺杂区120b1的高度HC1与长度LC1。在一些实施例中，从最靠近漏极区140的顶掺杂区120b3至最远离漏极区140的顶掺杂区120b1，顶掺杂区120b的长度LC从长度LC3梯度减少至长度LC1，顶掺杂区120b的高度HC从高度HC3梯度减少至高度HC1。
在本实例中，每个顶掺杂区120b具有实质上单一的宽度WC。在一些实施例中，多个顶掺杂区120b具有实质上相等的宽度WC。在另一些实施例中，在区域C3之中的多个顶掺杂区120b3的宽度WC3相同，在区域C2之中的多个顶掺杂区120b2的宽度WC2相同，且在区域C1之中的多个顶掺杂区120b1的宽度WC1相同。然而，在区域C3之中的顶掺杂区120b3的宽度WC3与在区域C2之中的顶掺杂区120b2的宽度WC2不同，且与在区域C1之中的顶掺杂区120b1的宽度WC1不同。举例来说，在区域C3之中的任一顶掺杂区120b3的宽度WC3大于在区域C2之中的任一顶掺杂区120b2的宽度WC2，在区域C2之中的任一顶掺杂区120b2的宽度WC2大于在区域C1之中的任一顶掺杂区120b1的宽度WC1。在一些实施例中，自最靠近漏极区140的顶掺杂区120b3至最远离漏极区140的顶掺杂区120b1，顶掺杂区120b的宽度WC从宽度WC3梯度减少至宽度WC1。
此外，在一些实施例中，多个顶掺杂区120b之间可以具有实质上相等的间距PC。在另一些实施例中，在区域C3之中的顶掺杂区120b3之间的间距PC3相同，在区域C2之中的顶掺杂区120b2之间的间距PC2相同，且在区域C1之中的顶掺杂区120b1之间的间距PC1相同。然而，在区域C3之中的顶掺杂区120b3之间的间距PC3，与在区域C2之中的顶掺杂区120b2之间的间距PC2不同，且与在区域C1之中的顶掺杂区120b1之间的间距PC1不同。举例来说，在区域C3之中的顶掺杂区120b3之间的间距PC3大于在区域C2之中的顶掺杂区120b2之间的间距PC2，在区域C2之中的顶掺杂区120b2之间的间距PC2大于在区域C1之中的顶掺杂区120b1之间的间距PC1。在一些实施例中，自最靠近漏极区140的顶掺杂区120b3至最远离漏极区140的顶掺杂区120b1，顶掺杂区120b之间的间距PC从间距PC3梯度减少至间距PC1。
此外，在一些实施例中，多个顶掺杂区120b之间可以具有实质上相等的间隙宽度GC。在另一些实施例中，在区域C3之中的顶掺杂区120b3之间的间隙宽度GC3相同，在区域C2之中的顶掺杂区120b2之间的间隙宽度GC2相同，且在区域C1之中的顶掺杂区120b1之间的间隙宽度GC1相同。然而，在区域C3之中的顶掺杂区120b3之间的间隙宽度GC3，与在区域C2之中的顶掺杂区120b2之间的间隙宽度GC2不同，且与在区域C1之中的顶掺杂区120b1之间的间隙宽度GC1不同。举例来说，在区域C3之中的顶掺杂区120b3之间的间隙宽度GC3大于在区域C2之中的顶掺杂区120b2之间的间隙宽度GC2，在区域C2之中的顶掺杂区120b2之间的间隙宽度GC2大于在区域C1之中的顶掺杂区120b1之间的间隙宽度GC1。在一些实施例中，自最靠近漏极区140的顶掺杂区120b3至最远离漏极区140的顶掺杂区120b1，顶掺杂区120b之间的间隙宽度GC从间隙宽度GC3梯度减少至间隙宽度GC1。
在区域C1中的多个顶掺杂区120b1之间的间隙宽度GC1与顶掺杂区120b1的宽度WC1之间的GC1/WC1的比例范围，与在区域C2中的多个顶掺杂区120b2之间的间隙宽度GC2与顶掺杂区120b2的宽度WC2之间的GC2/WC2的比例范围不同，且与在区域C3中的多个顶掺杂区120b3之间的间隙宽度GC3与顶掺杂区120b3的宽度WC3之间的GC3/WC3的比例范围不同。在一些实施例中，在区域C1中的多个顶掺杂区120b1之间的间隙宽度GC1与顶掺杂区120b1的宽度WC1之间的GC1/WC1的比例范围例如是0.8～1.2。在区域C2中的多个顶掺杂区120b2之间的间隙宽度GC2与顶掺杂区120b2的宽度WC2之间的GC2/WC2的比例范围例如是1.0～1.4。在区域C3中的多个顶掺杂区120b3之间的间隙宽度GC3与顶掺杂区120b3的宽度WC3之间的GC3/WC3的比例范围例如是1.0～2.0。
在一些实施例中，多个顶掺杂区120b还包括顶掺杂区120b0。顶掺杂区120b0被顶掺杂区120b1围绕。顶掺杂区120b0例如是设置在顶掺杂区120b1的中在线。顶掺杂区120b0的形状与顶掺杂区120b1以及顶掺杂区120b2不同。顶掺杂区120b0的与衬底100的表面平行的截面例如是呈矩形。呈矩形的顶掺杂区120b0的末端与栅极结构300重叠。呈矩形的顶掺杂区120b0的高度H0小于顶掺杂区120b1的高度H1。呈矩形的顶掺杂区120b0的宽度WC0与顶掺杂区120b1的宽度WC1实质上相等或相异。在一实施例中，顶掺杂区120b0的宽度WC0、顶掺杂区120b1的宽度WC1以及顶掺杂区120b2的宽度WC2例如1.2μm～3.6μm。
在本实施例中，半导体元件10可更包括梯区122。梯区122具有第二导电型例如为N型。梯区122位于第三隔离结构200c与顶掺杂区120之间。梯区122与顶掺杂区120可以具有相同或是相似的形状。
图2A～图2H为本发明的一实施例的半导体元件的制造方法的剖面示意图。在此必须说明的是，在此实施例中省略了部分上述的相同技术内容的说明。关于省略部分的说明可参考上述实施例的描述与效果，下述实施例不再重复赘述。
请参照图2A，提供具有第一导电型的衬底100。接着于衬底100中形成具有第二导电型的第一阱区110。在本实施例中，衬底100为P型衬底，且第一阱区110为N型高压阱区。在衬底100中形成第一阱区110的方法例如包括以下步骤。首先，在衬底100上形成图案化的掩模层102。接着，通过进行离子注入工艺104，以在衬底100中注入掺杂。上述离子注入工艺104所注入的掺杂例如是磷或砷，掺杂的剂量例如是2E12 cm-2至5E12cm-2。在移除上述的图案化的掩模层102之后，可以再进行热处理工艺，以形成第一阱区110。
请参照图2B，在第一阱区110中形成具有第一导电型的第二阱区112。在本实施例中，第二阱区112为P型阱区。形成第二阱区112的方法例如包括以下步骤。首先，在衬底100上形成图案化的掩模层106。接着，通过图案化的掩模层106进行离子注入工艺108。上述的离子注入工艺108所注入的掺杂例如是硼，掺杂的剂量例如是8E12 cm-2至1.2E13 cm-2。之后，移除上述的图案化的掩模层106且进行热处理工艺，以在第一阱区110中形成第二阱区112。
请参照图2C，在第一阱区110中形成顶掺杂区120。在本实施例中，顶掺杂区120的导电型为P型。在一些实施例中，形成顶掺杂区120的方法例如包括以下步骤。首先，在衬底100上形成图案化的掩模层114。接着，以图案化的掩模层114为掩模，进行离子注入工艺116，以在第一阱区110中形成顶掺杂区120。上述离子注入工艺116所注入的掺杂例如是硼，掺杂的剂量例如是5E12 cm-2至1E13 cm-2。之后，移除上述的图案化的掩模层114。形成后的顶掺杂区120自第一阱区110的顶部表面向下延伸。
请参照图2D，在第一阱区110中形成具有第二导电型的梯区122。在本实施例中，梯区122的导电型为N型。梯区122可以在同一步骤中同时形成。在一些实施例中，在第一阱区110中形成梯区122例如包括以下步骤。通过图案化的掩模层114为掩模，进行离子注入工艺118。上述离子注入工艺118所注入的掺杂例如是磷或砷，掺杂的剂量例如是1E12 cm-2至5E12cm-2。之后，移除上述的图案化的掩模层114。在移除上述的图案化的掩模层114之后，进行热处理工艺，以顶掺杂区120以及梯区122中的掺杂扩散至预定的宽度以及深度，使顶掺杂区120以及梯区122具有所需的轮廓。上述热处理工艺的温度例如为1000℃。
形成后的梯区122自第一阱区110的顶部表面向下延伸。梯区122在衬底100中的深度小于顶掺杂区120在衬底100中的深度。换言之，梯区122位于顶掺杂区120上方。
请参照图2E，在衬底100上形成隔离结构200。隔离结构200的形成方法可例如是局部氧化隔离法或浅沟道隔离法。在本实施例中，隔离结构200的形成方法为局部区域氧化法。隔离结构200包括第一隔离结构200a、第二隔离结＝构200b、第三隔离结构200c以及第四隔离结构200d。
请参照图2F，在衬底100上形成栅极结构300，且形成的栅极结构300覆盖部分的第三隔离结构200c。在本实施例中，栅极结构300包括栅氧化层302、栅极304以及间隙壁306。在衬底100上形成栅极结构300的方法例如包括以下步骤。首先，通过热氧化法或化学气相沉积法在衬底100上形成栅氧化材料层以与栅极材料层。之后，通过光刻与刻蚀工艺将栅极材料层以与栅氧化材料层图案化，以形成栅极304以与栅氧化层302。之后，通过热氧化法或化学气相沉积法形成间隙壁材料层，再对间隙壁材料层进行非等向性刻蚀工艺，以在栅极304的侧壁上形成间隙壁306。形成的栅氧化层302例如与第三隔离结构200c相邻且位于第二隔离结构200b与第三隔离结构200c之间。形成的栅极304例如位于栅氧化层302与第三隔离结构200c上。
请参照图2G，在栅极结构300的一侧与第三隔离结构200c的一侧的衬底100中分别形成源极区130与漏极区140。在本实施例中，源极区130与漏极区140具有第二导电型，例如为为N型。形成源极区130与漏极区140例如包括以下步骤。首先，在衬底100上形成图案化的掩模层(未绘示)。接着，通过图案化的掩模层进行离子注入工艺。离子注入工艺所注入的掺杂例如是磷或砷，掺杂的剂量例如是1E15 cm-2至5E15 cm-2。之后，移除上述的图案化的掩模层，并进行热处理工艺，以在衬底100中分别形成源极区130与漏极区140。形成后的源极区130例如位于第二阱区112中并与栅极结构300相邻，且位于第二隔离结构200b与第三隔离结构200c之间。形成后的漏极区140例如位于第一阱区110中且位于第三隔离结构200c与第四隔离结构200d之间。
请参照图2H，在衬底100与第二阱区112中分别形成掺杂区132与134。在本实施例中，掺杂区132与134具有第一导电型，例如为P型。在衬底100与第二阱区112中分别形成掺杂区132与134的方法例如包括以下步骤。首先，在衬底100上形成图案化的掩模层(未绘示)。接着，通过图案化的掩模层进行离子注入工艺。离子注入工艺所注入的掺杂例如是硼，掺杂的剂量例如是1E15 cm-2至5E15 cm-2。之后，移除上述的图案化的掩模层且进行热处理工艺，以在衬底100与第二阱区112中分别形成掺杂区132与134。形成后的掺杂区134第一隔离结构200a与第二隔离结构200b之间。形成后的掺杂区132位于第二隔离结构200b与源极区130之间。
请同时参照图1A、图1B以及图2H，在本发明的实施例中，转弯区域C的各区域中的顶掺杂区120b具有实质上相等的宽度WC，顶掺杂区120b之间具有直实质上相等的间隙宽度GC，因此，当相邻的两个顶掺杂区120b之中的掺杂扩散，其彼此之间的间隙会有实质上均匀分布的掺杂浓度。因此可降低半导体元件的击穿电压对于衬底的阻值的敏感度，从避免所形成的半导体元件的击穿电压受衬底的阻值的影响而降低。另一方面，由于本发明的工艺方法可降低半导体元件的击穿电压对于衬底的阻值的敏感度，因此，可以增加工艺的裕度(process window)。
以上所述的具体实施例，对本发明的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本发明的具体实施例而已，并不用于限制本发明，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。
Claims (10)
1.一种半导体元件，包括：
衬底，具有第一导电型；
阱区，具有第二导电型，设置于所述衬底中；
源极区与漏极区，具有所述第二导电型，所述漏极区位于所述衬底中，所述漏极区位于所述阱区中，其中所述源极区与所述漏极区之间包括多个直线区域以及多个转弯区域；
栅极结构，设置于所述源极区与所述漏极区之间的所述衬底上；
多个第一顶掺杂区，具有所述第一导电型，设置于每一所述多个直线区域中；以及
多个第二顶掺杂区，具有所述第一导电型，设置于每一所述多个转弯区域中且与所述每一转弯区域共形。
2.根据权利要求1所述的半导体元件，其中所述多个第二顶掺杂区的与所述衬底的表面平行的截面的形状包括跑道形、C字型或U字型。
3.根据权利要求1所述的半导体元件，其中所述多个第二顶掺杂区具有实质上相同的宽度，且各个第二顶掺杂区具有实质上单一的宽度。
4.根据权利要求1所述的半导体元件，其中所述每一转弯区域包括第一区域、第二区域与第三区域，所述第二区域位于所述第一区域与所述第三区域之间，且所述第三区域比所述第一区域接近所述漏极区，在所述第一区域的所述多个第二顶掺杂区之间的间隙宽度与所述多个第二顶掺杂区的宽度具有第一比例范围，在所述第二区域的所述多个第二顶掺杂区之间的间隙宽度与所述多个第二顶掺杂区的宽度具有第二比例范围，在所述第三区域的所述多个第二顶掺杂区之间的间隙宽度与所述多个第二顶掺杂区的宽度具有第三比例范围，所述第一比例范围与所述第二比例范围不同，且与所述第三比例范围不同。
5.根据权利要求4所述的半导体元件，其中所述第一比例范围为0.8～1.2；所述第二比例范围为1.0～1.4；所述第三比例范围为1.0～2.0。
6.一种半导体元件的制造方法，包括：
在具有第一导电型的衬底中形成阱区，所述阱区具有第二导电型；
在所述阱区中形成具有所述第一导电型的多个顶掺杂区；
在所述衬底上形成隔离结构，其中所述多个顶掺杂区位于所述隔离结构下方；
在所述衬底上形成栅极结构，其中所述栅极结构覆盖部分的所述隔离结构；以及
在所述栅极结构的一侧与所述隔离结构的一侧的所述衬底中分别形成具有所述第二导电型的源极区与漏极区，其中所述源极区与所述栅极结构相邻，所述漏极区与所述隔离结构相邻；
在每一转弯区域中的所述多个顶掺杂区与所述每一转弯区域共形。
7.根据权利要求6所述的半导体元件的制造方法，其中在所述每一转弯区域中的所述多个顶掺杂区的与所述衬底的表面平行的截面的形状包括跑道形、C字型或U字型。
8.根据权利要求6所述的半导体元件的制造方法，其中所述多个顶掺杂区具有实质上相同的宽度，且各个顶掺杂区具有实质上单一的宽度。
9.根据权利要求6所述的半导体元件的制造方法，其中所述每一转弯区域包括第一区域、第二区域与第三区域，所述第二区域位于所述第一区域与所述第三区域之间，且所述第三区域比所述第一区域接近所述漏极区，在所述第一区域的所述多个顶掺杂区之间的间隙宽度与所述多个顶掺杂区的宽度具有第一比例范围，在所述第二区域的所述多个顶掺杂区之间的间隙宽度与所述多个顶掺杂区的宽度具有第二比例范围，在所述第三区域的所述多个顶掺杂区之间的间隙宽度与所述多个顶掺杂区的宽度具有第三比例范围，所述第一比例范围与所述第二比例范围不同，且与所述第三比例范围不同。
10.根据权利要求9所述的半导体元件的制造方法，其中所述第一比例范围为0.8～1.2；所述第二比例范围为1.0～1.4；所述第三比例范围为1.0～2.0。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202010165603.2A CN113394286A (zh) | 2020-03-11 | 2020-03-11 | 半导体元件及其制造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202010165603.2A CN113394286A (zh) | 2020-03-11 | 2020-03-11 | 半导体元件及其制造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN113394286A true CN113394286A (zh) | 2021-09-14 |
Family
ID=77615288
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202010165603.2A Pending CN113394286A (zh) | 2020-03-11 | 2020-03-11 | 半导体元件及其制造方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN113394286A (zh) |
-
2020
- 2020-03-11 CN CN202010165603.2A patent/CN113394286A/zh active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6700175B1 (en) | Vertical semiconductor device having alternating conductivity semiconductor regions | |
| US20090111252A1 (en) | Method for forming deep well region of high voltage device | |
| TWI467766B (zh) | 金氧半場效電晶體及其製造方法 | |
| US8889518B2 (en) | LDMOS transistor with asymmetric spacer as gate | |
| EP3255654A1 (en) | Semiconductor device and fabrication method thereof | |
| US6603173B1 (en) | Vertical type MOSFET | |
| US9666485B2 (en) | Method for forming semiconductor device having super-junction structures | |
| US7666744B2 (en) | Method of manufacturing a semiconductor device having a trench surrounding plural unit cells | |
| TWI709196B (zh) | 半導體裝置及其形成方法 | |
| CN113394286A (zh) | 半导体元件及其制造方法 | |
| CN104900697A (zh) | 半导体装置及其制作方法 | |
| CN111987165B (zh) | 横向双扩散晶体管的制造方法 | |
| TWI677982B (zh) | 半導體元件及其製造方法 | |
| TWI727688B (zh) | 半導體元件及其製造方法 | |
| CN111162115B (zh) | 半导体元件及其制造方法 | |
| CN213093207U (zh) | 一种碳化硅平面栅mosfet元胞结构 | |
| CN111627984B (zh) | 超结器件及其制造方法 | |
| TWI738198B (zh) | 半導體元件及其製造方法 | |
| CN113224159A (zh) | 半导体元件及其制造方法 | |
| US9472665B2 (en) | MOS transistor and method for manufacturing MOS transistor | |
| CN116110937B (zh) | 碳化硅基mosfet器件及制作方法 | |
| TWI798825B (zh) | 半導體元件的製造方法 | |
| US20230352580A1 (en) | Three-dimensional transistor device having conformal layer | |
| TWI683438B (zh) | 半導體元件 | |
| CN118610269A (zh) | 一种碳化硅器件、其制作方法及电子器件 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination |