TWI511295B - 單一多晶矽板低導通電阻延伸汲極金屬氧化半導體裝置 - Google Patents

單一多晶矽板低導通電阻延伸汲極金屬氧化半導體裝置 Download PDF

Info

Publication number
TWI511295B
TWI511295B TW102130386A TW102130386A TWI511295B TW I511295 B TWI511295 B TW I511295B TW 102130386 A TW102130386 A TW 102130386A TW 102130386 A TW102130386 A TW 102130386A TW I511295 B TWI511295 B TW I511295B
Authority
TW
Taiwan
Prior art keywords
region
oxide layer
semiconductor device
implant
disposed
Prior art date
Application number
TW102130386A
Other languages
English (en)
Other versions
TW201444087A (zh
Inventor
Wing Chor Chan
Shyi Yuan Wu
Original Assignee
Macronix Int Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Macronix Int Co Ltd filed Critical Macronix Int Co Ltd
Publication of TW201444087A publication Critical patent/TW201444087A/zh
Application granted granted Critical
Publication of TWI511295B publication Critical patent/TWI511295B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/22—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities
    • H01L21/225—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities using diffusion into or out of a solid from or into a solid phase, e.g. a doped oxide layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/2654—Bombardment with radiation with high-energy radiation producing ion implantation in AIIIBV compounds
    • H01L21/26546—Bombardment with radiation with high-energy radiation producing ion implantation in AIIIBV compounds of electrically active species
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/063—Reduced surface field [RESURF] pn-junction structures
    • H01L29/0634—Multiple reduced surface field (multi-RESURF) structures, e.g. double RESURF, charge compensation, cool, superjunction (SJ), 3D-RESURF, composite buffer (CB) structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0638—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for preventing surface leakage due to surface inversion layer, e.g. with channel stopper
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H01L29/0653—Dielectric regions, e.g. SiO2 regions, air gaps adjoining the input or output region of a field-effect device, e.g. the source or drain region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H01L29/0852—Source or drain regions of field-effect devices of field-effect transistors with insulated gate of DMOS transistors
    • H01L29/0873—Drain regions
    • H01L29/0878—Impurity concentration or distribution
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/511—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures
    • H01L29/513—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures the variation being perpendicular to the channel plane
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66659—Lateral single gate silicon transistors with asymmetry in the channel direction, e.g. lateral high-voltage MISFETs with drain offset region, extended drain MISFETs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/66681—Lateral DMOS transistors, i.e. LDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7816—Lateral DMOS transistors, i.e. LDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
    • H01L29/7835—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's with asymmetrical source and drain regions, e.g. lateral high-voltage MISFETs with drain offset region, extended drain MISFETs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H01L29/0692—Surface layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42364—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity
    • H01L29/42368—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity the thickness being non-uniform

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Chemical & Material Sciences (AREA)
  • Toxicology (AREA)
  • Health & Medical Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Composite Materials (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Description

單一多晶矽板低導通電阻延伸汲極金屬氧化半導體裝置
本發明通常是有關於一種具有減少的電力導通電阻之半導體裝置，且特別是有關於一種具有低導通電阻(RON )之延伸汲極金屬氧化半導體(ED-MOS)電晶體。本發明亦有關於一種製造這種半導體裝置之方法。
第1圖顯示習知之延伸汲極n型金屬氧化半導體(ED-NMOS)電晶體之剖面圖。一般而言，一MOS包括一閘極區60、一源極區70以及一汲極區80。這個例示表現之MOS電晶體1係被配置在一基板5之上，基板5具有一沿著基板5配置之n型井深佈植10。基板5可能是一種供n通道MOS(NMOS)電晶體用之p型基板或p型磊晶，或一種供p通道MOS(pMOS)電晶體用之n型基板或n型磊晶。
一p型井15被配置在位於源極區70之n型井深佈植10中。一源極側p+摻雜區30、一源極側n+摻雜區25以及可選擇地一源極側n-摻雜區20，係被配置在p型井15中並定義一 供源極區70用之接觸區。一汲極側n+摻雜區35定義一供汲極區80用之接觸區。一場氧化物(FOX)層40定義供汲極區80用之接觸區以及供源極區70用之接觸區之界限。一多晶矽層50被配置橫越過FOX層40之一部分以及閘極氧化層45。
依據端子電壓，MOS電晶體具有三個操作模式。舉例而言，一MOS電晶體具有端子電壓Vg (閘極端子電壓)、Vs (源極端子電壓)以及Vd (汲極端子電壓)。當一在閘極與源極之間的偏壓Vgs 小於MOS電晶體之臨界電壓VTh 時，NMOS以一截止模式操作。本質上，在截止模式中，沒有通道發展且通道區中之電流Ids 係為零。
只要一通道電壓Vds 並未超過一飽和電壓Vds,sat ，那麼當偏壓Vgs 超過臨界電壓VTh 時，NMOS就會以一線性模式操作。一般而言，飽和電壓係被定義為小於臨界電壓VTh 之偏壓Vgs 。當NMOS處於線性模式時，電流Ids 隨著通道電壓Vds 增加。最後，當通道電壓Vds 超過飽和電壓Vds,sat 時，此通道被夾止(pinches off)且此電流飽和。當NMOS電晶體處於這個飽和模式時，Ids 係獨立於Vds 。
特別與一側向擴散金屬氧化半導體(LD-MOS)電晶體比較而言，一延伸汲極金屬氧化半導體(ED-MOS)電晶體之特徵為一相對高的特定導通電阻(RON )。然而，ED-MOS被視為比LD-MOS具有一減少的遮罩層之數目。傳統上，ED-MOS及LD-MOS之崩潰電壓已藉由降低漂移區中的摻質濃度或增加漂移 區之長度而增加。這會導致RON 的增加。
因此，在不打算進行限制的情況下，傳統上MOS電晶體之電流可能取決於任何一個半導體之區域中的摻質之型式與摻雜之程度、介電厚度與介電材料以及閘極材料。此外，如於此所揭露的，在增加崩潰電壓之MOS電晶體之設計方面的習知改變亦會增加RON 。
本技藝中對於一種增加崩潰電壓之MOS設計而不需要大幅地影響MOS電晶體之RON 仍然保有一項需求。反之，本技藝中對於減少RON 而不需要大幅地改變MOS電晶體之崩潰電壓仍然保有一項需求。
再者，本技藝中一項長期存在的需求以縮小功率半導體裝置之尺寸，仍然具有降低RON 而不需要折損崩潰電壓。
本發明之裝置之實施例亦可能假設針對一種具有減少的特定RON 而不需要實質上影響本裝置之崩潰電壓之半導體裝置。
本發明之一實施樣態提供一種譬如金屬氧化半導體(MOS)裝置之半導體裝置，其包括一基板；一井，配置在基板中；一摻雜淺汲極佈植，配置在實質上橫越過一漂移區之井中；以及一導電層，部分與基板隔開了一薄氧化物層而另一部分與基板隔開了一厚/薄氧化物層。依據本發明之一實施例，薄氧化物層之厚度可能小於厚/薄氧化物層之厚度。更進一步依據本發明之本實施 例，薄氧化物層之厚度係從大約30Å至大約180Å，而厚/薄氧化物層之厚度係從大約120Å至大約1100Å。
於本發明之一實施例中，半導體裝置可另外包括一個配置實質上橫越過厚/薄氧化物層之高溫氧化物(HTO)層。於本發明之某些實施例中，半導體裝置係為一延伸汲極n通道金屬氧化半導體(ED-NMOS)裝置。更進一步依據本實施例，ED-NMOS裝置之井係為一P井(PW)，而摻雜淺汲極佈植係為一n摻雜淺汲極(NDD)佈植。
於本發明之某些實施例中，NDD佈植中的一摻質濃度係從大約5x1012 原子/cm2 至大約1x1014 原子/cm2 。依據本發明之一實施例，當ED-NMOS裝置從一線性響應轉變至飽和時，一通道電流(Ids )對一通道電壓(Vds )之一斜率至少大約為6x10-5 A/μm-V。
依據本發明之一實施例，半導體裝置可包括一個配置在基板中之n型井深(NWD)佈植，其中PW配置於此NWD佈植中。於本發明之某些實施例中，ED-NMOS裝置另外包括一源極區、一通道區以及汲極區，源極區具有一配置在PW中之源極側n+摻雜區與一配置在PW中之源極側p+摻雜區，一通道區係由源極區與漂移區所定義，而汲極區具有配置在NDD佈植中之一汲極側n+摻雜區，於此汲極區係與位於通道區之相反側之漂移區鄰接。
於本發明之一實施例中，源極側p+摻雜區可具體形 成為一正方形p+摻雜區，其具有複數個由源極側n+摻雜區所包圍之p+正方形。於本發明之另一實施例，半導體裝置可另外包括一配置在NDD佈植中之p漂移佈植。於其他實施例中，本發明之一ED-NMOS具有一配置在NDD佈植中之p漂移佈植以及一具有複數個p+正方形之正方形p+摻雜區兩者，複數個p+正方形被分配以使沒有複數個p+正方形係與p漂移佈植對準。
本發明之半導體裝置可另外包括一n 型臨界電壓調整(NVt )佈植，其被配置在最接近基板之一表面之NDD佈植之至少一部分中。
於本發明之一實施例中，半導體裝置可另外包括至少一個隔離構造，但在某些實施例中可包括複數個隔離構造。舉例而言，於本發明之某些實施例中，一第一隔離構造於通道區之一相反側係與通道區鄰接，而一第二隔離構造於漂移區之另一相反側係與汲極區鄰接。於本發明之又某些其他實施例中，一第三隔離構造係由一閘極區及汲極區所定義，且實質上係與漂移區對準。依據本發明之任何一個前述實施例，這些隔離構造可以是一場氧化物(FOX)層、一淺溝槽隔離構造以及其組合之任何一個。
本發明之一實施樣態提供一種半導體裝置之製造方法。於本發明之一更特定的實施例中，一種延伸汲極n通道金屬氧化半導體(ED-NMOS)之製造方法包括：提供一基板；佈植一n型井深(NWD)佈植在基板中；驅入NWD佈植之一摻質；佈植一P井(PW)進入NWD佈植中；驅入PW之一摻質；以及佈植一n 摻雜淺汲極(NDD)佈植在P井中，用以實質上定義一漂移區，其配置於位於一側上之一通道區與位於另一側上之一汲極區之間，通道區與一源極區鄰接。
於本發明之一實施例中，ED-NMOS之製造方法可另外包括形成一隔離區在ED-NMOS裝置中。於本發明之某些實施例中，隔離區具有一場氧化物(FOX)層、一淺溝槽隔離構造以及其組合之任何一個。
依據本發明之一實施例，ED-NMOS裝置之製造方法可另外包括下述步驟：形成一個橫越過基板之厚氧化物層；蝕刻厚氧化物層以使其被配置在漂移區之至少一部分之上；形成一薄氧化物層，被配置橫越過基板與厚氧化物層，薄氧化物層與厚氧化物層形成一厚/薄氧化物層；以及配置一導電層橫越過薄氧化物層之一部分與厚/薄氧化物層另一部分。
於本發明之某些實施例中，ED-NMOS裝置之製造方法可選擇地包括下述步驟：佈植一源極側n-摻雜區在PW中；蝕刻厚/薄氧化物層；佈植一源極側n+摻雜區及一源極側p+摻雜區以定義一供源極區用之接觸部；以及佈植一汲極側n+摻雜區以定義另一供汲極區用之接觸部。
本發明之一額外實施樣態提供一種依據本發明之方法所製造之延伸汲極金屬氧化半導體(ED-MOS)電晶體。
本發明之這些實施例以及本發明之其他實施樣態與實施例將配合附圖在檢閱下述說明之時更顯清楚。然而，本發明 是由以下的申請專利範圍所特別界定。
1‧‧‧MOS電晶體
5‧‧‧基板
10‧‧‧n型井深佈植
15‧‧‧p型井
20‧‧‧源極側n-摻雜區
25‧‧‧源極側n+摻雜區
30‧‧‧源極側p+摻雜區
35‧‧‧汲極側n+摻雜區
40‧‧‧場氧化物(FOX)層
45‧‧‧閘極氧化層
50‧‧‧多晶矽層
60‧‧‧閘極區
70‧‧‧源極區
80‧‧‧汲極區
101‧‧‧ED-NMOS裝置
110‧‧‧基板
115‧‧‧犧牲氧化層
120‧‧‧NWD佈植/NWD
130‧‧‧P井(PW)
140‧‧‧NDD佈植
150‧‧‧源極側n-摻雜區
160‧‧‧源極側n+摻雜區
170‧‧‧源極側p+摻雜區
180‧‧‧汲極側n+摻雜區
185‧‧‧氮化矽層
190‧‧‧介電層/場氧化層
200‧‧‧薄氧化物層
202‧‧‧厚度
205‧‧‧厚氧化物層
210‧‧‧厚/薄氧化物層
212‧‧‧厚度
215‧‧‧被蝕刻氧化物層
220‧‧‧導電層
230‧‧‧閘極區
240‧‧‧源極區
250‧‧‧汲極區
260‧‧‧區域
270‧‧‧通道長度
280‧‧‧長度
290‧‧‧區域
301‧‧‧ED-NMOS裝置
310‧‧‧n型臨界電壓調整(NVT)佈植
311‧‧‧ED-NMOS裝置
320‧‧‧高溫氧化物(HTO)層
321‧‧‧ED-NMOS裝置
322‧‧‧厚度
330‧‧‧場氧化物(FOX)層
331‧‧‧ED-NMOS裝置
340‧‧‧淺溝槽隔離(STI)構造
341‧‧‧ED-NMOS裝置
350‧‧‧STI構造
351‧‧‧ED-NMOS裝置
360‧‧‧漂移佈植
361‧‧‧ED-NMOS裝置
380‧‧‧第一導電引線
390‧‧‧第二導電引線
401‧‧‧低側NMOS裝置
410‧‧‧基板
430‧‧‧PW
440‧‧‧NDD佈植
450‧‧‧源極側n-摻雜區
460‧‧‧源極側n+摻雜區
470‧‧‧源極側p+摻雜區
480‧‧‧汲極側n+摻雜區
490‧‧‧介電層
500‧‧‧薄氧化物層
510‧‧‧厚/薄氧化物層
515‧‧‧被蝕刻氧化物層
520‧‧‧導電層
530‧‧‧閘極區
540‧‧‧源極區
550‧‧‧汲極區
551‧‧‧ED-NMOS裝置
560‧‧‧n+摻雜區
570‧‧‧p+摻雜區
601‧‧‧製造方法
610‧‧‧基板
620‧‧‧n型井深(NWD)
630‧‧‧NWD佈植
640‧‧‧P井(PW)
650‧‧‧PW
660‧‧‧n摻雜淺汲極(NDD)佈植
670‧‧‧氮化矽層
680‧‧‧場氧化層
690‧‧‧氮化矽層
700‧‧‧犧牲氧化層
710‧‧‧厚氧化物層
720‧‧‧厚氧化物層
730‧‧‧薄氧化物層
740‧‧‧導電層
750‧‧‧n-,p-摻雜區
760‧‧‧四乙氧基矽烷(TEOS)層
770‧‧‧TEOS氧化物層
780‧‧‧源極側n+,p+摻雜區
在已總括地說明本發明後，現在將參考未必按比例繪製之附圖，且其中：第1圖為一習知之延伸汲極n型金屬氧化半導體(ED-NMOS)裝置之剖面圖；第2A圖為依據本發明之一實施例之一ED-NMOS裝置之剖面圖；第2B圖係為第2A圖之ED-NMOS裝置之一部分之詳細視圖；第3A圖為關於習知之ED-NMOS裝置之一通道電流Ids 對一通道電壓Vds 之圖式；第3B圖為依據本發明之某些實施例之關於一ED-NMOS裝置之一通道電流Ids 對一通道電壓Vds 之圖式；第4圖為依據本發明之另一實施例之一ED-NMOS裝置之剖面圖；第5圖為依據本發明之另一實施例之一ED-NMOS裝置之剖面圖；第6圖為依據本發明之另一實施例之一ED-NMOS裝置之剖面圖；第7圖為依據本發明之另一實施例之一ED-NMOS裝置之剖面圖；第8圖為依據本發明之另一實施例之一ED-NMOS裝置之剖 面圖；第9圖為依據本發明之另一實施例之一低側n通道金屬氧化半導體(NMOS)裝置之剖面圖；第10A圖為依據本發明之另一實施例之一ED-NMOS裝置之剖面圖；第10B圖為第10A圖之ED-NMOS裝置之俯視圖；第11A圖為依據本發明之另一實施例之一ED-NMOS裝置之等角視圖；第11B圖為第11A圖之ED-NMOS裝置之俯視圖；第11C圖為沿著CC’剖面線之第11B圖之ED-NMOS裝置之剖面圖；第11D圖為沿著DD’剖面線之第11B圖之ED-NMOS裝置之剖面圖；第12A圖為依據本發明之另一實施例之一ED-NMOS裝置之等角視圖；第12B圖為第12A圖之ED-NMOS裝置之俯視圖；第12C圖為沿著CC’剖面線之第12B圖之ED-NMOS裝置之剖面圖；第12D圖為沿著DD’剖面線之第12B圖之ED-NMOS裝置之剖面圖；第13A圖為依據本發明之一實施例之具有一長方形構造之一ED-NMOS裝置之俯視圖；第13B圖為依據本發明之一實施例之具有一正方形構造之一ED-NMOS裝置之俯視圖； 第13C圖為依據本發明之一實施例之具有一圓形構造之一ED-NMOS裝置之俯視圖；第14A-14H圖為依據本發明之一實施例之在完成一ED-NMOS裝置之各種製造步驟之後的一ED-NMOS裝置之剖面圖；以及第15圖係為依據本發明之一實施例之一ED-NMOS裝置之各種製造步驟之製程流程圖。
現在將參考附圖而更完全說明本發明之某些實施例於下文中，於附圖中顯示本發明之某些實施例，而非所有實施例。的確，本發明之各種實施例可能以許多不同的形式被具體化，且不應被解釋成受限於此所提出之實施例，反之，提供這些實施例，俾能使這個揭露書將滿足適用法律規定。
如說明書及以下申請專利範圍中所使用的，除非上下文清楚地表示，否則單數形式"一"、"一個"以及"此"包括複數對象。舉例而言，提及的"一種半導體裝置"包括複數個這種半導體裝置。
雖然於此採用特定之用語，但它們只被使用在一般及描述的意義上且不是為了限制之目的。所有專門用語(包括如於此所使用的技術及科學專門用語)具有與熟習本項技藝者通常理解到的意思相同的意思，除非專門用語已以其他方式被定義，否則本發明屬於此。吾人將更進一步理解到例如常用字典中所定義 的那些專門用語，應被解釋成具有本發明所屬之熟習本項技藝者所通常理解的意思。吾人將更進一步理解到，例如常用字典中所定義的那些專門用語應被解釋成具有與它們在相關技藝與目前的揭露書之上下文中的意思一致的意思。除非揭露書於此明確地如此定義，否則這種常用的專門用語將不會以一種理想化的或過於正式的意義被解釋。
發明人已想出一種關於一MOS控制功率半導體裝置之嶄新構造。第2A圖係為依據本發明之一實施例之一延伸汲極n型金屬氧化半導體(ED-NMOS)裝置之剖面之例示說明的實施例。第2A圖之例示ED-NMOS裝置101具有一基板110(譬如一p型基板或甚至一p型磊晶(p-epi)層)，一n型井深(NWD)120佈植係配置於其上。一P井(PW)130係於一源極區240被配置在NWD120之內。一n摻雜淺汲極(NDD)佈植140係配置在PW 130中，實質上橫越過延伸進入一汲極區250中之一漂移區。可選擇地，一源極側n-摻雜區150可配置在PW 130中。
雖然源極側n-摻雜區150係本發明之任何一個ED-NMOS裝置可選配的，但關於輕摻雜汲極n通道金屬氧化半導體(LDD NMOS)之本發明之實施例通常需要源極側n-摻雜區。相對於本發明之ED-PMOS裝置，一源極側p-摻雜區是可選配的；然而，關於輕摻雜汲極p通道金屬氧化半導體(LDD PMOS)之本發明之實施例通常需要源極側p-摻雜區。
第2A圖之ED-NMOS裝置101亦包括一源極側n+ 摻雜區160及一源極側p+摻雜區170，其於源極區240被配置在PW 130中以形成一源極接觸區。一汲極側n+摻雜區180係被配置在NDD佈植140中以定義一供汲極區250用之接觸區。
於本發明之例示實施例中，NDD佈植140之一摻質濃度可從大約1x1012 原子/cm2 至大約5x1015 原子/cm2 。於本發明之某些實施例中，NDD佈植140之摻質濃度係從大約5x1012 原子/cm2 至大約1x1014 原子/cm2 。
一介電層190定義一供源極區240用之接觸區之源極側p+摻雜區170之外界限，以及一位於汲極區250之汲極側n+摻雜區180之外界限。於本發明之一個實施例中，介電層190可能是一場氧化物(FOX)層。於本發明之某些實施例中，介電層190可能被設計成作為一隔離構造之功能。
於本發明之一個實施例中，一隔離構造可能與汲極區之一側鄰接，與汲極區之另一側相對且汲極區之另一側與漂移區鄰接。於本發明之另一實施例中，一隔離區可能與源極區之一側鄰接，與源極區之另一側相對且源極區之另一側與通道區鄰接。
一薄氧化物層200係被配置橫越過基板之一部分，此一部分開始在源極區240之接觸區結束於源極側n+摻雜區160的附近，並經由閘極區230延續至在一厚/薄氧化物層210開始的附近。一導電層220係被配置橫越過薄氧化物層200之一部分與厚/薄氧化物層210。厚/薄氧化物層210係與一被蝕刻氧化物層 215鄰接。被蝕刻氧化物層215從厚/薄氧化物層210延續，並延續橫越過汲極區250，直到其於汲極區250之對向側接觸介電層190為止。於本發明之某些實施例中，汲極區250藉材料接觸n+摻雜區180。
依據本發明之一例示實施例，基板可能是一非磊晶層，譬如一p型基板或一n型基板。於本發明之某些其他實施例中，基板可能是一磊晶層或可包括一磊晶層，譬如一p型磊晶(p-epi)層或一n型磊晶(n-epi)層。於本發明之又其他實施例中，基板可能是一矽覆絕緣層(Silicon On Insulator)構造，譬如一p型或一n型SOI構造。
依據本發明之某些實施例，兩個導電層構造之閘極材料可以是一多晶矽、一金屬或一矽化物多晶矽。多晶矽間絕緣體可以是一種氧化物或一種氧化物-氮化物-氧化物(ONO)或一種高K絕緣體。於本發明之某些實施例中，第一導電層及第二導電層可能被設計成具有實質上相同的偏壓。於本發明之某些其他實施例，第一導電層及第二導電層可能被設計成具有不同的偏壓。
本發明與一習知之延伸汲極金屬氧化半導體場效電晶體(EDMOSFET)比較而言，本發明之MOS構造增加閘極區230與汲極區250之間的崩潰電壓，且漂移區中之電流流動路徑有效地被縮短以減少裝置之RON 。
2B圖顯示第2A圖中所識別之區域260之詳細視圖。更特別是， 有效的通道長度270因為NDD佈植140之結果而被縮短。一個大約位於NDD佈植140之表面之擴散邊界之長度280可從大約0.1μm延伸至大約1μm。第2B圖亦確認薄氧化物層200之厚度202與厚/薄氧化物層210之厚度212。
於本發明p型摻質(例如硼)譬如可能傾向於在熱處理之後擴散出去，藉以對基板形成產生影響。於本發明之例示實施例中，可能利用減少p型摻質基板之範圍藉以在後來的熱處理之時留下基板之佈植製程技術。
於本發明之某些實施例中，薄氧化物層200之厚度202係小於厚/薄氧化物層210之厚度212。於本發明之某些其他實施例中，薄氧化物層200之厚度212實質上可能小於厚/薄氧化物層210之厚度212。於本發明之例示實施例中，薄氧化物層200之厚度202可能從大約20Å至大約250Å。於本發明之某些其他例示實施例中，薄氧化物層200之厚度202係從大約30Å至大約180Å。依據本發明之例示實施例，厚/薄氧化物層210之厚度212可能從大約95Å至大約1,500Å。於本發明之某些其他例示實施例中，厚/薄氧化物層210之厚度212係從大約120Å至大約1,100Å。
在與習知之半導體裝置比較時，發明人考慮到半導體裝置之設計導致類飽和效應(quasi-saturation effect)效應之減少。第3A圖顯示關於習知之ED-NMOS裝置之一通道電流Ids 對一通道電壓Vds 之圖式。如第3A圖所示，習知之ED-NMOS裝置顯現一相當強大的類飽和效應。如區域290所示，當裝置從一大 致線性響應轉變至飽和時，一強大的類飽和效應係由一相當小的斜率所標記。
經由比較，第3B圖顯示依據本發明之某些實施例之關於一ED-NMOS裝置之一通道電流Ids 對一通道電壓Vds 之圖式。如第3B圖所示，本發明之一種ED-NMOS實質上可降低類飽和效應，且相對於習知之裝置所顯現的斜率，當裝置從一線性響應轉變至飽和時，其可能的特徵為一較大的斜率。於本發明之一實施例中，當本發明之一裝置從一線性響應轉變至飽和時，曲線之斜率可能是習知之裝置之兩倍以上的斜率。於本發明之某些實施例中，當裝置從一大致線性響應轉變趨近於飽和時，Ids 對Vds 之斜率至少大約是6x10-5 A/μm-V。
第4圖顯示依據本發明之另一實施例之一ED-NMOS裝置之剖面圖。依據第4圖之本實施例，除了具有第2A圖之NDD佈植140以外，舉例而言，ED-NMOS裝置301另外包括一n型臨界電壓調整(NVT)佈植310。依據本發明之一實施例，NVT佈植310可能被配置在最接近基板110之一表面之NDD佈植140之至少一部分中，如第4圖之例示實施例所示。在不打算被理論所界限的情況下，在本發明之一實施例中，NVT佈植310可導致特定RON 減少。於本發明之例示實施例中，NVT佈植310中之摻質濃度範圍可從大約1x1012 原子/cm2 至大約5x1015 原子/cm2 。於本發明之某些其他實施例中，NVT佈植310中之摻質濃度範圍可能從大約5x1012 原子/cm2 至大約1x1014 原子/cm2 。
第5圖顯示依據本發明之另一實施例之一ED-NMOS裝置之剖面圖。依據第5圖之本實施例，除了具有第2A圖之NDD佈植140以外，舉例而言，ED-NMOS裝置311另外包括一高溫氧化物(HTO)層320，其實質上沿著厚/薄氧化物層210被配置且在厚/薄氧化物層210與導電層220之間。依據本發明之例示實施例，HTO層320之厚度322可能從大約120Å至大約600Å。於本發明之某些其他實施例中，HTO層320之厚度322係從大約180Å至大約500Å。
第6圖顯示依據本發明之另一實施例之一ED-NMOS裝置之剖面圖。依據第6圖之本實施例，除了具有第2A圖之NDD佈植140以外，舉例而言，ED-NMOS裝置321包括被圖案化以形成一個在閘極區230與汲極區250之間的隔離構造之一場氧化物(FOX)層330，如第6圖所示實質上與漂移區對準。在不打算被理論所界限的情況下，於本發明之一實施例中，具有藉由使用FOX層330而形成之附加隔離構造之ED-NMOS裝置321可改善汲極至閘極之崩潰電壓(VBD )。
第7圖顯示依據本發明之另一實施例之一ED-NMOS裝置之剖面圖。除了意圖提供一隔離構造之介電層190(例如一場氧化層)已被一淺溝槽隔離(STI)構造340所置換(如第7圖之例示實施例所示)以外，第7圖中所表示之一ED-NMOS裝置331之實施例係類似於以第2A圖表示之ED-NMOS裝置101之實施例。
依據本發明之某些實施例，裝置之隔離構造可包括一個或多個淺溝槽隔離(STI)構造。於本發明之某些實施例中，隔離構造可包括一場氧化層以及一個或多個STI構造。
因此，第7圖之STI構造340只是一個顯示一STI構造配置之使用之例示實施例。被本發明包圍之其他構造之非限制例包括：譬如矽的局部氧化(LOCOS)製程以提供裝置邊緣之隔離；譬如淺溝槽隔離(STI)製程以供裝置邊緣之隔離用；譬如深溝槽隔離(DTI)製程以供裝置邊緣之隔離用；譬如矽覆絕緣層(SOI)製程以供裝置邊緣及/或裝置基板之隔離用；譬如n磊晶(n-epi)或p磊晶(p-epi)層以供裝置基板之隔離用；以及甚至是非磊晶製程。
於本發明之某些例示實施例中，在一n通道延伸汲極金屬氧化半導體(ED-NMOS)中採用一雙閘極氧化物設計及一多重降低表面電場(RESURF)。於某些其他例示實施例中，在一p通道延伸汲極金屬氧化半導體(ED-PMOS)中可能採用本發明之雙閘極氧化物設計及多重RESURF。於本發明之某些其他實施例中，為ED-MOS所採用的發明構造亦可被應用至一n通道側向擴散金屬氧化物場效電晶體(LDMOSFET)或一p通道LDMOSFET。
第8圖顯示依據本發明之另一實施例之一ED-NMOS裝置之剖面圖。依據第8圖之本實施例，除了具有第7圖之NDD佈植140以外，舉例而言，ED-NMOS裝置341另外包括配置在裝置之漂移區中之另一STI構造350。在不打算被理論所界限的情況下，依據本發明之某些實施例，第8圖之ED-NMOS 裝置341之另一STI構造350可改善汲極至閘極之崩潰電壓(VBD )。
第9圖顯示依據本發明之另一實施例之一NMOS裝置之剖面圖。第9圖之一低側NMOS裝置401之例示實施例顯示如何可能只以一P井(PW)置換NWD佈植120以形成低側NMOS裝置401。第9圖之低側NMOS裝置401包括一基板410，其具有配置於其中之一PW 430。低側NMOS裝置401另外包括一NDD佈植440，其配置在PW 430中實質上橫越過延伸進入一汲極區550之一漂移區，其係為本發明之某些裝置之特徵。
可選擇地，一源極側n-摻雜區450可被配置在PW 430中。雖然源極側n-摻雜區450係為本發明之任何一個低側NMOS裝置可選配的，但關於輕摻雜汲極n通道金屬氧化半導體(LDD NMOS)之本發明之實施例大致需要源極側n-摻雜區。相對於本發明之低側PMOS裝置，一源極側p-摻雜區是可選配的；然而，關於輕摻雜汲極p通道金屬氧化半導體(LDD PMOS)之本發明之實施例大致需要源極側p-摻雜區。
第9圖之低側NMOS裝置401亦包括一源極側n+摻雜區460及一源極側p+摻雜區470，其於源極區540被配置在PW 430中以形成一源極接觸區。一汲極側n+摻雜區480係被配置在NDD佈植440中以定義一供汲極區550用之接觸區。
於本發明之例示實施例中，NDD佈植440之一摻質濃度可能從大約1x1012 原子/cm2 至大約5x1015 原子/cm2 。於本發 明之某些其他實施例中，NDD佈植440之摻質濃度可能從大約5x1012 原子/cm2 至大約1x1014 原子/cm2 。
一介電層490定義一個供源極區540用之接觸區之源極側p+摻雜區470之外界限，以及一個位於汲極區550之汲極側n+摻雜區480之外界限。於本發明之例示實施例中，介電層490可能是一種場氧化物(FOX)層。
一薄氧化物層500係被配置橫越過基板之一部分，其開始在源極區540之接觸區結束於源極側n+摻雜區460的附近並經由閘極區530延續至在一厚/薄氧化物層510開始的附近。一導電層520係被配置橫越過薄氧化物層500之一部分與厚/薄氧化物層510。厚/薄氧化物層510係與一被蝕刻氧化物層515鄰接。被蝕刻氧化物層515從厚/薄氧化物層510延續並延續橫越過汲極區550，直到其於汲極區550之對向側接觸介電層190為止。
第10A圖顯示依據類似於第2A圖之實施例之本發明之另一實施例之一ED-NMOS裝置之剖面圖。第10A圖之ED-NMOS裝置551具有一正方形p+摻雜區570，於此p+摻雜區570之複數個p+正方形係於源極區240而由一n+摻雜區560所包圍。於本發明正方形p+摻雜區570可允許ED-NMOS裝置551之面積更進一步變小。第10B圖顯示第10A圖之ED-NMOS裝置551之俯視圖，其顯示正方形p+摻雜區570於源極側之分佈。
第11A圖顯示依據本發明之另一實施例之一ED-NMOS裝置之等角視圖。第11A圖之ED-NMOS裝置351包 括一p漂移佈植360，其被配置在ED-NMOS裝置351之一多重RESURF層組態中的NDD佈植140。第11B圖顯示第11A圖之ED-NMOS裝置351之俯視圖。第11B圖顯示橫越過ED-NMOS裝置351之p漂移佈植360之離散化分佈。
第11C圖顯示沿著C-C’剖面線之第11B圖之ED-NMOS裝置351之剖面圖。第11D圖顯示沿著D-D’剖面線之第11B圖之ED-NMOS裝置351之剖面圖。如第11C圖所示，於此半導體之區域中，不存在有p漂移佈植360。另一方面，第11D圖之ED-NMOS裝置351之區域顯示p漂移佈植360之離散化區段之分佈。
第12A圖顯示依據本發明之另一實施例之一ED-NMOS裝置之等角視圖。ED-NMOS裝置361具有一種類似於第11A圖之組態之多重RESURF層。然而，第12A圖之ED-NMOS裝置係被設計成具有一正方形p+摻雜區570，其係被設計成與離散化p漂移佈植360交替。ED-NMOS裝置361亦包括一分配橫越過源極區之第一導電引線380與一分配橫越過汲極區之第二導電引線390。
舉例說明，第12B圖顯示第12A圖之ED-NMOS裝置361之俯視圖，其顯示離散化p漂移佈植360與正方形p+摻雜區570。第12C圖顯示沿著C-C’剖面線之第12B圖之剖面圖。如第12C圖所示，當一正方形p+摻雜區570出現在一區段中時，將不會有任何p漂移佈植360以對應至那個區段中之正方形 p+摻雜區570。然而，在另一個例如第12D圖所顯示之切割區段，其顯示沿著D-D’剖面線之第12B圖之剖面圖，當一p漂移佈植360出現在一區段中時，將不會有任何分段的p+摻雜區570以對應至那個區段中之p漂移佈植360。依據本發明之本實施例，p漂移佈植360與正方形p+摻雜區570將遍及ED-NMOS裝置361延續至交替位置。亦即，包括正方形p+摻雜區570之複數個p+正方形係被分配以使它們將不會與p漂移佈植360對準。
如於此更進一步討論的，一般而言，依據本發明之某些實施例，厚/薄氧化物層之厚度將大於薄閘極氧化層之厚度。依據本發明之某些其他實施例，用於隔離及/或STI構造之介電層之厚度將大於厚/薄氧化物層之厚度。
本發明之一種裝置可能遵循如譬如意圖使用此裝置所可能指定的任何幾何上的組態。構造設計及幾何組態之非限制例包括條帶構造、長方形構造、六角形構造、八角構造、圓形構造以及正方形構造。舉例而言，這種例示構造之任何一個可能使用於形成一n通道EDMOS、一p通道EDMOS、一n通道LDMOS或一p通道LDMOS。
導電層有許多形狀。導電層之形狀之非限制例包括齒狀構造(譬如一圓齒構造)或三角構造。
第13A圖顯示依據本發明之一實施例之具有一長方形構造之一ED-NMOS裝置之俯視圖。第13A圖之ED-NMOS之構造顯示下述大致位置：包括一源極側n+摻雜區160及一源極側 p+摻雜區170之源極區240；包括一汲極側n+摻雜區180之一汲極區250以及包括一導電層220及一厚/薄氧化物層210之閘極區230。依據本發明之一實施例，汲極側n+摻雜區180可能被配置在一NDD佈植中。
第13B圖顯示依據本發明之一實施例之具有正方形構造之ED-NMOS裝置之俯視圖。第13B圖之ED-NMOS之構造顯示下述大致位置：包括一源極側n+摻雜區160及一源極側p+摻雜區170之源極區240；包括一汲極側n+摻雜區180之一汲極區250以及包括一導電層220及一厚/薄氧化物層210之閘極區230。依據本發明之一實施例，汲極側n+摻雜區180可能被配置在一NDD佈植中。
第13C圖顯示依據本發明之一實施例之具有圓形構造之ED-NMOS裝置之俯視圖。第13C圖之ED-NMOS之構造顯示下述大致位置：包括一源極側n+摻雜區160及一源極側p+摻雜區170之源極區240；包括一汲極側n+摻雜區180之一汲極區250以及包括一導電層220及一厚/薄氧化物層210之閘極區230。依據本發明之一實施例，汲極側n+摻雜區180可能被配置在一NDD佈植中。
第15圖係為顯示依據本發明之一實施例之ED-NMOS裝置之各種製造步驟之製程流程圖。ED-NMOS裝置之製造方法601可包括下述步驟：提供一基板610；佈植一n型井深(NWD)620佈植；以及驅入NWD佈植630之一摻質。第14A 圖顯示在完成ED-NMOS裝置之製造方法601之這些各種步驟之後的一裝置之剖面圖。第14A圖顯示一基板110與塗敷之NWD佈植120。第14A圖亦顯示一種塗敷至基板110之犧牲氧化層115。
如於此所說明的，本發明之半導體裝置之製造方法之任何一步驟可具有複數個子步驟。經由說明，一個列舉佈植一井之步驟譬如可包括藉由使用一光刻製程佈植此井所需要之子步驟作為一非限制例。一個使用光刻佈植此井之步驟可包括清洗基板、沈積一阻障層、塗敷一光阻、軟烘烤此光阻、使一遮罩對準至裝置、藉由使用一光使裝置上之一圖案曝光、顯影此光阻，硬烘烤此光阻、佈植此井以及剝離此光阻之任一種、其任何組合，或甚至所有的子步驟。
ED-NMOS裝置之製造方法601可另外包括佈植一P井(PW)640並驅入PW 650之一摻質。第14B圖顯示在完成ED-NMOS裝置之製造方法601之這些各種步驟之後的ED-NMOS之剖面圖。第14B圖顯示使用這些步驟所佈植之PW 130。
ED-NMOS裝置之製造方法601可另外包括佈植一n摻雜淺汲極(NDD)佈植660。第14C圖顯示在完成ED-NMOS裝置之製造方法601之這個步驟之後的裝置之剖面圖。第14C圖顯示使用這個步驟所沈積之NDD佈植140。
ED-NMOS裝置之製造方法601可另外包括形成一氮化矽層670及形成一場氧化層680之步驟。第14D圖顯示在完成ED-NMOS裝置之製造方法601之這些各種步驟之後的裝置之 剖面圖。第14D圖顯示所形成之氮化矽層185與透過這些步驟之發展而氧化之場氧化層190。
ED-NMOS裝置之製造方法601可另外包括下述步驟：移除氮化矽層690；移除犧牲氧化層700；形成一厚氧化物層710；以及蝕刻厚氧化物層720。第14E圖顯示在完成ED-NMOS裝置之製造方法601之這些各種步驟之後的裝置之剖面圖。第14E圖顯示起因於這些步驟之犧牲氧化層115及氮化矽層185已被移除，且厚氧化物層205已被形成並被蝕刻。
一ED-NMOS裝置之製造方法601可另外包括形成一薄氧化物層730。第14F圖顯示在完成ED-NMOS裝置之製造方法601之這個步驟之後的裝置之剖面圖。第14F圖顯示使用這個步驟而沈積之薄氧化物層200。此外，薄氧化物層已被沈積於厚氧化物層205上，用以形成厚/薄氧化物層210。
ED-NMOS裝置之製造方法601可另外包括沈積一導電層740。第14G圖顯示在完成ED-NMOS裝置之製造方法601之這個步驟之後的裝置之剖面圖。第14G圖顯示使用這個步驟而沈積之導電層220。
ED-NMOS裝置之製造方法601可另外包括：可選擇地佈植一源極側n-摻雜區以及可選擇地佈植一p-摻雜區750；沈積一種四乙氧基矽烷(TEOS)層760；蝕刻TEOS氧化物層770；以及佈植一源極側n+摻雜區、一汲極側n+摻雜區以及一源極側p+摻雜區780。第14H圖顯示在完成ED-NMOS裝置之製造方法 601之這些各種步驟之後的ED-NMOS之剖面圖。第14H圖此外顯示一源極側n-摻雜區150，其可選擇地被佈植在EDMOS裝置中；由厚/薄氧化物層210之蝕刻所產生的之一被蝕刻氧化物層215；以及一源極側n+摻雜區160、一汲極側n+摻雜區180與一由後佈植步驟所形成之源極側p+摻雜區170。
雖然未顯示於附圖中，但是一種ED-NMOS裝置之製造方法可包括沈積一層間介電(ILD)層及沈積一金屬層。當然，依據本發明之某些實施例，被金屬間介電層隔開之一個或多個額外金屬層亦可被塗敷至ED-NMOS。
依據本發明之另一實施例，一種ED-NMOS裝置之製造方法包括提供一基板；佈植一n型井深(NWD)佈植在基板中；驅入NWD佈植之一摻質；佈植一P井(PW)進入NWD佈植中；驅入PW之一摻質；以及佈植一n摻雜淺汲極(NDD)佈植在P井中，用以實質上定義一漂移區。
一種ED-NMOS裝置之製造方法可另外包括形成複數個隔離區在ED-NMOS裝置中，其中複數個隔離區係為一場氧化層、一淺溝槽隔離構造及其任何組合之任一種。
一種ED-NMOS裝置之製造方法可另外包括：形成一橫越過基板之厚氧化物層；蝕刻厚氧化物層以使其被配置在漂移區之至少一部分之上；形成一薄氧化物層，配置橫越過基板與厚氧化物層；以及配置一導電層橫越過薄氧化物層之一部分與一厚/薄氧化物層之一部分。
一種ED-NMOS裝置之製造方法可另外包括：佈植一源極側n-摻雜區在PW中；蝕刻厚/薄氧化物層；以及佈植一源極側n+摻雜區、一汲極側n+摻雜區以及一源極側p+摻雜區。
本發明之方法可能被應用來製造一ED-PMOS裝置、一LD-NMOS裝置、一LD-PMOS裝置、或甚至是一種熟習本項技藝者在參閱本揭露書後所熟知的LLDMOS裝置。
本發明之實施樣態提供製造本發明之半導體裝置之數種方法。具有通常技藝者在參閱本揭露書後所熟知的任何製程，可能用於製造本發明之半導體裝置。
於此所提出之本發明之多數修改及其他實施例將浮現在熟習這些發明所附屬之本項技藝者(具有上述說明及相關圖式中所提供的教導之益處)的腦海。因此，吾人應理解到本發明並非受限於所揭露的特定實施例，且修改及其他實施例係意圖被包括在以下申請專利範圍之範疇之內。此外，雖然上述說明及相關的圖式在元件及/或功能之某些例示組合之上下文中說明了例示實施例，但吾人應意識到元件及/或功能之不同的組合，可能在不背離以下申請專利範圍之範疇之下由替代實施例所提供。在這點上，舉例而言，不同於上述詳細說明的那些元件及/或功能之組合亦被考慮成可能在以下申請專利範圍之某些中被提出。雖然於此採用特定之用語，但它們只被使用在一般的及描述的意義上且不是為了限制之目的。
101‧‧‧ED-NMOS裝置
110‧‧‧基板
120‧‧‧NWD佈植/NWD
130‧‧‧P井(PW)
140‧‧‧NDD佈植
150‧‧‧源極側n-摻雜區
160‧‧‧源極側n+摻雜區
170‧‧‧源極側p+摻雜區
180‧‧‧汲極側n+摻雜區
190‧‧‧介電層/場氧化層
200‧‧‧薄氧化物層
210‧‧‧厚/薄氧化物層
215‧‧‧被蝕刻氧化物層
220‧‧‧導電層
230‧‧‧閘極區
240‧‧‧源極區
250‧‧‧汲極區
260‧‧‧區域

Claims (19)

  1. 一種半導體裝置，包括：一基板；一井，配置在該基板中；一摻雜淺汲極佈植，配置在實質上橫越過一漂移區之該井中；一導電層，部分與該基板隔開了一薄氧化物層而另一部分與該基板隔開了一厚/薄氧化物層；以及一高溫氧化物層，配置實質上橫越過該厚/薄氧化物層。
  2. 如申請專利範圍第1項所述之半導體裝置，其中該薄氧化物層之一厚度係小於該厚/薄氧化物層之一厚度。
  3. 如申請專利範圍第2項所述之半導體裝置，其中該薄氧化物層之該厚度係從大約30Å至大約180Å，而該厚/薄氧化物層之該厚度係從大約120Å至大約1100Å。
  4. 如申請專利範圍第1項所述之半導體裝置，其中該半導體裝置係為一延伸汲極n通道金屬氧化半導體(ED-NMOS)裝置，該井係為一P井(PW)，而該摻雜淺汲極佈植係為一n摻雜淺汲極(NDD)佈植。
  5. 如申請專利範圍第4項所述之半導體裝置，其中該NDD佈植中之一摻質之一濃度係從大約5x1012 原子/cm2 至大約1x1014 原子/cm2 。
  6. 如申請專利範圍第5項所述之半導體裝置，其中當該 ED-NMOS裝置從一線性響應轉變至飽和時，一通道電流(Ids )對一通道電壓(Vds )之一斜率至少大約為6x10-5 A/μm-V。
  7. 如申請專利範圍第4項所述之半導體裝置，更包括一配置在該基板中之n型井深(NWD)佈植，其中該PW係配置在該NWD佈植中。
  8. 如申請專利範圍第4項所述之半導體裝置，更包括：一源極區，具有一配置在該PW中之源極側n+摻雜區與一配置在該PW中之源極側p+摻雜區；一通道區，由該源極區與該漂移區所定義；以及一汲極區，具有一配置在該NDD佈植中之汲極側n+摻雜區，該汲極區與位於該通道區之一相反側之該漂移區鄰接。
  9. 如申請專利範圍第8項所述之半導體裝置，其中該源極側p+摻雜區係為一正方形p+摻雜區，其具有複數個由該源極側n+摻雜區所包圍之p+正方形。
  10. 如申請專利範圍第8項所述之半導體裝置，更包括一n型臨界電壓調整佈植，其被配置在最接近該基板之一表面之該NDD佈植之至少一部分中。
  11. 如申請專利範圍第8項所述之半導體裝置，更包括複數個隔離構造，其中該些隔離構造之一第一隔離構造係於該通道區之一相反側與該源極區鄰接，而該些隔離構造之一第二隔離構造係於該漂移區之另一相反側與該汲極區鄰接。
  12. 如申請專利範圍第11項所述之半導體裝置，其中該些 隔離構造之一第三隔離構造係由一閘極區及該汲極區所定義，且實質上係與該漂移區對準。
  13. 如申請專利範圍第11項所述之半導體裝置，其中該些隔離構造是一場氧化層、一淺溝槽隔離構造以及其組合之任一種。
  14. 如申請專利範圍第8項所述之半導體裝置，更包括一配置在該NDD佈植中之p漂移佈植。
  15. 如申請專利範圍第14項所述之半導體裝置，其中該源極側p+摻雜區係為一正方形p+摻雜區，其具有複數個由該源極側n+摻雜區所包圍之p+正方形，且該些p+正方形沒有與該p漂移佈植對準。
  16. 一種半導體裝置之製造方法，包括：提供一基板；佈植一n型井深(NWD)佈植在該基板中；驅入該NWD佈植之一摻質；佈植一P井(PW)進入該NWD佈植中；驅入該PW之一摻質；以及佈植一n摻雜淺汲極(NDD)佈植在該P井中，用以實質上定義一漂移區，其配置於在一側上之一通道區與在一另一側上之一汲極區之間，該通道區與一源極區鄰接。
  17. 如申請專利範圍第16項所述之半導體裝置之製造方法，更包括：形成一隔離區在該半導體裝置中，該隔離區具有一 場氧化層、一淺溝槽隔離構造以及其組合之任一種。
  18. 如申請專利範圍第17項所述之半導體裝置之製造方法，更包括：形成一橫越過該基板之厚氧化物層；蝕刻該厚氧化物層，以使其係被配置在該漂移區之至少一部分之上；形成一薄氧化物層，其配置橫越過該基板與該厚氧化物層，該薄氧化物層與該厚氧化物層形成一厚/薄氧化物層；以及配置一導電層橫越過該薄氧化物層之一部分與該厚/薄氧化物層之另一部分。
  19. 如申請專利範圍第18項所述之半導體裝置之製造方法，更包括：佈植一源極側n-摻雜區在該PW中；蝕刻該厚/薄氧化物層；佈植一源極側n+摻雜區及一源極側p+摻雜區以定義一個供該源極區用之接觸部；以及佈植一汲極側n+摻雜區以定義另一個供該汲極區用之接觸部。
TW102130386A 2013-05-07 2013-08-26 單一多晶矽板低導通電阻延伸汲極金屬氧化半導體裝置 TWI511295B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US201361820184P 2013-05-07 2013-05-07

Publications (2)

Publication Number Publication Date
TW201444087A TW201444087A (zh) 2014-11-16
TWI511295B true TWI511295B (zh) 2015-12-01

Family

ID=51852706

Family Applications (1)

Application Number Title Priority Date Filing Date
TW102130386A TWI511295B (zh) 2013-05-07 2013-08-26 單一多晶矽板低導通電阻延伸汲極金屬氧化半導體裝置

Country Status (3)

Country Link
US (2) US8969962B2 (zh)
CN (1) CN104143570B (zh)
TW (1) TWI511295B (zh)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104659100A (zh) * 2015-02-10 2015-05-27 上海华虹宏力半导体制造有限公司 隔离型nldmos器件及其制造方法
US11502193B2 (en) * 2020-09-14 2022-11-15 Globalfoundries Singapore Pte. Ltd. Extended-drain metal-oxide-semiconductor devices with a multiple-thickness buffer dielectric layer

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110241113A1 (en) * 2010-03-31 2011-10-06 Zuniga Marco A Dual Gate LDMOS Device with Reduced Capacitance

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6117738A (en) * 1998-11-20 2000-09-12 United Microelectronics Corp. Method for fabricating a high-bias semiconductor device
JP5385679B2 (ja) * 2008-05-16 2014-01-08 旭化成エレクトロニクス株式会社 横方向半導体デバイスおよびその製造方法
KR101049876B1 (ko) * 2008-11-19 2011-07-19 주식회사 동부하이텍 횡형 디모스 소자 및 그의 제조 방법
US8247280B2 (en) * 2009-10-20 2012-08-21 Taiwan Semiconductor Manufacturing Company, Ltd. Integration of low and high voltage CMOS devices
KR101098447B1 (ko) * 2009-12-04 2011-12-26 매그나칩 반도체 유한회사 반도체 장치
US8525261B2 (en) * 2010-11-23 2013-09-03 Macronix International Co., Ltd. Semiconductor device having a split gate and a super-junction structure
US20120228704A1 (en) * 2011-03-07 2012-09-13 Dong-Hyuk Ju High-Voltage MOSFET with High Breakdown Voltage and Low On-Resistance and Method of Manufacturing the Same
US8766357B2 (en) * 2012-03-01 2014-07-01 Taiwan Semiconductor Manufacturing Company, Ltd. Apparatus and method for high voltage MOS transistor
US8823096B2 (en) * 2012-06-01 2014-09-02 Taiwan Semiconductor Manufacturing Company, Ltd. Vertical power MOSFET and methods for forming the same
KR20140029027A (ko) * 2012-08-31 2014-03-10 에스케이하이닉스 주식회사 반도체 장치

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110241113A1 (en) * 2010-03-31 2011-10-06 Zuniga Marco A Dual Gate LDMOS Device with Reduced Capacitance

Also Published As

Publication number Publication date
TW201444087A (zh) 2014-11-16
US20140332886A1 (en) 2014-11-13
US9257534B2 (en) 2016-02-09
CN104143570B (zh) 2017-05-03
CN104143570A (zh) 2014-11-12
US8969962B2 (en) 2015-03-03
US20150140764A1 (en) 2015-05-21

Similar Documents

Publication Publication Date Title
US9660074B2 (en) Methods and apparatus for LDMOS devices with cascaded RESURF implants and double buffers
US8772871B2 (en) Partially depleted dielectric resurf LDMOS
US9653561B2 (en) Low on resistance semiconductor device
US8652930B2 (en) Semiconductor device with self-biased isolation
US8426281B2 (en) Lateral metal oxide semiconductor drain extension design
US7180132B2 (en) Enhanced RESURF HVPMOS device with stacked hetero-doping RIM and gradual drift region
KR101099907B1 (ko) 금속 산화물 반도체 장치와 그의 형성 방법 및 집적 회로
US8710587B2 (en) Lateral double diffused metal oxide semiconductor device and method of manufacturing the same
US9660020B2 (en) Integrated circuits with laterally diffused metal oxide semiconductor structures and methods for fabricating the same
US20100176449A1 (en) Semiconductor device and method for manufacturing same
KR102068842B1 (ko) 반도체 전력소자
CN110767551A (zh) Ldmos器件及其制作方法及调节其电性参数的方法
TW201801289A (zh) 半導體裝置以及半導體裝置的製造方法
KR20110078621A (ko) 반도체 소자 및 그 제조 방법
TWI511295B (zh) 單一多晶矽板低導通電阻延伸汲極金屬氧化半導體裝置
US20150048452A1 (en) Ultra-high voltage semiconductor having an isolated structure for high side operation and method of manufacture
TWI500158B (zh) 於崩潰時具有減少漏電流之半導體裝置及其製造方法
TWI495104B (zh) 金屬氧化半導體元件及其製造方法
US20120037989A1 (en) Ldmos having single-strip source contact and method for manufacturing same
TWI517295B (zh) 具有p頂層與n能階的半導體裝置及其製造方法