KR101098447B1 - 반도체 장치 - Google Patents

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Abstract

본 발명은 고전압용 반도체 장치에서 전체저항을 감소시킬 수 있는 반도체 장치를 제공하기 위한 것으로, 이를 위한 본 발명의 반도체 장치는, 기판에 형성되어 서로 접하는 제1도전형의 제1웰과 제2도전형의 제2웰; 상기 기판에 형성되어 상기 제1웰과 상기 제2웰이 접하는 경계면에 위치하는 제2도전형의 확산방지영역; 및 상기 기판 상에서 상기 제1웰, 상기 확산방지영역 및 상기 제2웰을 동시에 가로지르는 게이트전극을 포함하고 있으며, 상술한 본 발명에 따르면 확산방지영역을 구비함으로써, 반도체 장치의 전체저항을 감소시킬 수 있는 효과가 있다.
확산, 유효채널길이, 고전압

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치의 제조 기술에 관한 것으로, 특히 고전압용(High Voltage) 반도체 장치에 관한 것이다.
일반적으로 하나 이상의 고전압 트랜지스터들이 저전압 회로들과 함께 동일한 칩 위에 배치되는 집적회로들이 여러 전기적 응용분야에서 폭넓게 사용되고 있다. 이러한 집적회로들에 있어서, EDMOS(Extended Drain MOS) 트랜지스터, LDMOS(Laterally Double diffused MOS) 트랜지스터등은 중요한 위치를 차지하고 있는 고전압용 반도체 장치들이다.
상술한 고전압용 반도체 장치의 동작특성을 향상시키기 위해서는 비저항 또는 전체저항(specific on resistance, Rsp)을 감소시켜야 함은 잘 알려진 사실이다.
도 1은 종래기술에 따른 EDMOS 트랜지스터를 도시한 단면도이다. 여기서는, N채널을 갖는 EDMOS 트랜지스터를 예시하여 도시하였다.
도 1을 참조하여 종래기술에 따른 EDMOS 트랜지스터를 살펴보면, 소자분리막(18)을 구비하는 기판(11)에 형성되어 서로 접하는 P형 제1웰(12)과 N형 제2웰(13), 기판(11) 상에서 제1웰(12)과 제2웰(13)을 동시에 가로지르는 게이트전극(17), 게이트전극(17)과 기판(11) 사이에 개재된 게이트절연막(16), 게이트전극(17) 일측 제1웰(12)에 형성된 N형 소스영역(14), 게이트전극 타측 제2웰(13)에 형성된 N형 드레인영역(19) 및 제1웰(12)에 형성된 P형 픽업영역(15)으로 구성되어 진다.
상술한 구조를 갖는 EDMOS 트랜지스터에서 전체저항(Rsp)은 온저항(Ron)과 트랜지스터의 길이(half-pitch, HP) 및 트랜지스터의 폭(width)의 곱으로 정의된다(Rsp = Ron × HP × width). 이때, 트랜지스터의 길이(HP)는 소스영역(14)으로부터 드레인영역(19) 까지의 거리로 정의된다. 그리고, 온저항(Ron)은 채널영역(channel region, C)의 채널저항(Rch), 축적영역(accumulation region, A)의 축적저항(Racc), 드리프트영역(drift region, D)의 드리프트저항(Rdrift) 및 그외 영역 기타저항(Rext)의 합으로 정의된다(Ron = Rch + Racc + Rdrift + Rext).
하지만, 종래기술에 따른 반도체 장치에서 채널저항(Rch)은 유효채널길이(effective channel length)에 직접적으로 비례하여 증가하는 특성을 가지고 있으며, 이로 인하여 유효채널길이가 증가하면 채널저항(Rch)도 함께 증가하여 전체저항(Rsp)이 증가하는 문제점이 있다.
특히, 고전압용 반도체 장치를 위한 제1 및 제2웰(12, 13)은 이온주입공정 및 주입된 불순물을 활성화시키기 위한 열처리 공정을 순차적으로 진행하여 형성하 는데, 제1 및 제2웰(12, 13)이 서로 다른 도전형을 갖기 때문에 열처리 공정간 주입된 불순물의 수평확산(lateral diffusion)으로 인한 유효채널길이의 증가는 온저항(Ron)을 열화시키는 직접적인 원인으로 작용한다. 즉, 제1 및 제2웰(12, 13)을 형성하기 위한 열처리 공정간 제1웰(12) 및 제2웰(13)에 각각 주입된 불순물들의 수평확산 속도 차이에 의하여 제1웰(12)과 제2웰(13)이 접하는 경계면의 위치가 기설정된 위치보다 제2웰(13)측 방향으로 이동하여 유효채널길이가 증가하고, 유효채널길이가 증가함에 따라 온저항(Ron) 특성이 열화되는 문제점이 있다.
상술한 수평확산에 의한 온저항(Ron)의 열화는 후속 열처리 공정간 더욱더 심화되며, EDMOS 트랜지스터 뿐만 아니라 LDMOS 트랜지스터에서도 동일하게 수평확산에 의하여 온저항(Ron) 특성이 열화되는 문제점이 발생한다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 고전압용 반도체 장치에서 전체저항을 감소시킬 수 있는 반도체 장치를 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 일 측면에 따른 본 발명의 반도체 장치는, 기판에 형성되어 서로 접하는 제1도전형의 제1웰과 제2도전형의 제2웰; 상기 기판에 형성되어 상기 제1웰과 상기 제2웰이 접하는 경계면에 위치하는 제2도전형의 확산방지영역; 및 상기 기판 상에서 상기 제1웰, 상기 확산방지영역 및 상기 제2웰을 동시에 가로지르는 게이트전극을 포함한다.
상기 확산방지영역은 상기 제1웰과 상기 제2웰이 접하는 경계면에 접하도록 상기 제1웰에 형성될 수도 있다. 상기 확산방지영역의 불순물 도핑농도는 상기 제1웰 및 상기 제2웰의 불순물 도핑농도보다 높을 수 있다.
또한, 본 발명의 반도체 장치는 기판에 형성된 소자분리막; 상기 게이트전극 일측 끝단에 정렬되도록 상기 제1웰에 형성된 제2도전형의 소스영역; 및 상기 게이트전극 타측 끝단으로부터 소정 간격 이격되어 상기 제2웰에 형성된 제2도전형의 드레인영역을 더 포함할 수 있다.
상기 확산방지영역은 상기 드레인영역에 인가된 전압에 의하여 완전공핍화(fully depletion)될 수 있는 선폭을 갖는 것이 바람직하다. 그리고, 상기 게이트전극과 상기 드레인영역 사이에 위치하는 상기 소자분리막은 상기 게이트전극 하부에서 이들이 서로 일부 중첩될 수 있다.
상기 목적을 달성하기 위한 다른 일 측면에 따른 본 발명의 반도체 장치는, 기판에 형성된 제2도전형의 딥웰; 상기 딥웰에 형성된 제1도전형의 웰; 상기 웰 측벽에 접하도록 상기 딥웰에 형성된 제2도전형의 확산방지영역; 및 상기 기판상에서 상기 웰, 상기 확산방지영역 및 상기 딥웰을 동시에 가로지르는 게이트전극을 포함한다.
상기 확산방지영역의 불순물 도핑농도는 상기 딥웰 및 상기 웰의 불순물 도핑농도보다 높을 수 있다.
또한, 본 발명의 반도체 장치는 상기 기판에 형성된 소자분리막; 상기 게이트전극 일측 끝단에 정렬되도록 상기 웰에 형성된 제2도전형의 소스영역; 및 상기 게이트전극 타측 끝단으로부터 소정 간격 이격되도록 상기 딥웰에 형성된 제2도전형의 드레인영역을 더 포함할 수 있다.
상기 확산방지영역은 상기 드레인영역에 인가된 전압에 의하여 완전공핍화(fully depletion)되는 선폭을 갖는 것이 바람직하다. 그리고, 상기 게이트전극과 상기 드레인영역 사이에 위치하는 상기 소자분리막은 상기 게이트전극 하부에서 이들이 서로 일부 중첩될 수 있다.
상술한 과제 해결 수단을 바탕으로 하는 본 발명은, 확산방지영역을 구비함으로써, 반도체 장치의 제조 공정 특히, 열처리 공정간 불순물의 수평확산에 기인한 유효채널길이의 증가를 효과적으로 방지할 수 있고, 이를 통해, 온저항(Ron)의 증가를 효과적으로 방지할 수 있는 효과가 있다.
또한, 본 발명은 확산방지영역을 구비함으로써, 축적영역의 축적저항(Racc) 크기를 감소시킬 수 있는 효과가 있다.
결과적으로 본 발명은 확산방지영역을 구비함으로써, 반도체 장치의 전체저항(Rsp)을 감소시킬 수 있는 효과가 있다.
이하 본 발명이 속하는 기술분야에서 통상의 지식을 가진자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부도면을 참조하여 설명하기로 한다.
후술할 본 발명은 고전압용 반도체 장치에서 비저항 또는 전체저항(specific on resistance, Rsp)을 감소시킬 수 있는 반도체 장치를 제공한다. 이를 위해, 본 발명은 반도체 장치의 제조공정 특히, 열처리 공정간 유효채널길이(effective channel length)가 증가하는 것을 방지하기 위한 확산방지영역을 구비하는 것을 기술요지로 한다.
이하의 실시예들에서는 본 발명의 기술요지를 N채널을 갖는 EDMOS(Extended Drain MOS) 트랜지스터 및 LDMOS(Laterally Double diffused MOS) 트랜지스터에 적용한 경우를 예시하여 설명한다. 따라서, 이하의 설명에서 제1도전형의 P형이고, 제2도전형은 N형이다. 물론, 본 발명의 기술요지는 P채널을 갖는 EDMOS 트랜지스터 및 LDMOS 트랜지스터에도 동일하게 적용할 수 있으며, 이 경우에는 제1도전형이 N형이고 제2도전형이 P형이다.
[제1실시예]
이하, 본 발명의 제1실시예에서는 본 발명의 기술요지를 EDMOS 트랜지스터에 적용한 경우를 예시하여 설명한다.
도 2는 본 발명의 제1실시예에 따른 반도체 장치를 도시한 단면도이다.
도 2에 도시된 바와 같이, 본 발명의 제1실시예에 따른 반도체 장치는, 소자분리막(28)을 구비하는 기판(21)에 형성되어 서로 접하는 제1도전형의 제1웰(22)과 제2도전형의 제2웰(23), 기판(21)에 형성되어 제1웰(22)과 제2웰(23)이 접하는 경계면에 위치하는 제2도전형의 확산방지영역(29), 기판(21) 상에서 제1웰(22), 확산방지영역(29) 및 제2웰(23)을 동시에 가로지르는 게이트전극(27), 게이트전극(27)과 기판(21) 사이에 개재된 게이트절연막(26), 게이트전극(27) 일측 끝단에 정렬되도록 제1웰(22)에 형성된 제2도전형의 소스영역(24), 게이트전극(27) 타측 끝단으로부터 소정 간격 이격되어 제2웰(23)에 형성된 제2도전형의 드레인영역(30), 제1웰(22)에 형성된 제1도전형의 픽업영역(25)을 포함한다. 여기서, 게이트전극(27)과 드레인영역(30) 사이에 위치하는 소자분리막(28)은 게이트전극(27) 하부에서 이들 이 서로 일부 중첩되는 구조를 가질 수 있다.
상술한 구조를 갖는 EDMOS 트랜지스터에서 전체저항(Rsp)은 온저항(Ron)과 트랜지스터의 길이(half-pitch, HP) 및 트랜지스터의 폭(width)의 곱으로 정의한다(Rsp = Ron × HP × width). 이때, 트랜지스터의 길이(HP)는 소스영역(24)으로부터 드레인영역(30) 까지의 거리로 정의한다. 그리고, 온저항(Ron)은 채널영역(channel region, C)의 채널저항(Rch), 축적영역(accumulation region, A)의 축적저항(Racc), 드리프트영역(drift region, D)의 드리프트저항(Rdrift) 및 그외 영역의 기타저항(Rext) 합으로 정의한다(Ron = Rch + Racc + Rdrift + Rext). 참고로, 채널영역(C)은 게이트전극(27)과 제1웰(22)이 중첩되는 영역을 의미하고, 축적영역(A)은 게이트전극(27)과 제2웰(23)이 중첩되는 영역을 의미하며, 드리프트영역(D)은 게이트전극(27)과 드레인영역(30) 사이에 위치하는 소자분리막(28)과 제2웰(23)이 중첩되는 영역을 의미한다.
여기서, 반도체 장치의 제조공정 특히, 열처리 공정간 불순물의 수평확산에 기인한 유효채널길이의 증가 즉, 제1웰(22)과 제2웰(23)이 접하는 경계면이 제2웰(23) 측 방향으로 이동하는 것을 방지하기 위하여 제1웰(22)과 제2웰(23)이 접하는 경계면에 형성된 확산방지영역(29)의 불순물 도핑농도는 제1웰(22)의 불순물 도핑농도보다 높은 것이 바람직하다. 이는 채널영역(C)에 도핑된 불순물들이 공정간 확산방지영역(29)으로 확산될 경우에 확산방지영역(29)으로 확산된 불순물을 카운터도핑(counter doping)을 통해 모두 소모시켜 유효채널길이가 증가하는 것을 방지하기 위함이다. 이때, 확산방지영역(29)의 카운터도핑에 의해 유효채널길이가 증가 하는 것을 보다 효과적으로 방지하기 위해 확산방지영역(29)은 제1웰(22)과 제2웰(23)이 접하는 경계면에 접하도록 제1웰(22)에 위치하는 것이 바람직하다.
또한, 확산방지영역(29)의 불순물 도핑농도는 제2웰(23)의 불순물 도핑농도보다 높은 것이 바람직하다. 이는, 확산방지영역(29)이 제2웰(23)과 동일한 도전형을 갖기 때문에 동작간 축적영역(A)으로 작용하기 때문이다. 구체적으로, 확산방지영역(29)이 제2웰(23)보다 높은 불순물 농도를 가짐에 따라 축적영역(A)이 제2웰(23)로만 이루어지는 경우에 비하여 축적영역(A)의 불순물 도핑농도를 증가시킬 수 있기 때문에 축적저항(Racc)의 크기를 감소시킬 수 있다.
또한, 확산방지영역(29)은 동작간 드레인영역(30)에 인가된 전압에 의하여 완전공핍화(fully depletion)가 가능한 선폭(W)을 갖도록 형성하는 것이 바람직하다. 이는, 확산방지영역(29)으로 인하여 항복전압(Breakdown Voltage) 특성이 열화되는 것을 방지하기 위함이다. 만약, 동작간 드레인영역(30)에 인가된 전압에 의하여 확산방지영역(29)이 완전공핍화되지 않을 경우에 제1 및 제2웰(22, 23)보다 높은 불순물 도핑농도를 갖는 확산방지영역(29)과 제1웰(22) 사이의 PN 다이오드(diode) 특성에 의하여 반도체 장치의 항복전압 특성이 결정되어 지고, 제1 및 제2웰(22, 23)의 불순물 도핑농도보다 높은 불순물 도핑농도를 갖는 확산방지영역(29)으로 인해 항복전압 특성이 열화될 수 있다.
이와 같이, 본 발명의 제1실시예에 따른 반도체 장치는 확산방지영역(29)을 구비함으로써, 반도체 장치의 제조 공정 특히, 열처리 공정간 불순물의 수평확산에 기인한 유효채널길이의 증가를 효과적으로 방지할 수 있다. 이를 통해, 온저 항(Ron)의 증가를 효과적으로 방지할 수 있다. 또한, 확산방지영역(29)을 구비함으로써, 축적영역(A)의 축적저항(Racc)의 크기를 감소시킬 수 있다.
결과적으로, 본 발명의 제1실시예에 따른 반도체 장치는 확산방지영역(29)을 구비함으로써, 반도체 장치의 전체저항(Rsp)을 감소시킬 수 있다.
[제2실시예]
이하, 본 발명의 제2실시예에서는 본 발명의 기술요지를 LDMOS 트랜지스터에 적용한 경우를 예시하여 설명한다.
도 3은 본 발명의 제2실시예에 따른 반도체 장치를 도시한 단면도이다. 여기서는 픽업영역을 기준으로 두 개의 LDMOS 트랜지스터가 좌우대칭구조로 배치된 경우를 예시하여 도시하였다.
도 3에 도시된 바와 같이, 본 발명의 제2실시예에 따른 반도체 장치는, 소자분리막(40)을 구비하는 기판(31)에 형성된 제2도전형의 딥웰(32), 딥웰(32)에 형성된 제1도전형의 웰(33), 웰(33)의 측벽에 접하도록 딥웰(32)에 형성된 제2도전형의 확산방지영역(39), 기판(31) 상에서 웰(33), 확산방지영역(39) 및 딥웰(32)을 동시에 가로지르는 게이트전극(38), 게이트전극(38)과 기판(31) 사이에 개재된 게이트절연막(37), 게이트전극(38) 일측 끝단에 정렬되어 웰(33)에 형성된 제2도전형의 소스영역(35), 웰(33)에 형성된 제1도전형의 픽업영역(36), 게이트전극(38) 타측 끝단으로부터 소정 간격 이격되어 딥웰(32)에 형성된 제2도전형의 드레인영역(34)을 포함한다. 여기서, 게이트전극(38)과 드레인영역(34) 사이에 위치하는 소자분리 막(40)은 게이트전극(38) 하부에서 이들이 서로 일부 중첩되는 구조를 가질 수 있다.
상술한 구조를 갖는 LDMOS 트랜지스터에서 전체저항(Rsp)은 온저항(Ron)과 트랜지스터의 길이(HP) 및 트랜지스터의 폭(width)의 곱으로 정의한다(Rsp = Ron × HP × width). 이때, 트랜지스터의 길이(HP)는 소스영역(35)으로부터 드레인영역(34) 까지의 거리로 정의한다. 그리고, 온저항(Ron)은 채널영역(channel region, C)의 채널저항(Rch), 축적영역(accumulation region, A)의 축적저항(Racc), 드리프트영역(drift region, D)의 드리프트저항(Rdrift) 및 그외 영역의 기타저항(Rext) 합으로 정의한다(Ron = Rch + Racc + Rdrift + Rext). 참고로, 채널영역(C)은 게이트전극(38)과 웰(33)이 중첩되는 영역을 의미하고, 축적영역(A)은 게이트전극(38)과 딥웰(32)이 중첩되는 영역을 의미하며, 드리프트영역(D)은 게이트전극(38)과 드레인영역(34) 사이에 위치하는 소자분리막(40)과 딥웰(32)이 중첩되는 영역을 의미한다.
여기서, 반도체 장치의 제조공정 특히, 열처리 공정간 불순물의 수평확산에 기인한 유효채널길이의 증가 즉, 수평확산에 의하여 웰(33)의 선폭이 기설정된 선폭 이상으로 증가하는 것을 방지하기 위하여 웰(33) 측벽에 접하도록 형성된 확산방지영역(39)의 불순물 도핑농도는 웰(33)의 불순물 도핑농도보다 높은 것이 바람직하다. 이는 채널영역(C)에 도핑된 불순물들이 공정간 확산방지영역(39)으로 확산될 경우에 확산방지영역(39)으로 확산된 불순물을 카운터도핑을 통해 모두 소모시켜 유효채널길이가 증가하는 것을 방지하기 위함이다.
또한, 확산방지영역(39)의 불순물 도핑농도는 딥웰(32)의 불순물 도핑농도보다 높은 것이 바람직하다. 이는, 확산방지영역(39)이 딥웰(32)과 동일한 도전형을 갖기 때문에 동작간 축적영역(A)으로 작용하기 때문이다. 구체적으로, 확산방지영역(39)이 딥웰(32)보다 높은 불순물 농도를 가짐에 따라 축적영역(A)이 딥웰(32)로만 이루어지는 경우에 비하여 축적영역(A)의 불순물 도핑농도를 증가시킬 수 있기 때문에 축적저항(Racc)의 크기를 감소시킬 수 있다.
또한, 확산방지영역(39)은 동작간 드레인영역(34)에 인가된 전압에 의하여 완전공핍화(fully depletion)가 가능한 선폭(W)을 갖도록 형성하는 것이 바람직하다. 이는, 확산방지영역(39)으로 인하여 항복전압(Breakdown Voltage) 특성이 열화되는 것을 방지하기 위함이다. 만약, 동작간 드레인영역(34)에 인가된 전압에 의하여 확산방지영역(29)이 완전공핍화되지 않을 경우에 딥웰(32) 및 웰(33)보다 높은 불순물 도핑농도를 갖는 확산방지영역(39)과 웰(33) 사이의 PN 다이오드(diode) 특성에 의하여 반도체 장치의 항복전압 특성이 결정되어 지고, 딥웰(32) 및 웰(33)의 불순물 도핑농도보다 높은 불순물 도핑농도를 갖는 확산방지영역(39)으로 인해 항복전압 특성이 열화될 수 있다.
이와 같이, 본 발명의 제2실시예에 따른 반도체 장치는 확산방지영역(39)을 구비함으로써, 반도체 장치의 제조 공정 특히, 열처리 공정간 불순물의 수평확산에 기인한 유효채널길이의 증가를 효과적으로 방지할 수 있다. 이를 통해, 온저항(Ron)의 증가를 효과적으로 방지할 수 있다. 또한, 확산방지영역(39)을 구비함으로써, 축적영역(A)의 축적저항(Racc)의 크기를 감소시킬 수 있다.
결과적으로, 본 발명의 제2실시예에 따른 반도체 장치는 확산방지영역(39)을 구비함으로써, 반도체 장치의 전체저항(Rsp)을 감소시킬 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술분야의 통상의 전문가라면 본 발명의 기술사상의 범위내의 다양한 실시예가 가능함을 이해할 수 있을 것이다.
도 1은 종래기술에 따른 EDMOS 트랜지스터를 도시한 단면도.
도 2는 본 발명의 제1실시예에 따른 반도체 장치를 도시한 단면도.
도 3은 본 발명의 제2실시예에 따른 반도체 장치를 도시한 단면도.
*도면 주요 부분에 대한 부호 설명*
21, 31 : 기판 22 : 제1웰
23 : 제2웰 24, 35 : 소스영역
25, 36 : 픽업영역 26, 37 : 게이트절연막
27, 38 : 게이트전극 28, 40 : 소자분리막
29, 39 : 확산방지영역 30, 34 : 드레인영역
32 : 딥웰 33 : 웰

Claims (11)

  1. 기판에 형성되어 서로 접하는 제1도전형의 제1웰과 제2도전형의 제2웰;
    상기 기판에 형성되어 상기 제1웰과 상기 제2웰이 서로 접하는 경계면에 위치하는 제2도전형의 확산방지영역; 및
    상기 기판 상에서 상기 제1웰, 상기 확산방지영역 및 상기 제2웰을 동시에 가로지르는 게이트전극
    을 포함하는 반도체 장치.
  2. 제1항에 있어서,
    상기 확산방지영역은 상기 제1웰과 상기 제2웰이 접하는 경계면에 접하도록 상기 제1웰에 형성된 반도체 장치.
  3. 제1항에 있어서,
    상기 확산방지영역의 불순물 도핑농도는 상기 제1웰 및 상기 제2웰의 불순물 도핑농도보다 높은 반도체 장치.
  4. 제1항에 있어서,
    상기 기판에 형성된 소자분리막;
    상기 게이트전극 일측 끝단에 정렬되도록 상기 제1웰에 형성된 제2도전형의 소스영역; 및
    상기 게이트전극 타측 끝단으로부터 소정 간격 이격되어 상기 제2웰에 형성된 제2도전형의 드레인영역
    을 더 포함하는 반도체 장치.
  5. 제4항에 있어서,
    상기 확산방지영역은 상기 드레인영역에 인가된 전압에 의하여 완전공핍화(fully depletion)될 수 있는 선폭을 갖는 반도체 장치.
  6. 제4항에 있어서,
    상기 게이트전극과 상기 드레인영역 사이에 위치하는 상기 소자분리막은 상기 게이트전극 하부에서 이들이 서로 일부 중첩되는 반도체 장치.
  7. 기판에 형성된 제2도전형의 딥웰;
    상기 딥웰에 형성된 제1도전형의 웰;
    상기 웰 측벽에 접하도록 상기 딥웰에 형성된 제2도전형의 확산방지영역; 및
    상기 기판상에서 상기 웰, 상기 확산방지영역 및 상기 딥웰을 동시에 가로지르는 게이트전극
    을 포함하는 반도체 장치.
  8. 제7항에 있어서,
    상기 확산방지영역의 불순물 도핑농도는 상기 딥웰 및 상기 웰의 불순물 도핑농도보다 높은 반도체 장치.
  9. 제7항에 있어서,
    상기 기판에 형성된 소자분리막;
    상기 게이트전극 일측 끝단에 정렬되도록 상기 웰에 형성된 제2도전형의 소스영역; 및
    상기 게이트전극 타측 끝단으로부터 소정 간격 이격되도록 상기 딥웰에 형성된 제2도전형의 드레인영역
    을 더 포함하는 반도체 장치.
  10. 제9항에 있어서,
    상기 확산방지영역은 상기 드레인영역에 인가된 전압에 의하여 완전공핍화(fully depletion)되는 선폭을 갖는 반도체 장치.
  11. 제9항에 있어서,
    상기 게이트전극과 상기 드레인영역 사이에 위치하는 상기 소자분리막은 상기 게이트전극 하부에서 이들이 서로 일부 중첩되는 반도체 장치.
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