TW201423986A - 半導體結構及其操作方法 - Google Patents

Abstract

一種半導體結構及其操作方法。半導體結構包括第一摻雜區、第二摻雜區、第三摻雜區、第四摻雜區與第一閘結構。第一摻雜區具有第一導電型。第二摻雜區圍住第一摻雜區並具有相反於第一導電型的第二導電型。第三摻雜區具有第一導電型。第四摻雜區具有第二導電型。第一閘結構位在第二摻雜區上。第三摻雜區與第四摻雜區分別位在第一閘結構之相反側上的第二摻雜區與第一摻雜區中。

Description

半導體結構及其操作方法

本發明係有關於半導體結構及其操作方法，特別係有關於絕緣閘雙極電晶體(IGBT)及其操作方法。

在近幾十年間，半導體業界持續縮小半導體結構的尺寸，並同時改善速率、效能、密度及積體電路的單位成本。

縮小裝置面積通常會嚴重犧牲半導體結構的電性效能。為了維持半導體結構的電性效能，在操作上，必須避免高壓裝置區的高電壓、漏電流影響到低壓裝置，而降低裝置的操作效能。

提供一種半導體結構。半導體結構包括第一摻雜區、第二摻雜區、第三摻雜區、第四摻雜區與第一閘結構。第一摻雜區具有第一導電型。第二摻雜區圍住第一摻雜區並具有相反於第一導電型的第二導電型。第三摻雜區具有第一導電型。第四摻雜區具有第二導電型。第一閘結構位在第二摻雜區上。第三摻雜區與第四摻雜區分別位在第一閘結構之相反側上的第二摻雜區與第一摻雜區中。

提供一種半導體結構的操作方法。半導體結構包括第一摻雜區、第二摻雜區、第三摻雜區、第四摻雜區與第一閘結構。第一摻雜區具有第一導電型。第二摻雜區圍住第一摻雜區並具有相反於第一導電型的第二導電型。第三摻雜區具有第一導電型。第四摻雜區具有第二導電型。第一閘結構位在第二摻雜區上。第三摻雜區與第四摻雜區分別位在第一閘結構之相反側上的第二摻雜區與第一摻雜區中。半導體結構的操作方法包括以下步驟。施加第一偏壓至第一閘結構。將第四摻雜區耦接至第一電極。第一電極是陽極與陰極其中之一。將第二摻雜區與第三摻雜區耦接至第二電極。第二電極是陽極與陰極其中之另一。

下文特舉較佳實施例，並配合所附圖式，作詳細說明如下：

第1圖繪示根據一實施例之半導體結構的剖面圖。第一摻雜區102可包括鄰接的摻雜井104與摻雜井106。於一實施例中，摻雜井104與摻雜井106具有第一導電型例如N導電型。舉例來說，摻雜井104是高壓N型井(HVNW)。

第二摻雜區108可包括鄰接的摻雜井110、埋摻雜層112、摻雜井114、第一摻雜層116與摻雜接觸區118。於一實施例中，摻雜井110、埋摻雜層112、摻雜井114、第一摻雜層116與摻雜接觸區118具有相反於第一導電型的第二導電型例如P導電型。舉例來說，摻雜井110與摻雜井114是高壓P型摻雜區(HVPD)。摻雜接觸區118是重摻雜的(P+)。

於實施例中，第二摻雜區108的摻雜井110、埋摻雜層112、摻雜井114、第一摻雜層116與摻雜接觸區118是圍住第一摻雜區102的摻雜井104與摻雜井106。

第三摻雜區120位在第二摻雜區108的摻雜井114、第一摻雜層116與摻雜接觸區118之間。於一實施例中，第三摻雜區120具有第一導電型例如N導電型。舉例來說，第三摻雜區120是重摻雜的(N+)接觸區。

第四摻雜區122配置在第一摻雜區102的摻雜井106中。於一實施例中，第四摻雜區122具有第二導電型例如P導電型。舉例來說，第四摻雜區122是重摻雜的(P+)接觸區。

第一閘結構124位在摻雜井104與第三摻雜區120之間的摻雜井114上。

第五摻雜區126可包括鄰接的摻雜接觸區128、摻雜井130、摻雜井132、埋摻雜層134與摻雜井136。於一實施例中，摻雜接觸區128、摻雜井130、摻雜井132、埋摻雜層134與摻雜井136具有第一導電型例如N導電型。舉例來說，摻雜接觸區128是重摻雜的(N+)。摻雜井136是高壓N型井(HVNW)。於一實施例中，第五摻雜區126的摻雜接觸區128、摻雜井130、摻雜井132、埋摻雜層134與摻雜井136是圍住第二摻雜區108，如第1圖所示。

第六摻雜區140可包括鄰接的基底基底142、埋摻雜區144、摻雜井146、第二摻雜層148與摻雜接觸區150。於一實施例中，基底基底142、埋摻雜區144、摻雜井146、第二摻雜層148與摻雜接觸區150具有第二導電型例如P導電型。舉例來說，摻雜井146是高壓摻雜井(HVPD)。摻雜接觸區150是重摻雜的(P+)。

摻雜接觸區138配置在第二摻雜區108的摻雜井114、第一摻雜層116與摻雜接觸區118之間。於一實施例中，摻雜接觸區138具有第一導電型例如N導電型。舉例來說，摻雜接觸區138是重摻雜的(N+)。

摻雜接觸區152配置在第六摻雜區140的摻雜井146、第二摻雜層148與摻雜接觸區150之間。於一實施例中，摻雜接觸區152具有第一導電型例如N導電型。舉例來說，摻雜接觸區152是重摻雜的(N+)。

第二閘結構154配置在摻雜接觸區138與摻雜接觸區152之間的摻雜井114、摻雜井136與摻雜井146上。

頂摻雜層156可配置在隔離層158與第一摻雜區102的摻雜井104之間。於一實施例中，頂摻雜層156具有第二導電型例如P導電型。導電層162可配置在隔離層158上。導電層162可包括多晶矽。隔離層160可配置在第二摻雜區108的摻雜井110上。隔離層158與隔離層160並不限於第1圖所示的場氧化物(FOX)，也可使用其他合適的絕緣結構，例如淺溝槽隔離等。

於實施例中，第三摻雜區120、摻雜接觸區138與第二摻雜區108的摻雜接觸區118可耦接電極168例如陰極，電壓可為0V例如接地。第四摻雜區122、導電層162與第五摻雜區126的摻雜接觸區128可耦接至電極164例如陽極，電壓可介於0V~700V。第一閘結構124可耦接至提供例如0V~15V偏壓的電極166。第二閘結構154可耦接至提供0V~15V偏壓的電極170。摻雜接觸區152與第六摻雜區140的摻雜接觸區150可耦接至電極172例如陰極，電壓可為0V例如接地。

於實施例中，半導體結構是用作絕緣閘雙極電晶體(IGBT)裝置。舉例來說，第一閘結構124是用作IGBT的閘極，第四摻雜區122是耦接至IGBT的陽極例如電極164，第三摻雜區120是耦接至IGBT的陰極例如電極168。摻雜井114耦接至位在摻雜井104下方的埋摻雜層112與位在摻雜井130與摻雜井106之間的摻雜井110。高壓操作IGBT裝置過程中，電極164(陽極)抬壓形成反轉層，反轉層造成的電洞流能侷限在第二導電型例如P導電型的埋摻雜層112與摻雜井110中，避免電洞流通過基底142而影響附近的其他裝置例如低壓(LV)裝置。

第二閘結構154可用作雙重擴散金氧半場效電晶體(DMOS)的閘極，用以控制通道形成在鄰近於摻雜接觸區152的摻雜井146中，與鄰近於摻雜接觸區138的摻雜井114中。於實施例中，IGBT裝置可藉由第二閘結構154形成通道而導通的摻雜接觸區152、摻雜接觸區138、摻雜井136、埋摻雜層134、摻雜井132、摻雜井130、摻雜接觸區128來提供額外的電流通道，亦即IGBT裝置具有多個電流通道(multi-channel)，以提升IGBT裝置的陽極(電極164)電流。此外，第一導電型例如N導電型的摻雜井136、埋摻雜層134、摻雜井132、摻雜井130、摻雜接觸區128與第二導電型例如P導電型的摻雜井114、埋摻雜層112、摻雜井110之間的PN界面能進一步將高壓操作IGBT裝置過程中，反轉層造成的電洞流能侷限在埋摻雜層112與摻雜井110中，避免電洞流通過基底142而影響附近的其他裝置例如低壓(LV)裝置。於實施例中，IGBT裝置具有低的開啟電壓(turn on voltage)，並具有低的開啟電阻(turn on resistance; Rdson-sp)。

位在摻雜接觸區118、第三摻雜區120、摻雜接觸區138與摻雜井114之間的第一摻雜層116，以及位在摻雜接觸區150、摻雜接觸區152與摻雜井146之間的第二摻雜層148能避免操作裝置過程中發生穿隧效應(punch through)。

第2圖的半導體結構與第1圖的半導體結構的差異在於，第1圖中的隔離層174是由包圍主動區域的深溝槽隔離276所取代。舉例來說，深溝槽隔離276可位在摻雜接觸區128、摻雜井130、摻雜井132與埋摻雜層134的側邊上，並可延伸至埋摻雜層134下方的基底142中。此外，深溝槽隔離276可位在摻雜井146與埋摻雜區144的側邊上，並可延伸至埋摻雜區144下方的基底142中。深溝槽隔離276可抑制(suppress)HV IGBT裝置與其他例如CMOS裝置之間的基底電流。深溝槽隔離276可由介電材料形成。

第3圖的半導體結構與第2圖的半導體結構的差異在於，埋絕緣層378配置在第五摻雜區126的埋摻雜層134下方。摻雜接觸區128、摻雜井130、摻雜井132與埋摻雜層134之側邊上的深溝槽隔離376與埋摻雜區144與摻雜井146之側邊上的深溝槽隔離376鄰接在埋絕緣層378上。於一些實施例中，深溝槽隔離376可延伸至埋絕緣層378中。深溝槽隔離376與埋絕緣層378可由介電材料形成。深溝槽隔離376與埋絕緣層378可抑制IGBT裝置與其他例如CMOS裝置之間的基底電流。

第4圖的半導體結構與第1圖的半導體結構的差異在於，第五摻雜區426A包括鄰接的摻雜井136與埋摻雜層434A。第五摻雜區426B包括鄰接的摻雜接觸區128、摻雜井130、摻雜井132、埋摻雜層434B。摻雜井136、埋摻雜層434A、摻雜接觸區128、摻雜井130、摻雜井132、埋摻雜層434B具有第一導電型例如N導電型。埋摻雜層434A與埋摻雜層434B藉由鄰接之第二摻雜區108的埋摻雜層112與第六摻雜區140的基底142互相分開。於一實施例中，基底142可接地，而操作IGBT裝置過程中反轉層造成的電洞流可穿過埋摻雜層434A與埋摻雜層434B之間的埋摻雜層112中而收集至基底142。

第5圖的半導體結構與第4圖的半導體結構的差異在於，第4圖中的隔離層174是由包圍主動區域的深溝槽隔離576所取代。舉例來說，深溝槽隔離576可位在摻雜接觸區128、摻雜井130、摻雜井132與埋摻雜層434B的側邊上，並可延伸至埋摻雜層434B下方的基底142中。此外，深溝槽隔離576可位在摻雜井146與埋摻雜區144的側邊上，並可延伸至埋摻雜區144下方的基底142中。深溝槽隔離576可抑制(suppress)HV IGBT裝置與其他例如CMOS裝置之間的基底電流。

第6圖的半導體結構與第5圖的半導體結構的差異在於，埋絕緣層678配置在第五摻雜區426B的埋摻雜層434B下方。摻雜接觸區128、摻雜井130、摻雜井132與埋摻雜層434B之側邊上的深溝槽隔離676與埋摻雜區144與摻雜井146之側邊上的深溝槽隔離676鄰接在埋絕緣層678上。於一些實施例中，深溝槽隔離676可延伸至埋絕緣層678中。深溝槽隔離676與埋絕緣層678可抑制IGBT裝置與其他例如CMOS裝置之間的基底電流。

第7圖的半導體結構與第1圖的半導體結構的差異在於，省略了第1圖中的第二閘結構154、摻雜接觸區138、摻雜接觸區152與第二摻雜層148。第五摻雜區726可包括鄰接的摻雜接觸區128、摻雜井130、摻雜井132、埋摻雜層134與摻雜井136與摻雜接觸區780。於一實施例中，摻雜接觸區128、摻雜井130、摻雜井132、埋摻雜層134與摻雜井136與摻雜接觸區780具有第一導電型例如N導電型。舉例來說，摻雜接觸區780是重摻雜的(N+)。於一實施例中，第五摻雜區726的摻雜接觸區128、摻雜井130、摻雜井132、埋摻雜層134與摻雜井136與摻雜接觸區780是圍住第二摻雜區108，如第7圖所示。

請參照第7圖，於實施例中，摻雜井146上的摻雜接觸區150是耦接至電極172例如陰極，電壓可為0V例如接地。摻雜接觸區780是耦接至電極782例如陰極，電壓可介於0V~15V。第一摻雜層116上的摻雜接觸區118與第三摻雜區120是耦接至電極168例如陰極，電壓可為0V例如接地。第一閘結構124可耦接至提供例如0V~15V偏壓的電極166。第四摻雜區122、導電層162與第五摻雜區726的摻雜接觸區128可耦接至電極164例如陽極，電壓可介於0V~700V。

於實施例中，半導體結構是用作絕緣閘雙極電晶體(IGBT)裝置。舉例來說，第一閘結構124是用作IGBT的閘極，第四摻雜區122是耦接至IGBT的陽極例如電極164，第三摻雜區120是耦接至IGBT的陰極例如電極168。摻雜井114耦接至位在摻雜井104下方的埋摻雜層112與位在摻雜井130與摻雜井106之間的摻雜井110。高壓操作IGBT裝置過程中，電極164(陽極)抬壓形成反轉層，反轉層造成的電洞流能侷限在第二導電型例如P導電型的埋摻雜層112與摻雜井110中，避免電洞流通過基底142而影響附近的其他裝置例如低壓(LV)裝置。

於實施例中，IGBT裝置可藉由相對末端分別耦接至陽極例如電極164與陰極例如電極782的第五摻雜區726來提供額外的電流通道，亦即IGBT裝置具有多個電流通道(multi-channel)，以提升IGBT裝置的陽極(電極164)電流。此外，第一導電型例如N導電型的第五摻雜區726與第二導電型例如P導電型的第二摻雜區108之間的PN界面能進一步將高壓操作IGBT裝置過程中，反轉層造成的電洞流能侷限在埋摻雜層112與摻雜井110中，避免電洞流通過基底142而影響附近的其他裝置例如低壓(LV)裝置。於實施例中，IGBT裝置具有低的開啟電壓(turn on voltage)，並具有低的開啟電阻(turn on resistance; Rdson-sp)。

第8圖的半導體結構與第7圖的半導體結構的差異在於，第7圖中的隔離層174是由包圍主動區域的深溝槽隔離876所取代。舉例來說，深溝槽隔離876可位在摻雜接觸區128、摻雜井130、摻雜井132與埋摻雜層134的側邊上，並可延伸至埋摻雜層134下方的基底142中。此外，深溝槽隔離876可位在摻雜井146與埋摻雜區144的側邊上，並可延伸至埋摻雜區144下方的基底142中。深溝槽隔離876可抑制(suppress)HV IGBT裝置與其他例如CMOS裝置之間的基底電流。

第9圖的半導體結構與第8圖的半導體結構的差異在於，埋絕緣層978配置在第五摻雜區726的埋摻雜層134下方。摻雜接觸區128、摻雜井130、摻雜井132與埋摻雜層134之側邊上的深溝槽隔離876與埋摻雜區144與摻雜井146之側邊上的深溝槽隔離876鄰接在978上。於一些實施例中，深溝槽隔離876可延伸至埋絕緣層978中。深溝槽隔離876與埋絕緣層978可抑制IGBT裝置與其他例如CMOS裝置之間的基底電流。

第10圖的半導體結構與第8圖的半導體結構的差異在於，第五摻雜區1026A包括鄰接的摻雜井136與埋摻雜層1034A。第五摻雜區1026B包括鄰接的摻雜接觸區128、摻雜井130、摻雜井132、埋摻雜層1034B。摻雜井136、埋摻雜層1034A、摻雜接觸區128、摻雜井130、摻雜井132、埋摻雜層1034B具有第一導電型例如N導電型。埋摻雜層1034A與埋摻雜層1034B藉由鄰接之108的埋摻雜層112與第六摻雜區140的基底142互相分開。於一實施例中，基底142可接地，而操作IGBT裝置過程中反轉層造成的電洞流可穿過埋摻雜層1034A與埋摻雜層1034B之間的埋摻雜層112中而收集至基底142。

第11圖的半導體結構與第10圖的半導體結構的差異在於，埋絕緣層1178配置在第五摻雜區1026B的埋摻雜層1034B下方。摻雜接觸區128、摻雜井130、摻雜井132與埋摻雜層1034B之側邊上的深溝槽隔離1176與埋摻雜區144與摻雜井146之側邊上的深溝槽隔離1176鄰接在埋絕緣層1178上。於一些實施例中，深溝槽隔離1176可延伸至埋絕緣層1178中。深溝槽隔離1176與埋絕緣層1178可抑制IGBT裝置與其他例如CMOS裝置之間的基底電流。

在實施例中，半導體結構可操作為IBGT，電性可如第12圖所示，崩潰電壓約900伏。第13圖的結果顯示，一般IGBT(比較例)在低壓狀況下的基底漏電流大，這會影響鄰近裝置例如低壓裝置。實施例之單通道(single channel)(亦即沒有使用用作DMOS之閘極的第二閘結構)的半導體結構在低陽極電流的情況下具有低的基底漏電流。實施例中多通道(亦即具有用作DMOS之閘極的第二閘結構)的半導體結構在沒有提高基底漏電流的情況下能具有較高的陽極電流。第14圖的結果顯示，實施例中多通道(亦即具有用作DMOS之閘極的第二閘結構)的半導體結構在沒有提高基底漏電流的情況下能具有較高的陽極電流。實施例之IGBT半導體結構可用以提供高的輸出電流，可應用至馬達驅動器，如第15圖所示。

實施例揭露如上，然其並非用以限定本發明，任何熟悉此項技藝者，在不脫離本發明之精神和範圍內，當可做些許更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。

102．．．第一摻雜區

104．．．摻雜井

106．．．摻雜井

108．．．第二摻雜區

110．．．摻雜井

112．．．埋摻雜層

114．．．摻雜井

116．．．第一摻雜層

118．．．摻雜接觸區

120．．．第三摻雜區

122．．．第四摻雜區

124．．．第一閘結構

126、426A、426B、726、1026A、1026B．．．第五摻雜區

128．．．摻雜接觸區

130．．．摻雜井

132．．．摻雜井

134、434A、434B、1034A、1034B．．．埋摻雜層

136．．．摻雜井

138．．．摻雜接觸區

140．．．第六摻雜區

142．．．基底

144．．．埋摻雜區

146．．．摻雜井

148．．．第二摻雜層

150．．．摻雜接觸區

152．．．摻雜接觸區

154．．．第二閘結構

156．．．頂摻雜層

158．．．隔離層

160．．．隔離層

162．．．導電層

164．．．電極

166．．．電極

168．．．電極

170．．．電極

172．．．電極

174．．．隔離層

276、376、576、676、876、1176．．．深溝槽隔離

378、678．．．埋絕緣層

780．．．摻雜接觸區

782．．．電極

978．．．埋絕緣層

第1圖繪示根據一實施例之半導體結構的剖面圖。

第2圖繪示根據一實施例之半導體結構的剖面圖。

第3圖繪示根據一實施例之半導體結構的剖面圖。

第4圖繪示根據一實施例之半導體結構的剖面圖。

第5圖繪示根據一實施例之半導體結構的剖面圖。

第6圖繪示根據一實施例之半導體結構的剖面圖。

第7圖繪示根據一實施例之半導體結構的剖面圖。

第8圖繪示根據一實施例之半導體結構的剖面圖。

第9圖繪示根據一實施例之半導體結構的剖面圖。

第10圖繪示根據一實施例之半導體結構的剖面圖。

第11圖繪示根據一實施例之半導體結構的剖面圖。

第12圖繪示根據一實施例之半導體結構的剖面圖。

第13圖顯示半導體結構的電性。

第14圖顯示實施例之半導體結構的電性。

第15圖繪示應用實施例之半導體結構的電路圖。

102．．．第一摻雜區

104．．．摻雜井

106．．．摻雜井

108．．．第二摻雜區

110．．．摻雜井

112．．．埋摻雜層

114．．．摻雜井

116．．．第一摻雜層

118．．．摻雜接觸區

120．．．第三摻雜區

122．．．第四摻雜區

124．．．第一閘結構

126．．．第五摻雜區

128．．．摻雜接觸區

130．．．摻雜井

132．．．摻雜井

134．．．埋摻雜層

136．．．摻雜井

138．．．摻雜接觸區

140．．．第六摻雜區

142．．．基底

144．．．埋摻雜區

146．．．摻雜井

148．．．第二摻雜層

150．．．摻雜接觸區

152．．．摻雜接觸區

154．．．第二閘結構

156．．．頂摻雜層

158．．．隔離層

160．．．隔離層

162．．．導電層

164．．．電極

166．．．電極

168．．．電極

170．．．電極

172．．．電極

174．．．隔離層

Claims (10)

1. 一種半導體結構，包括：
   一第一摻雜區，具有一第一導電型；
   一第二摻雜區，圍住該第一摻雜區並具有相反於該第一導電型的一第二導電型；
   一第三摻雜區，具有該第一導電型；
   一第四摻雜區，具有該第二導電型；以及
   一第一閘結構，位在該第二摻雜區上，其中該第三摻雜區與該第四摻雜區分別位在該第一閘結構之相反側上的該第二摻雜區與該第一摻雜區中。
2. 如申請專利範圍第1項所述之半導體結構，更包括一第五摻雜區，具有該第一導電型，其中該第五摻雜區包圍該第二摻雜區。
3. 如申請專利範圍第2項所述之半導體結構，其中該第五摻雜區位在該第二摻雜區之相對側上的部分是分別耦接至一陽極與一陰極。
4. 如申請專利範圍第2項所述之半導體結構，更包括：
   一摻雜接觸區，具有該第一導電型，其中該第二摻雜區介於該第五摻雜區與該摻雜接觸區之間；以及
   一第二閘結構，位於該第五摻雜區鄰近該摻雜接觸區的部分上。
5. 如申請專利範圍第1項所述之半導體結構，更包括數個第五摻雜區，具有該第一導電型，其中位在該第二摻雜區之相反側上的該些第五摻雜區是分別耦接至一陽極與一陰極。
6. 一種半導體結構的操作方法，其中該半導體結構包括：
   一第一摻雜區，具有一第一導電型；
   一第二摻雜區，圍住該第一摻雜區並具有相反於該第一導電型的一第二導電型；
   一第三摻雜區，具有該第一導電型；
   一第四摻雜區，具有該第二導電型；以及
   一第一閘結構，位在該第二摻雜區上，其中該第三摻雜區與該第四摻雜區分別位在該第一閘結構之相反側上的該第二摻雜區與該第一摻雜區中，
   該半導體結構的操作方法包括：
   施加一第一偏壓至該第一閘結構；
   將該第四摻雜區是耦接至一第一電極，該第一電極是一陽極與一陰極其中之一；以及
   將該第二摻雜區與該第三摻雜區耦接至一第二電極，該第二電極是該陽極與該陰極其中之另一。
7. 如申請專利範圍第6項所述之半導體結構的操作方法，其中該半導體結構更包括一第五摻雜區具有該第一導電型並包圍該第二摻雜區，其中該半導體結構的操作方法更包括將該第五摻雜區位在該第二摻雜區之相對側上的部分分別耦接至該第一電極與該第二電極。
8. 如申請專利範圍第7項所述之半導體結構的操作方法，其中該半導體結構更包括：
   一摻雜接觸區，具有該第一導電型，其中該第二摻雜區介於該第五摻雜區與該摻雜接觸區之間；以及
   一第二閘結構，位於該第五摻雜區鄰近該摻雜接觸區的部分上，其中該半導體結構的操作方法更包括：
   施加一第二偏壓至該第二閘結構；
   將該第五摻雜區耦接至該第一電極；以及
   將該摻雜接觸區耦接至該第二電極。
9. 如申請專利範圍第5項所述之半導體結構的操作方法，其中該半導體結構更包括：
   一第五摻雜區，具有該第一導電型；
   一第六摻雜區，具有該第二導電型；
   一摻雜接觸區，具有該第一導電型並位於該第六摻雜區中；以及
   一第二閘結構，位在該第五摻雜區與該摻雜接觸區之間的該第六摻雜區上，其中該半導體結構的操作方法更包括：
   施加一第二偏壓至該第二閘結構；
   將該第五摻雜區耦接至該第一電極；以及
   將該摻雜接觸區與該第六摻雜區耦接該第二電極。
10. 如申請專利範圍第6項所述之半導體結構的操作方法，其中該半導體結構更包括數個第五摻雜區，具有該第一導電型，並分別位在位在該第二摻雜區之相反側上，其中該半導體結構的操作方法更包括將該些第五摻雜區分別耦接至該第一電極與該第二電極。