JP4597293B2 - 高電圧半導体デバイス用集積エッジ構造の製造方法及び該集積エッジ構造 - Google Patents

高電圧半導体デバイス用集積エッジ構造の製造方法及び該集積エッジ構造 Download PDF

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Description

【０００１】
【発明の属する技術分野】
本発明は、高電圧半導体デバイス用の集積エッジ構造を製造する方法及び該集積エッジ構造に関するものである。
【０００２】
【従来技術】
高電圧半導体デバイス、例えばＭＯＳゲートパワーデバイスは高い逆電圧に耐えなければならないＰＮ接合を含む。プレーナ技術により製造される殆どのＰＮ接合は本質的に所定の導電型の第１半導体領域を反対導電型の第２半導体領域内に拡散してなる。
【０００３】
空乏領域がＰＮ接合と関連し、これは２つの領域、即ち接合の平面部分に沿う領域と平面部分のエッジ部の領域とからなるものとみなせる。電界が２つの領域において異なる振る舞いを有する。平面部分では、等電位線が接合に平行であり、最大電界は接合に位置し、それが臨界値ＥＣＲに達するとき降伏が生ずる。接合のエッジ部では、有限の接合深さのために、等電位線が彎曲し、等電位線の間隔が平面部分より小さくなる。その結果として、電界が増大し、高い電界が小曲率半径、即ち浅い接合と関連する。ＰＮ拡散接合の降伏電圧は対応する平面接合部の降伏電圧より通常低い。その理由は、エッジ領域における電界がはるかに高いためである。エッジ部と平面部の降伏電圧の比は１より小さい。
【０００４】
前記比を増大させるいくつかの技術が開発され、これらは本質的に空乏層の大きさを変化させることによって早期降伏を導く電界の局部的増大を生じないようにしている。
【０００５】
例えば、ＧＢ−Ａ−２１６４５９７に、接合の横方向エッジの周囲に１以上の高抵抗リングを設ける技術が開示されている。このようにすると、空乏層が広い領域に亘って広がるため、空間電荷分布が広がり、その結果として電界が減少する。これらのリングはドーパントの注入及び拡散により形成され、注入ドーズ量及び拡散プロセスを制御することにより所望の抵抗率を達成することができる。デバイスが高い逆電圧に耐える必要がある場合には内側から外側へ増大する抵抗率を有する２以上の同心リングが必要とされる。しかし、電界のピーク値は２つのリングの間の界面及び外側リングのエッジに観測される。リングの数を増大させることにより空乏層の広がりが大きくなり、電界のピーク値が低下する。
【０００６】
電界を低減させる他の技術は高い接合深さを有するリング、フローティングリング等を用いる。
【０００７】
【発明が解決しようとする課題】
上述した従来技術に鑑み、本発明の目的は、高電圧半導体デバイス用の集積エッジ構造を製造する方法を提供することにある。
【０００８】
【課題を解決するための手段】
本発明は、このような目的を達成するために、第１導電型の第１半導体層を形成する第１工程と、前記第１半導体層の上面に第１マスクを形成する第２工程と、前記第１マスクの一部分を除去してこのマスクに少なくとも１つの開口を形成する第３工程と、第２導電型のドーパントを前記少なくとも１つの開口を経て前記第１半導体層内に導入する第４工程と、前記第１マスクを完全に除去し、前記第１半導体層上に第１導電型の第２半導体層を形成する第５工程と、前記第１半導体層内に注入されたドーパントを拡散させて前記第１及び第２半導体層内に第２導電型のドープ領域を形成する第６工程とを具える高電圧半導体デバイス用エッジ構造の製造方法において、
前記第２工程から第６工程までを１回以上繰り返して、第１導電型の複数の重畳された半導体層を具えるとともに、前記マスク開口を経て次々に注入された第２導電型の複数のドープ領域からなる前記複数の重畳半導体層内に挿入された少なくとも２つのカラムを具え、前記高電圧半導体デバイスに近いカラムが前記高電圧半導体デバイスから遠いカラムより深い最終エッジ構造を形成しことを特徴とする。
【０００９】
本発明の特徴及び利点は添付図面に非限定例として示す本発明の特定の実施例の以下に記載する詳細な説明から明らかになる。図面において、
図１−６は関連製造プロセスの中間の工程を示す高電圧ＭＯＳゲートパワーデバイスの断面図であり、
図７は図１−６の製造工程に従って得られる高電圧ＭＯＳパワーデバイスの断面図を示し、
図８−１２は本発明による関連製造プロセスの中間の工程を示す高電圧ＭＯＳゲートパワーデバイス及び関連エッジ構造の断面図である。
【００１０】
【実施例】
図１において、Ｎ＋半導体基板１上にＮ導電型の下側半導体層２をエピタキシャル成長により形成する。エピタキシャル層２はセル又はストライプ状の基本機能単位のサイズにほぼ等しい厚さＸ１、即ち例えば５−１５μｍを有する。エピタキシャル層２の厚さＸ１は最終デバイスのドレイン層の全厚より著しく小さくし、例えば３分の１以下にする。エピタキシャル層２のドーピングレベルはデバイスが所望の高電圧を維持するのに必要とされるドーピングレベルより高くする。５×１０１４−３×１０１５原子／ｃｍ３（５−１０Ω／ｃｍ）のドーピングレベルが好適である。
【００１１】
図２に示すように、次に酸化層３０及びフォトレジスト層２８をエピタキシャル層２の上面に形成する。次にフォトレジスト層２８を基本セル又はストライプを形成すべき区域から選択的に除去する。フォトレジスト層２８の開口１０の大きさＬはメモリセル又はストライプの大きさより僅かに小さくする。
【００１２】
図３に示すように、次にフォトレジスト層２８をマスクとして用いて硼素又はアルミニウムのようなＰ型ドーパントをエピタキシャル層２内に選択的に注入する。酸化層３０は薄いためこのイオン注入を妨げないとともに、フォトレジスト層２８の除去中エピタキシャル層２の上面を保護する。適切な注入エネルギーは１００−９００ｋeＶの範囲内である。注入ドーズ量は、後続の熱拡散プロセス後に注入Ｐ型ドーパントがエピタキシャル層２のＮ型ドーピングを反転するように選択する。適切なドーズ量は５×１０１１−１×１０１３原子／ｃｍ２の範囲である。
【００１３】
図４に示すように、次にフォトレジスト層２８及び酸化層３０を完全に除去し、Ｎ導電型の中間エピタキシャル層３を下側エピタキシャル層２の上に形成する。中間エピタキシャル層３の厚さＸ２及びそのドーパント濃度は下側エピタキシャル層２の厚さＸ１及びドーパント濃度にほぼ等しくするのが好ましい。既知のように加熱処理を含む中間エピタキシャル層３の成長中に、先に注入されたＰ型ドーパントを下側及び中間エピタキシャル層２、３内に拡散させて、ほぼ１０１５原子／ｃｍ３以下のドーパント濃度を有するＰ領域２０を形成する。
【００１４】
図５に示すように、次に別の酸化層３１及びフォトレジスト層２９を中間エピタキシャル層３の上に形成する。次にフォトレジスト層２８の選択的除去のために先に使用したのと同一のフォトリソグラフィマスクを用いてフォトレジスト層２９を選択的に除去し、開口１１を形成する。次に、図３に示す工程と同様に、フォトレジスト層２９をマスクとして用いて硼素又はアルミニウムのようなＰ型ドーパントを開口１１を経て選択的に注入する。注入ドーズ量及びエネルギーはこのドーパントのその前の注入と同一に選択する。
【００１５】
図６に示すように、次にフォトレジスト層２９及び酸化層３１を完全に除去し，Ｎ導電型の上側エピタキシャル層４を中間エピタキシャル層３の上に形成する。上側エピタキシャル層４の厚さＸ３及びドーパント濃度は中間エピタキシャル層３の厚さＸ２及びドーパント濃度にほぼ等しくするのが好ましい。既知のように加熱処理を含む上側エピタキシャル層４の成長中に、先に注入されたＰ型ドーパントを中間及び上側エピタキシャル層３、４内に拡散させてＰ領域２１を形成するとともに、Ｐ領域２０を垂直方向に更に拡散させる。このようにして、Ｐ領域２０とＰ領域２１を融合させ、積重ねたＰ領域２０、２１のカラムを形成する。Ｐ領域２０、２１のドーパント濃度は、それらの幾何学位置及びサイズとともに、所望の高電圧に耐えるのに適するものとする。実際上，Ｐ領域２０、２１内の全電荷量とＰ領域２０、２１間のＮドレイン領域内の全電荷量は同一にする必要があるため、これらの領域の幾何学サイズとそれらの濃度との間に相関が存在する。
【００１６】
後続の製造工程は上側エピタキシャル層４内に本体領域９を形成し、本体領域９内にソース領域１２を形成する。上側エピタキシャル層４の上面を薄いゲート層５及びポリシリコン層６を具える絶縁ゲート層で覆う。この絶縁ゲート層に、各本体領域の上方に開口を設ける。絶縁ゲート層を絶縁材料層７で覆い、この絶縁材料層に、各本体領域９の上方に接点窓を設けてソース金属層８をソース領域１２及び本体領域９に接触させる(図７参照)。
【００１７】
他の例では、エピタキシャル層２及び３の各層に一回の注入を行う代わりに、エピタキシャル層２及び３の各層に数回の注入を連続的に行うこともできる。この連続的注入の各注入はそれぞれのエネルギーで実行してそのドーパント濃度のピークをそれぞれの深さに位置させる。これらの注入のドーズ量は５×１０１２から５×１０１３原子／ｃｍ２の範囲にするとともに、エネルギーは１００ｋｅＶから９００ｋｅＶ以上の範囲にする。例えば、注入ドーパントが硼素である場合には、３００ｋｅＶ、６００ｋｅＶ及び９００ｋｅＶで３回の注入を実行して０．７μｍ、１．２μｍ及び１．７μｍの深さに位置するピークドーパント濃度を得ることができる。
【００１８】
このようにして、「箱」形濃度分布が得られる。
積重ねエピタキシャル層の数は３と異なる数にすることができること明かである。形成すべきエピタキシャル層の数は最終デバイスのドレイン層の全厚、即ちパワーデバイスが耐えるべき電圧に依存する。
【００１９】
図８−１２は高電圧ＭＯＳゲートパワーデバイス１００及び関連エッジ構造１０１の断面図であり、本発明による関連製造プロセスの中間の工程を示す。例えばエピタキシャル層の厚さ及び抵抗率又は注入のドーズ量及びエネルギーについては上述したプロセスの全ての考察がこの場合にも有効である。
【００２０】
上述した製造工程と同一の製造工程によって、第１、第２及び第３酸化層３２、３３、３４及びマスクとして用いる第１、第２及び第３フォトレジスト層３２、３３、３４を設け、Ｎ＋型半導体基板４０上に重畳されたＮ型半導体層４１、４２、４３を形成するとともに、Ｐ導電型のイオン注入によりこれらのＮ型半導体層内に積重ねＰドープ領域２２、２３を形成する。
【００２１】
この際、上述した製造プロセスを用いてパワーデバイス１００のエッジ構造１０１も形成する。エッジ構造１０１は、如何なる製造工程も追加する必要はなく、Ｐドーパント注入に対するマスクを変更することにより、同一の製造プロセスによって得ることができる。特に、マスク３７に、エッジ構造１０１を形成する領域内に第１開口５１を設け、この第１開口５１はパワーデバイス１００を形成する活性区域の近くに位置させる(図８)。
【００２２】
Ｐ型ドーパントを注入し、マスク３７及び酸化層３２を除去し、Ｎ半導体層４２を成長させる(注入ドーパントの熱拡散工程を含む)後続の工程後に、活性区域１００内にＰドープ領域２２を得るととともに活性区域１００に隣接するエッジ構造区域１０１内にＰドープ領域２２０を得る(図９)。
【００２３】
次の工程において、酸化層３３に重畳して第２マスク３８をデバイス全体上に形成する。このマスクに、その前のマスク３７と同一の開口５１に加えて、エッジ構造区域１０１内に第１開口５１から適当に離れて位置する第２開口５２も設ける(図９)。
【００２４】
このようにして、上記と同一の製造工程を繰り返し、２つのＰドープ領域２３０をエッジ構造区域１０１内に形成し、このＰドープ領域２３０をその前のＰドープ領域２２０と重畳させるとともに融合させて１つの融合Ｐドープ領域を形成する(図１０)。
【００２５】
同一の製造工程を繰り返し、その都度エッジ構造区域１０１内に新しい開口を有する異なるフォトレジストマスク(例えば図１０に示す開口５３を有する次のマスク３９)を用いることにより、図１１に示すような最終デバイスが得られる。本例では、６つの重畳Ｎ半導体層４１−４６を具えるとともに、活性区域１００内に５つの重畳Ｐドープ領域２２−２６（２つの単一「ポケット」に融合されている）を具える。
【００２６】
最終エッジ構造は複数(例えば５つ)のＰドープ「カラム」により構成され、各カラムは融合された積重ねＰドープ領域を具え、Ｎ半導体層内においてそれぞれ異なる高さ、即ち深さ（融合Ｐドープ領域の数に比例する）を有する。特に、エッジ構造区域１０１内のＰドープカラムの高さは活性区域１００の近くから外側に向うにつれて減少する(外側カラムは１つのＰドープ領域２６０を具えるのみである)。更に、最終デバイスは本体領域１９、ソース領域１４、絶縁ゲート層１８、及び電気接続用金属層１７も具える。
【００２７】
図１２は図１１のものに極めて類似する最終エッジ構造の他の好適例を示し、本例ではエッジ構造区域内のＰドープカラムはそれらの上面に本体領域１９'を有する。
【００２８】
また、もっと大きい厚さを有するエピタキシャル層を成長させ、活性区域及びエッジ構造区域の両区域内に垂直方向に互いに融合しない積重ねＰ領域を得て唯一のＰカラムを形成することもでき、この場合にはエピタキシャル層の総数を減少させることができる。これらの互いに融合しない積重ねＰ領域はデバイスの動作中に印可される電界により互いに電気的に接続される。
【００２９】
このようなエッジ構造は種々の深さのＰドープカラムによって得られる極めて大きな曲率半径のために高電圧の耐えるのに好適である。
【００３０】
Ｎ型半導体層の数、従ってこれらの半導体層内のＰドープ領域の数は、最終デバイスのドレイン層の全厚、即ちパワーデバイスが耐えるべき電圧に依存して、６と異なる数にすることができること明らかである。
【００３１】
このようなエッジ構造は図１−７にすような製造方法では得られない異なるパワーデバイスと関連させることもできる。
【図面の簡単な説明】
【図１】 関連製造プロセスの中間の一工程を示す高電圧ＭＯＳゲートパワーデバイスの断面図である。
【図２】 関連製造プロセスの中間の次の一工程を示す高電圧ＭＯＳゲートパワーデバイスの断面図である。
【図３】 関連製造プロセスの中間の次の一工程を示す高電圧ＭＯＳゲートパワーデバイスの断面図である。
【図４】 関連製造プロセスの中間の次の一工程を示す高電圧ＭＯＳゲートパワーデバイスの断面図である。
【図５】 関連製造プロセスの中間の次の一工程を示す高電圧ＭＯＳゲートパワーデバイスの断面図である。
【図６】 関連製造プロセスの中間の次の一工程を示す高電圧ＭＯＳゲートパワーデバイスの断面図である。
【図７】 図１−６の製造工程に従って得られる高電圧ＭＯＳゲートパワーデバイスの断面図である。
【図８】 本発明による関連製造プロセスの中間の一工程を示す高電圧ＭＯＳゲートパワーデバイス及び関連エッジ構造の断面図である。
【図９】 本発明による関連製造プロセスの中間の次の一工程を示す高電圧ＭＯＳゲートパワーデバイス及び関連エッジ構造の断面図である。
【図１０】 本発明による関連製造プロセスの中間の次の一工程を示す高電圧ＭＯＳゲートパワーデバイス及び関連エッジ構造の断面図である。
【図１１】 本発明による関連製造プロセスの中間の次の一工程を示す高電圧ＭＯＳゲートパワーデバイス及び関連エッジ構造の断面図である。
【図１２】 本発明による関連製造プロセスの中間の次の一工程を示す高電圧ＭＯＳゲートパワーデバイス及び関連エッジ構造の断面図である。
【符号の説明】
１００ 高電圧ＭＯＳゲートパワーデバイス
１０１ エッジ構造
３２、３３、３４ 酸化層
３７、３８、３９ フォトレジスト層
４０ Ｎ＋半導体基板
４１、４２、４３、４４、４５、４６ Ｎ型半導体層
２２０、２３０、２４０、２５０、２６０ Ｐドープ領域
２２０―２６０；２３０−２６０；２４０−２６０；２５０−２６０；２６０ Ｐドープカラム

Claims (17)

  1. 第１導電型の第１半導体層(41)を形成する第１工程と、前記第１半導体層(41)の上面に第１マスク(37)を形成する第２工程と、前記第１マスク(37)の一部分を除去してこのマスクに少なくとも１つの開口(51)を形成する第３工程と、第２導電型のドーパントを前記少なくとも１つの開口(51)を経て前記第１半導体層(41)内に導入する第４工程と、前記第１マスク(37)を完全に除去し、前記第１半導体層(41)上に第１導電型の第２半導体層(42)を形成する第５工程と、前記第１半導体層(41)内に注入されたドーパントを拡散させて前記第１及び第２半導体層(41,42)内に第２導電型のドープ領域(220)を形成する第６工程とを具える高電圧半導体デバイス用のエッジ構造を製造する方法において、
    前記第２工程から第６工程までを１回以上繰り返して、第１導電型の複数の重畳された半導体層(41,42,43,44,45,46)を具えるとともに、前記マスク開口を経て次々に注入された第２導電型の複数のドープ領域(220,230,240,250,260)の積重ねからなる前記複数の重畳半導体層(41,42,43,44,45,46)内の挿入された少なくとも２つのカラムを具える最終エッジ構造を形成し、前記高電圧半導体デバイスに近いカラムが前記高電圧半導体デバイスから遠いカラムより深いことを特徴とする高電圧半導体デバイス用エッジ構造の製造方法。
  2. 各カラムの前記積重ねドープ領域（220,230,240,250,260）は垂直方向に互いに融合することを特徴とする請求項1記載の製造方法。
  3. 各カラムの前記積重ねドープ領域（220,230,240,250,260）は垂直方向に互いに融合しないことを特徴とする請求項1記載の製造方法。
  4. 前記カラムのドープ領域(220,230,240,250,260)を形成する各マスクはその前のマスクに対し追加の開口(52,53)を有し、前記追加の開口(52,53)はその前のマスクの開口(51)から適切に離間させて追加のカラムを形成することを特徴とする請求項１−３の何れかに記載の製造方法。
  5. 前記マスク(37,38,39)はフォトレジスト層であることを特徴とする請求項１−４の何れかに記載の製造方法。
  6. 前記マスク(37,38,39)の形成前に前記半導体層(41,42,43, 44,45,46)の各層の上面に酸化層(32,33,34)を形成し、前記マスク(37,38,39)を除去する際に前記酸化層(32,33,34)を除去することを特徴とする請求項１−５の何れかに記載の製造方法。
  7. 前記酸化層(32,33,34)は次のドーパント導入工程を妨げない薄い厚さを有することを特徴とする請求項６記載の製造方法。
  8. 前記ドーパント導入工程はイオン注入であることを特徴とする請求項１−７の何れかに記載の製造方法。
  9. 前記高電圧半導体デバイスはパワーＭＯＳＦＥＴであることを特徴とする請求項１−８の何れかに記載の製造方法。
  10. 前記第１半導体層(41)は第１導電型の半導体基板(40)上にエピタキシャル成長させることを特徴とする請求項１−９の何れかに記載の製造方法。
  11. 前記第１導電型はＮ型であり、前記第２導電型はＰ型であることを特徴とする請求項１−１０の何れかに記載の製造方法。
  12. 前記第１導電型はＰ型であり、前記第２導電型はＮ型であることを特徴とする請求項１−１０の何れかに記載の製造方法。
  13. 高電圧半導体デバイス用の集積エッジ構造であって、第１導電型の複数の重畳された半導体層(41,42,43,44,45,46)を具えるとともに、前記複数の重畳半導体層(41,42,43,44,45,46)内に挿入された第２導電型の複数のドープ領域からなる少なくとも２つのカラムを具え、該少なくとも２つのカラムの各々のドープ領域は垂直方向に積み重ねられて互いに融合されており、前記高電圧半導体デバイスに近いカラムが前記高電圧半導体デバイスから遠いカラムより深いことを特徴とする高電圧半導体デバイス用の集積エッジ構造。
  14. 前記高電圧半導体デバイスはパワーＭＯＳＦＥＴであることを特徴とする請求項１３記載の集積エッジ構造。
  15. 前記複数の重畳された半導体層(41,42,43,44,45,46)は半導体基板(40)に重畳されていることを特徴とする請求項１３又は１４記載の集積エッジ構造。
  16. 前記第１導電型はＮ型であり、前記第２導電型はＰ型であることを特徴とする請求項１３−１５の何れかに記載の集積エッジ構造。
  17. 前記第１導電型はＰ型であり、前記第２導電型はＮ型であることを特徴とする請求項１３−１５の何れかに記載の集積エッジ構造。
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