CN105720089B - 超级结及其制造方法 - Google Patents
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- 238000004519 manufacturing process Methods 0.000 title claims abstract description 20
- 230000015572 biosynthetic process Effects 0.000 claims abstract description 11
- 238000000034 method Methods 0.000 claims description 28
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 24
- 229920005591 polysilicon Polymers 0.000 claims description 24
- 238000005530 etching Methods 0.000 claims description 23
- 230000008569 process Effects 0.000 claims description 14
- 229910052710 silicon Inorganic materials 0.000 claims description 10
- 239000010703 silicon Substances 0.000 claims description 10
- 229920002120 photoresistant polymer Polymers 0.000 claims description 9
- 238000007670 refining Methods 0.000 claims description 9
- 238000004857 zone melting Methods 0.000 claims description 9
- 238000010276 construction Methods 0.000 claims description 7
- 238000001459 lithography Methods 0.000 claims description 6
- 238000001259 photo etching Methods 0.000 claims description 4
- 239000011248 coating agent Substances 0.000 claims description 3
- 238000000576 coating method Methods 0.000 claims description 3
- 238000003701 mechanical milling Methods 0.000 claims description 3
- 239000000126 substance Substances 0.000 claims description 3
- 239000010410 layer Substances 0.000 description 177
- 230000006872 improvement Effects 0.000 description 19
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 10
- 238000010586 diagram Methods 0.000 description 7
- 238000005516 engineering process Methods 0.000 description 4
- 239000002184 metal Substances 0.000 description 4
- 238000000407 epitaxy Methods 0.000 description 3
- 230000000737 periodic effect Effects 0.000 description 3
- 239000011229 interlayer Substances 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 230000003071 parasitic effect Effects 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- 239000000758 substrate Substances 0.000 description 2
- 240000007594 Oryza sativa Species 0.000 description 1
- 235000007164 Oryza sativa Nutrition 0.000 description 1
- 238000010923 batch production Methods 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 230000009514 concussion Effects 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000006378 damage Effects 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000005611 electricity Effects 0.000 description 1
- 230000005670 electromagnetic radiation Effects 0.000 description 1
- 229910052738 indium Inorganic materials 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 230000001737 promoting effect Effects 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 235000009566 rice Nutrition 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
- H01L29/0688—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions characterised by the particular shape of a junction between semiconductor regions
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- Ceramic Engineering (AREA)
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- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
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Abstract
本发明公开了一种超级结，由2层以上的超级结子层叠加形成，各超级结子层的N型外延子层中形成有子沟槽，P型子薄层由填充子沟槽中P型外延子层组成，N型子薄层由各子沟槽之间的N型外延子层组成；各超级结子层的子沟槽在纵向上都对准，各P型子薄层纵向叠加形成P型薄层，各N型子薄层纵向叠加形成N型薄层；利用各超级结子层之间N型外延子层的掺杂浓度和厚度、子沟槽的深度和P型外延子层的掺杂浓度都是单独分开设置的特征，使得各超级结子层之间的耗尽层宽度呈层次结构。本发明还公开了一种超级结及其制造方法，本发明能降低超级结形成的器件的开关速度、降低超级结器件的对外电磁干扰性能。
Description
技术领域
本发明涉及半导体集成电路制造领域，特别是涉及一种超级结；本发明还涉及一种超级结的制造方法。
背景技术
超级结为由形成于半导体衬底中的交替排列的P型薄层和N型薄层组成，现有超级结的作业方法为两种：第一种为多次外延搭配多次离子注入，然后通过一次推进(Drivein)的方法将多次注入的P型阱(well)连成一个P型柱即P型薄层，它可以通过离子注入的浓度调控电磁干扰性能(EMI)的改善。
另一种做法是先生长一层或多层外延，通过挖沟槽的方法将需要填充P型柱的沟槽(Trench)一次挖空，然后一次填入P型外延形成P型柱。如图1所示，是现有沟槽型超级结的结构示意图；首先是在一半导体衬底如硅衬底表面生长N型外延层101，之后在N型外延层101的选定区域中形成N型掺杂的JFET区102和体区103，体区103一般采用P阱工艺形成；之后形成硬质掩膜层104，采用光刻工艺打开沟槽形成区域，之后对沟槽形成区域的N型外延层101进行刻蚀形成沟槽105，图1中仅显示了一个沟槽，实际上沟槽105具有多个并平行排列。之后在沟槽105中填充P型外延层106，P型外延层106即为P型薄层或称为P型柱，沟槽105之间的N型外延层101组成N型薄层。这种方法形成的超级结所带来的缺点是会使器件开关速度具有较快的值，从而使电磁干扰性能(EMI)性能较弱。
发明内容
本发明所要解决的技术问题是提供一种超级结，能降低超级结形成的器件的开关速度、减少对外电磁干扰。为此，本发明还提供一种超级结的制造方法。
为解决上述技术问题，本发明提供的超级结由2层以上的超级结子层叠加形成，各所述超级结子层形成于对应的N型外延子层中且分别由P型子薄层和N型子薄层横向交替排列组成。
各所述超级结子层对应的N型外延子层中形成有子沟槽，各所述超级结子层的所述P型子薄层由填充所述子沟槽中P型外延子层组成，各所述超级结子层的所述N型子薄层由各所述子沟槽之间的N型外延子层组成。
各所述超级结子层的子沟槽在纵向上都对准，各所述超级结子层的P型子薄层纵向叠加形成P型薄层，各所述超级结子层的N型子薄层纵向叠加形成N型薄层，由所述P型薄层和所述N型薄层横向交替排列组成所述超级结。
利用各所述超级结子层之间N型外延子层的掺杂浓度和厚度、所述子沟槽的深度和所述P型外延子层的掺杂浓度都是单独分开设置的特征，使得各所述超级结子层之间的耗尽层宽度具有层次结构并用于提高所述超级结的完全反偏的时间、降低开关速度，从而降低超级结器件的对外电磁干扰性能。
进一步的改进是，在纵向上，各所述超级结子层的所述子沟槽的深度小于等于所述N型外延子层的厚度，相邻两层的所述P型子薄层之间相接触或者隔离有所述N型外延子层。
进一步的改进是，各所述超级结子层的所述子沟槽具有相同的宽度且采用相同的光刻掩膜版定义。
进一步的改进是，各所述超级结子层的所述子沟槽的宽度所能达到的最小值由所述子沟槽的深度和刻蚀工艺确定，在刻蚀工艺保持一定时，通过减少所述子沟槽的深度使所述子沟槽的宽度减少，从而降低所述超级结的N型薄层和P型薄层的宽度，降低所述超级结的导通电阻。
进一步的改进是，最底层的所述超级结子层对应的N型外延子层形成于N型区熔硅上。
进一步的改进是，在保证各所述超级结子层之间的耗尽层宽度呈阶梯式结构的条件下，以及保证所述N型薄层和所述P型薄层的电荷平衡的条件下，各所述超级结子层之间N型外延子层的掺杂浓度和厚度、所述子沟槽的深度和所述P型外延子层的掺杂浓度根据实际需求进行设置。
进一步的改进是，所述超级结应用于超级结MOSFET器件中，所述超级结MOSFET器件的P型掺杂的体区形成于各所述P型薄层的顶部并延伸到相邻的所述N型薄层中；在所述体区的表面形成有栅介质层和多晶硅栅，所述栅介质层和所述多晶硅栅还延伸到所述体区外的所述N型薄层表面，被所述多晶硅栅覆盖的所述体区表面用于形成沟道，源区由形成于所述体区中的N+区组成，漏区由形成于所述超级结背面的N+区组成。
进一步的改进是，在所述多晶硅栅所覆盖的所述N型薄层表面形成有N型掺杂的JFET区。
进一步的改进是，各所述超级结子层之间的耗尽层宽度的层次结构为阶梯式层次结构。
为解决上述技术问题，本发明提供的超级结的制造方法包括如下步骤：
步骤一、形成N型外延子层。
步骤二、采用光刻刻蚀工艺在所述N型外延子层中形成多个子沟槽。
步骤三、采用外延生长中在各所述子沟槽中填充P型外延子层，由各所述子沟槽中所述P型外延子层组成的P型子薄层、由各所述子沟槽之间的所述N型外延子层组成N型子薄层，由所述P型子薄层和所述N型子薄层交替排列组成所述超级结子层。
步骤四、重复1次以上的步骤一至三，在所述超级结子层上再形成1层以上的超级结子层，最终得到由2层以上的超级结子层叠加形成超级结。
各所述超级结子层的子沟槽在纵向上都对准，各所述超级结子层的P型子薄层纵向叠加形成P型薄层，各所述超级结子层的N型子薄层纵向叠加形成N型薄层，由所述P型薄层和所述N型薄层横向交替排列组成所述超级结。
利用各所述超级结子层之间N型外延子层的掺杂浓度和厚度、所述子沟槽的深度和所述P型外延子层的掺杂浓度都是单独分开设置的特征，使得各所述超级结子层之间的耗尽层宽度具有层次结构并用于提高所述超级结的完全反偏的时间、降低开关速度，从而降低超级结器件的对外电磁干扰性能。
进一步的改进是，在纵向上，各所述超级结子层的所述子沟槽的深度小于等于所述N型外延子层的厚度，相邻两层的所述P型子薄层之间相接触或者隔离有所述N型外延子层。
进一步的改进是，各所述超级结子层的所述子沟槽具有相同的宽度且采用相同的光刻掩膜版定义。
进一步的改进是，各所述超级结子层的所述子沟槽的宽度所能达到的最小值由所述子沟槽的深度和刻蚀工艺确定，在刻蚀工艺保持一定时，通过减少所述子沟槽的深度使所述子沟槽的宽度减少，从而降低所述超级结的N型薄层和P型薄层的宽度，降低所述超级结的导通电阻。
进一步的改进是，最底层的所述超级结子层对应的N型外延子层形成于N型区熔硅上。
进一步的改进是，在保证各所述超级结子层之间的耗尽层宽度呈阶梯式结构的条件下，以及保证所述N型薄层和所述P型薄层的电荷平衡的条件下，各所述超级结子层之间N型外延子层的掺杂浓度和厚度、所述子沟槽的深度和所述P型外延子层的掺杂浓度根据实际需求进行设置。
进一步的改进是，步骤二中形成所述子沟槽包括如下分步骤：
步骤21、在所述N型外延子层表面形成硬质掩模层。
步骤22、在所述硬质掩模层表面涂布光刻胶，进行光刻工艺将所述子沟槽形成区域打开。
步骤23、以所述光刻胶为掩模对所述硬质掩模层进行刻蚀，该刻蚀工艺将所述子沟槽形成区域的所述硬质掩模层去除、所述子沟槽外的所述硬质掩模层保留。
步骤24、去除所述光刻胶，以所述硬质掩模层为掩模对所述N型外延子层进行刻蚀形成所述子沟槽。
步骤三中采用选择性外延生长工艺在各所述子沟槽中填充所述P型外延子层；之后去除所述硬质掩模层；之后再采用化学机械研磨工艺对所述超级结子层表面进行平坦化。
进一步的改进是，所述超级结应用于超级结MOSFET器件中，在所述超级结形成之后还包括步骤：
形成所述超级结MOSFET器件的P型掺杂的体区，所述体区形成于各所述P型薄层的顶部并延伸到相邻的所述N型薄层中。
在所述体区的表面形成栅介质层和多晶硅栅，所述栅介质层和所述多晶硅栅还延伸到所述体区外的所述N型薄层表面，被所述多晶硅栅覆盖的所述体区表面用于形成沟道。
进行N+注入在所述体区中形成源区；在所述超级结背面进行N+注入形成漏区。
进一步的改进是，在所述超级结形成之后和所述栅介质层形成之前，还包括在所述N型薄层表面形成N型掺杂的JFET区的步骤。
本发明超级结由2层以上的超级结子层叠加形成，超级结子层都是通过在对应的N型外延子层中形成子沟槽并在子沟槽中填充P型外延层组成，相对于现有沟槽型超级结中通过在一层较厚的外延层中进行一次较深的沟槽刻蚀再在沟槽中一次填充外延层形成的超级结，本发明的各超级结子层的N型外延子层的掺杂浓度和子沟槽中的P型外延层的掺杂浓度能够分别进行设置，各超级结子层的N型外延子层的厚度和子沟槽的深度也能分别进行设置，这就能形成耗尽层宽度呈层次结构如阶梯式结构的超级结结构，从而能提高超级结的完全反偏的时间、降低开关速度，从而降低超级结器件的对外电磁干扰性能。
另外，本发明超级结各子沟槽的深宽比相于现有一次型沟槽填充结构的沟槽的深宽比要降低，不仅能使得沟槽的刻蚀和填充工艺简单、降低工艺难度，而且能够得到宽度更小的子沟槽，从而能降低沟槽的空间周期(pitch)，使得形成的P型薄层和N型薄层的宽度得到减小，从而能降低超级结的导通电阻(Rdson)。
附图说明
下面结合附图和具体实施方式对本发明作进一步详细的说明：
图1是现有沟槽型超级结的结构示意图；
图2是本发明实施例超级结的结构示意图；
图3是本发明实施例超级结器件和现有超级结器件的输入输出电容曲线；
图4A-图4C是本发明实施例超级结的制造方法各步骤中的器件结构示意图。
具体实施方式
首先说明一下随着超级结工艺的不断改良，而产生的EMI问题：目前量产工艺的扩散电阻(RSP)已经可以做到接近10mohm·cm2。这带来的是器件面积的大幅缩小，这在制作成本上是一个巨大的优势。但由于器件面积的大幅缩小，也带来了一些其他问题，EMI问题便是其中之一。EMI是由于器件缩小后，所有寄生电容也都因面积缩小而缩小，导致器件开关速度急剧增加，更高的dV/dt,dI/dt非常容易导致电路中的寄生电容电感产生震荡，从而带来超量的电磁辐射，即EMI问题。现有方法中，沟槽填充形成的超级结的器件比采用多次外延生长加离子注入形成的超级结的器件的EMI问题更加突出。
如图2所示，是本发明实施例超级结的结构示意图；本发明实施例超级结由2层以上的超级结子层叠加形成。各所述超级结子层形成于对应的N型外延子层中且分别由P型子薄层和N型子薄层横向交替排列组成。
各所述超级结子层对应的N型外延子层中形成有子沟槽，各所述超级结子层的所述P型子薄层由填充所述子沟槽中P型外延子层组成，各所述超级结子层的所述N型子薄层由各所述子沟槽之间的N型外延子层组成。图2中共显示了由3层超级结子层叠加的超级结结构，第一层也即最底层的N型外延子层用标记1标示，N型外延子层1形成于N型区熔硅(未示出)上。在N型外延子层1中形成有子沟槽2a，在子沟槽2a中填充有P型外延子层3a；第二层也即中间的N型外延子层形成于N型外延子层1的表面，子沟槽2b形成在第二层N型外延子层中，在子沟槽2b中填充有P型外延子层3b。第三层也即最顶层的N型外延子层形成于第二层N型外延子层的表面，子沟槽2c形成在第三层N型外延子层中，在子沟槽2c中填充有P型外延子层3c。本发明实施例中，参数取为：N型区熔硅的掺杂体浓度为1.52E15CM-3，电导率为3欧姆·厘米，厚度为700微米以上，N型外延子层1为20微米，第二层N型外延子层的厚度为15微米，第三层N型外延子层的厚度为15微米，子沟槽2a的深度为10微米，子沟槽2b的深度为10微米,子沟槽2c的深度为10微米；在其他实施例中能够根据实际需要进行调整。
各所述超级结子层的子沟槽即图2中的子沟槽2a、2b和2c在纵向上都对准，各所述超级结子层的P型子薄层纵向叠加形成P型薄层，各所述超级结子层的N型子薄层纵向叠加形成N型薄层，由所述P型薄层和所述N型薄层横向交替排列组成所述超级结。
利用各所述超级结子层之间N型外延子层的掺杂浓度和厚度、所述子沟槽的深度和所述P型外延子层的掺杂浓度都是单独分开设置的特征，使得各所述超级结子层之间的耗尽层宽度具有层次结构并用于提高所述超级结的完全反偏的时间、降低开关速度，从而降低超级结器件的对外电磁干扰性能。
在纵向上，各所述超级结子层的所述子沟槽的深度小于等于所述N型外延子层的厚度，相邻两层的所述P型子薄层之间相接触或者隔离有所述N型外延子层。图2中显示的为，各所述超级结子层的所述子沟槽的深度小于所述N型外延子层的厚度，这样相邻的上下两层的所述子沟槽并不连通，而是间隔有N型外延子层如图2中的虚线圈401所示，这更加有利于使得各所述超级结子层之间的耗尽层宽度具有层次结构。
本发明实施例中，各所述超级结子层的所述子沟槽具有相同的宽度且采用相同的光刻掩膜版定义。也即各所述子沟槽2a、2b和2c之间的宽度相等，在横向上形成的区域位置相同。
本发明实施例中，各所述超级结子层的所述子沟槽的宽度所能达到的最小值由所述子沟槽的深度和刻蚀工艺确定，在刻蚀工艺保持一定时，通过减少所述子沟槽的深度使所述子沟槽的宽度减少，从而降低所述超级结的N型薄层和P型薄层的宽度，降低所述超级结的导通电阻。也即本发明通过将外延层分开为多次形成以及子沟槽多次形成的工艺中，由于每层的子沟槽的深度减少了，故在相同的光刻刻蚀工艺条件下，子沟槽的宽度能够做得更小，空间周期(pitch)会更小，能分别降低超级结的N型薄层的宽度和P型薄层的宽度，从而能降低所述超级结的导通电阻。
在保证各所述超级结子层之间的耗尽层宽度呈阶梯式结构的条件下，以及保证所述N型薄层和所述P型薄层的电荷平衡的条件下，各所述超级结子层之间N型外延子层的掺杂浓度和厚度、所述子沟槽的深度和所述P型外延子层的掺杂浓度根据实际需求进行设置。
图2中所示的本发明实施例中，所述超级结应用于超级结MOSFET器件中，所述超级结MOSFET器件的P型掺杂的体区4形成于各所述P型薄层的顶部并延伸到相邻的所述N型薄层中，体区4一般采用P阱形成；在所述体区4的表面形成有栅介质层如栅氧化层6和多晶硅栅7，所述栅介质层6和所述多晶硅栅7还延伸到所述体区4外的所述N型薄层表面，被所述多晶硅栅7覆盖的所述体区4表面用于形成沟道，源区8由形成于所述体区4中的N+区组成，漏区由形成于所述超级结背面的N+区组成。在所述多晶硅栅7所覆盖的所述N型薄层表面形成有N型掺杂的JFET区5。
在其他实施例中，栅极结构也能采用沟槽型栅极结构，多晶硅栅由填充有栅极沟槽中的多晶硅组成。
如图3所示，是本发明实施例超级结器件和现有超级结器件的输入输出电容曲线；曲线201是如图2所示的本发明实施例的超级结器件的输入电容(Ciss)曲线，横坐标为电容，纵坐标为漏极电压；曲线202是如图2所示的本发明实施例的超级结器件的输出电容(Coss)曲线；曲线203是采用如图1所示的现有超级结形成的器件的输入电容(Ciss)曲线；曲线203是采用如图1所示的现有超级结形成的器件的输出电容(Coss)曲线。可以看出，本发明实施例的输入输出电容都分别得到了提升，所以本发明实施例能提高超级结的完全反偏的时间、降低开关速度，从而降低超级结器件的对外电磁干扰性能。
如图4A至图4C所示，是本发明实施例超级结的制造方法各步骤中的器件结构示意图，本发明实施例超级结的制造方法包括如下步骤：
步骤一、形成N型外延子层1。最底层的所述超级结子层对应的N型外延子层形成于N型区熔硅上。
步骤二、采用光刻刻蚀工艺在所述N型外延子层1中形成多个子沟槽2a。
较佳为，形成所述子沟槽包括如下分步骤：
步骤21、在所述N型外延子层表面形成硬质掩模层301。
步骤22、在所述硬质掩模层301表面涂布光刻胶，进行光刻工艺将所述子沟槽形成区域打开。
步骤23、以所述光刻胶为掩模对所述硬质掩模层301进行刻蚀，该刻蚀工艺将所述子沟槽形成区域的所述硬质掩模层301去除、所述子沟槽外的所述硬质掩模层301保留。
步骤24、去除所述光刻胶，以所述硬质掩模层301为掩模对所述N型外延子层进行刻蚀形成所述子沟槽。
步骤三、采用外延生长中在各所述子沟槽2a中填充P型外延子层3a，由各所述子沟槽2a中所述P型外延子层3a组成的P型子薄层、由各所述子沟槽2a之间的所述N型外延子层1组成N型子薄层，由所述P型子薄层和所述N型子薄层交替排列组成所述超级结子层。本发明实施例中，子沟槽形成后，P型外延子层填充前需要在子沟槽的内部表面牺牲氧化膜并刻蚀干净，使子沟槽侧壁光滑并使得硅裸露。
较佳选择为，采用选择性外延生长工艺在各所述子沟槽中填充所述P型外延子层；之后去除所述硬质掩模层301；之后再采用化学机械研磨工艺对所述超级结子层表面进行平坦化。
步骤四、重复1次以上的步骤一至三，在所述超级结子层上再形成1层以上的超级结子层，最终得到由2层以上的超级结子层叠加形成超级结。本发明实施例方法中，之后又重复了2次步骤一至三，最终得到由3层超级结子层叠加形成超级结。
图4B显示了形成第二层超级结子层时的器件结构示意图，第二层也即中间的N型外延子层形成于N型外延子层1的表面，子沟槽2b形成在第二层N型外延子层中，在子沟槽2b中填充有P型外延子层3b。
图4C显示了形成第三层超级结子层时的器件结构示意图，第三层也即最顶层的N型外延子层形成于第二层N型外延子层的表面，子沟槽2c形成在第三层N型外延子层中，在子沟槽2c中填充有P型外延子层3c。
本发明实施例方法中，参数取为：N型区熔硅的掺杂体浓度为1.52E15CM-3，电导率为3欧姆·厘米，厚度为700微米以上，N型外延子层1为20微米，第二层N型外延子层的厚度为15微米，第三层N型外延子层的厚度为15微米，子沟槽2a的深度为10微米，子沟槽2b的深度为10微米,子沟槽2c的深度为10微米；在其他实施例中能够根据实际需要进行调整。
各所述超级结子层的子沟槽即图2中的子沟槽2a、2b和2c在纵向上都对准，各所述超级结子层的P型子薄层纵向叠加形成P型薄层，各所述超级结子层的N型子薄层纵向叠加形成N型薄层，由所述P型薄层和所述N型薄层横向交替排列组成所述超级结。
利用各所述超级结子层之间N型外延子层的掺杂浓度和厚度、所述子沟槽的深度和所述P型外延子层的掺杂浓度都是单独分开设置的特征，使得各所述超级结子层之间的耗尽层宽度具有层次结构并用于提高所述超级结的完全反偏的时间、降低开关速度，从而降低超级结器件的对外电磁干扰性能。
在纵向上，各所述超级结子层的所述子沟槽的深度小于等于所述N型外延子层的厚度，相邻两层的所述P型子薄层之间相接触或者隔离有所述N型外延子层。图2中显示的为，各所述超级结子层的所述子沟槽的深度小于所述N型外延子层的厚度，这样相邻的上下两层的所述子沟槽并不连通，而是间隔有N型外延子层，这更加有利于使得各所述超级结子层之间的耗尽层宽度具有层次结构。本发明实施例中各所述超级结子层之间的耗尽层宽度的层次结构为阶梯式层次结构。
本发明实施例中，各所述超级结子层的所述子沟槽具有相同的宽度且采用相同的光刻掩膜版定义。也即各所述子沟槽2a、2b和2c之间的宽度相等，在横向上形成的区域位置相同。
本发明实施例中，各所述超级结子层的所述子沟槽的宽度所能达到的最小值由所述子沟槽的深度和刻蚀工艺确定，在刻蚀工艺保持一定时，通过减少所述子沟槽的深度使所述子沟槽的宽度减少，从而降低所述超级结的N型薄层和P型薄层的宽度，降低所述超级结的导通电阻。也即本发明通过将外延层分开为多次形成以及子沟槽多次形成的工艺中，由于每层的子沟槽的深度减少了，故在相同的光刻刻蚀工艺条件下，子沟槽的宽度能够做得更小，空间周期(pitch)会更小，能分别降低超级结的N型薄层的宽度和P型薄层的宽度，从而能降低所述超级结的导通电阻。
在保证各所述超级结子层之间的耗尽层宽度呈阶梯式结构的条件下，以及保证所述N型薄层和所述P型薄层的电荷平衡的条件下，各所述超级结子层之间N型外延子层的掺杂浓度和厚度、所述子沟槽的深度和所述P型外延子层的掺杂浓度根据实际需求进行设置。
图2中所示的本发明实施例中，所述超级结应用于超级结MOSFET器件中，在所述超级结形成之后还包括步骤：
首先、对整个N型区熔硅即晶圆(wafer)表面进行平滑处理，包括：淀积(Deposit)一层牺牲氧化层，厚度为1000埃，之后去除1000埃的牺牲氧化层，使得整个wafer面内更平滑。
之后淀积一层200埃的缓冲层，用于避免后续的离子注入工艺(IMP)对wafer表面的损伤，缓冲层需要在离子注入工艺完成后去除。
形成述超级结MOSFET器件的P型掺杂的体区4，所述体区4形成于各所述P型薄层的顶部并延伸到相邻的所述N型薄层中。
在所述体区4的表面形成栅介质层如栅氧化层6和多晶硅栅7，所述栅介质层6和所述多晶硅栅7还延伸到所述体区4外的所述N型薄层表面，被所述多晶硅栅7覆盖的所述体区4表面用于形成沟道。
进行N+注入在所述体区中形成源区8；在所述超级结背面进行N+注入形成漏区。
之后形成层间膜9；形成接触孔，接触孔穿过层间膜9和底部源区或多晶硅栅接触；形成正面金属层，正面金属层图形化后形成源极和栅极，源极通过接触孔和源区连接，栅极通过接触孔和多晶硅栅连接。之后进行背面减薄，减薄后形成背面金属层，背面金属层和漏区接触并作为漏极。
在所述超级结形成之后和所述栅介质层6形成之前，还包括在所述N型薄层表面形成N型掺杂的JFET区5的步骤。
相对于现有方法中JFET区和体区都放在超级结形成之前形成，本发明实施例中JFET区和体区需要都放在超级结形成之前形成，这也有利于减少JFET区和体区的热过程，防止多次外延子层的生长工艺对JFET区和体区产生推进扩散效应。
以上通过具体实施例对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本发明的保护范围。
Claims (19)
1.一种超级结，其特征在于，由2层以上的超级结子层叠加形成，各所述超级结子层形成于对应的N型外延子层中且分别由P型子薄层和N型子薄层横向交替排列组成；
各所述超级结子层对应的N型外延子层中形成有子沟槽，各所述超级结子层的所述P型子薄层由填充所述子沟槽中P型外延子层组成，各所述超级结子层的所述N型子薄层由各所述子沟槽之间的N型外延子层组成；
各所述超级结子层的子沟槽在纵向上都对准，各所述超级结子层的P型子薄层纵向叠加形成P型薄层，各所述超级结子层的N型子薄层纵向叠加形成N型薄层，由所述P型薄层和所述N型薄层横向交替排列组成所述超级结；
利用各所述超级结子层之间N型外延子层的掺杂浓度和厚度、所述子沟槽的深度和所述P型外延子层的掺杂浓度都是单独分开设置的特征，使得各所述超级结子层之间的耗尽层宽度具有层次结构并用于提高所述超级结的完全反偏的时间、降低开关速度，从而降低超级结器件的对外电磁干扰性能。
2.如权利要求1所述的超级结，其特征在于：在纵向上，各所述超级结子层的所述子沟槽的深度小于等于所述N型外延子层的厚度，相邻两层的所述P型子薄层之间相接触或者隔离有所述N型外延子层。
3.如权利要求1所述的超级结，其特征在于：各所述超级结子层的所述子沟槽具有相同的宽度且采用相同的光刻掩膜版定义。
4.如权利要求1或3所述的超级结，其特征在于：各所述超级结子层的所述子沟槽的宽度所能达到的最小值由所述子沟槽的深度和刻蚀工艺确定，在刻蚀工艺保持一定时，通过减少所述子沟槽的深度使所述子沟槽的宽度减少，从而降低所述超级结的N型薄层和P型薄层的宽度，降低所述超级结的导通电阻。
5.如权利要求1所述的超级结，其特征在于：最底层的所述超级结子层对应的N型外延子层形成于N型区熔硅上。
6.如权利要求1所述的超级结，其特征在于：在保证各所述超级结子层之间的耗尽层宽度呈阶梯式结构的条件下，以及保证所述N型薄层和所述P型薄层的电荷平衡的条件下，各所述超级结子层之间N型外延子层的掺杂浓度和厚度、所述子沟槽的深度和所述P型外延子层的掺杂浓度根据实际需求进行设置。
7.如权利要求1所述的超级结，其特征在于：所述超级结应用于超级结MOSFET器件中，所述超级结MOSFET器件的P型掺杂的体区形成于各所述P型薄层的顶部并延伸到相邻的所述N型薄层中；在所述体区的表面形成有栅介质层和多晶硅栅，所述栅介质层和所述多晶硅栅还延伸到所述体区外的所述N型薄层表面，被所述多晶硅栅覆盖的所述体区表面用于形成沟道，源区由形成于所述体区中的N+区组成，漏区由形成于所述超级结背面的N+区组成。
8.如权利要求7所述的超级结，其特征在于：在所述多晶硅栅所覆盖的所述N型薄层表面形成有N型掺杂的JFET区。
9.如权利要求1或2所述的超级结，其特征在于：各所述超级结子层之间的耗尽层宽度的层次结构为阶梯式层次结构。
10.一种超级结的制造方法，其特征在于，包括如下步骤：
步骤一、形成N型外延子层；
步骤二、采用光刻刻蚀工艺在所述N型外延子层中形成多个子沟槽；
步骤三、采用外延生长中在各所述子沟槽中填充P型外延子层，由各所述子沟槽中所述P型外延子层组成的P型子薄层、由各所述子沟槽之间的所述N型外延子层组成N型子薄层，由所述P型子薄层和所述N型子薄层交替排列组成所述超级结子层；
步骤四、重复1次以上的步骤一至三，在所述超级结子层上再形成1层以上的超级结子层，最终得到由2层以上的超级结子层叠加形成超级结；
各所述超级结子层的子沟槽在纵向上都对准，各所述超级结子层的P型子薄层纵向叠加形成P型薄层，各所述超级结子层的N型子薄层纵向叠加形成N型薄层，由所述P型薄层和所述N型薄层横向交替排列组成所述超级结；
利用各所述超级结子层之间N型外延子层的掺杂浓度和厚度、所述子沟槽的深度和所述P型外延子层的掺杂浓度都是单独分开设置的特征，使得各所述超级结子层之间的耗尽层宽度具有层次结构并用于提高所述超级结的完全反偏的时间、降低开关速度，从而降低超级结器件的对外电磁干扰性能。
11.如权利要求10所述的超级结的制造方法，其特征在于：在纵向上，各所述超级结子层的所述子沟槽的深度小于等于所述N型外延子层的厚度，相邻两层的所述P型子薄层之间相接触或者隔离有所述N型外延子层。
12.如权利要求10所述的超级结的制造方法，其特征在于：各所述超级结子层的所述子沟槽具有相同的宽度且采用相同的光刻掩膜版定义。
13.如权利要求10或12所述的超级结的制造方法，其特征在于：各所述超级结子层的所述子沟槽的宽度所能达到的最小值由所述子沟槽的深度和刻蚀工艺确定，在刻蚀工艺保持一定时，通过减少所述子沟槽的深度使所述子沟槽的宽度减少，从而降低所述超级结的N型薄层和P型薄层的宽度，降低所述超级结的导通电阻。
14.如权利要求10所述的超级结的制造方法，其特征在于：最底层的所述超级结子层对应的N型外延子层形成于N型区熔硅上。
15.如权利要求10所述的超级结的制造方法，其特征在于：在保证各所述超级结子层之间的耗尽层宽度呈阶梯式结构的条件下，以及保证所述N型薄层和所述P型薄层的电荷平衡的条件下，各所述超级结子层之间N型外延子层的掺杂浓度和厚度、所述子沟槽的深度和所述P型外延子层的掺杂浓度根据实际需求进行设置。
16.如权利要求10所述的超级结的制造方法，其特征在于：步骤二中形成所述子沟槽包括如下分步骤：
步骤21、在所述N型外延子层表面形成硬质掩模层；
步骤22、在所述硬质掩模层表面涂布光刻胶，进行光刻工艺将所述子沟槽形成区域打开；
步骤23、以所述光刻胶为掩模对所述硬质掩模层进行刻蚀，该刻蚀工艺将所述子沟槽形成区域的所述硬质掩模层去除、所述子沟槽外的所述硬质掩模层保留；
步骤24、去除所述光刻胶，以所述硬质掩模层为掩模对所述N型外延子层进行刻蚀形成所述子沟槽；
步骤三中采用选择性外延生长工艺在各所述子沟槽中填充所述P型外延子层；之后去除所述硬质掩模层；之后再采用化学机械研磨工艺对所述超级结子层表面进行平坦化。
17.如权利要求10所述的超级结的制造方法，其特征在于：所述超级结应用于超级结MOSFET器件中，在所述超级结形成之后还包括步骤：
形成所述超级结MOSFET器件的P型掺杂的体区，所述体区形成于各所述P型薄层的顶部并延伸到相邻的所述N型薄层中；
在所述体区的表面形成栅介质层和多晶硅栅，所述栅介质层和所述多晶硅栅还延伸到所述体区外的所述N型薄层表面，被所述多晶硅栅覆盖的所述体区表面用于形成沟道；
进行N+注入在所述体区中形成源区；在所述超级结背面进行N+注入形成漏区。
18.如权利要求17所述的超级结的制造方法，其特征在于：在所述超级结形成之后和所述栅介质层形成之前，还包括在所述N型薄层表面形成N型掺杂的JFET区的步骤。
19.如权利要求10或11所述的超级结的制造方法，其特征在于：各所述超级结子层之间的耗尽层宽度的层次结构为阶梯式层次结构。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201610086759.5A CN105720089B (zh) | 2016-02-16 | 2016-02-16 | 超级结及其制造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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| CN201610086759.5A CN105720089B (zh) | 2016-02-16 | 2016-02-16 | 超级结及其制造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN105720089A CN105720089A (zh) | 2016-06-29 |
| CN105720089B true CN105720089B (zh) | 2018-10-26 |
Family
ID=56156736
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201610086759.5A Active CN105720089B (zh) | 2016-02-16 | 2016-02-16 | 超级结及其制造方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN105720089B (zh) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN111370469A (zh) * | 2020-04-30 | 2020-07-03 | 上海华虹宏力半导体制造有限公司 | 超级结器件结构及其制造方法 |
| CN111668292A (zh) * | 2020-07-09 | 2020-09-15 | 南京华瑞微集成电路有限公司 | 一种改善emi的深沟槽mos器件及其制造方法 |
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| Publication number | Publication date |
|---|---|
| CN105720089A (zh) | 2016-06-29 |
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|---|---|---|---|
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