JPS592344A - 半導体集積回路の製造方法 - Google Patents
半導体集積回路の製造方法Info
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- JPS592344A JPS592344A JP11110782A JP11110782A JPS592344A JP S592344 A JPS592344 A JP S592344A JP 11110782 A JP11110782 A JP 11110782A JP 11110782 A JP11110782 A JP 11110782A JP S592344 A JPS592344 A JP S592344A
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- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/761—PN junctions
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- Power Engineering (AREA)
- Bipolar Transistors (AREA)
- Element Separation (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体集積回路に関し、特にＰＮ接合によｐ絶
縁分離（アイソレーション）ラスるバイポーラ型集積回
路に関する。
縁分離（アイソレーション）ラスるバイポーラ型集積回
路に関する。
従来この柚のバイポーラ型集積回路は、第１図に示すよ
うにＰ型半導体単結晶基板ｌ上にｎ十埋込層２を拡散、
酸化した抜、ｎ型エピタキシャル層３を気相成長法で形
成して半導体集積回路基板４をつくる。次に素子分離と
して該エピタキシャル層３上にボロン（Ｐ＋）’ｅ選択
的に拡散、酸化して、絶縁分離領域５を形成する。
うにＰ型半導体単結晶基板ｌ上にｎ十埋込層２を拡散、
酸化した抜、ｎ型エピタキシャル層３を気相成長法で形
成して半導体集積回路基板４をつくる。次に素子分離と
して該エピタキシャル層３上にボロン（Ｐ＋）’ｅ選択
的に拡散、酸化して、絶縁分離領域５を形成する。
更にボロン拡散によｐベース層６、リン（Ｎ＋）拡散に
よ）エミツタ層７、コレクタの電極８、最稜に各々ゲー
トに電極取り出し９を形成し、その上に配線層１０を形
成して半導体集積回路がつくられる。１１はマスク及び
表面保護用酸化膜である。
よ）エミツタ層７、コレクタの電極８、最稜に各々ゲー
トに電極取り出し９を形成し、その上に配線層１０を形
成して半導体集積回路がつくられる。１１はマスク及び
表面保護用酸化膜である。
さて前記絶縁分離領域５は、高温の長時間酸化によりエ
ピタキシャル層３表面に拡散されたＰ＋層が、エビ下面
に深く拡散すると共に、Ｐ基板１上の不純物ボロン（Ｐ
＋）がエビ層にせり上ｐ拡散し、その結果絶縁分離領域
５が形成されるが、この時絶縁分離領域５はたて方向の
みならず、エビ層の表面にそって横方向にも拡散しくサ
イドデイフィージョン）、その値はたて方向のキョリ×
に比べ０．８ Ｘとされる。このため、アイソレーショ
ンとベース６間、又はコレクタ８間の間隔寸法はそれを
見込して決定せねばならず、特に厚いエピタキシャル層
を必要とする高耐圧トランジスタは必然的にアイランド
サイズが大きくなる。従ってチップ面積増大させ、結果
として歩留り低下をもたらす欠点を有していた。
ピタキシャル層３表面に拡散されたＰ＋層が、エビ下面
に深く拡散すると共に、Ｐ基板１上の不純物ボロン（Ｐ
＋）がエビ層にせり上ｐ拡散し、その結果絶縁分離領域
５が形成されるが、この時絶縁分離領域５はたて方向の
みならず、エビ層の表面にそって横方向にも拡散しくサ
イドデイフィージョン）、その値はたて方向のキョリ×
に比べ０．８ Ｘとされる。このため、アイソレーショ
ンとベース６間、又はコレクタ８間の間隔寸法はそれを
見込して決定せねばならず、特に厚いエピタキシャル層
を必要とする高耐圧トランジスタは必然的にアイランド
サイズが大きくなる。従ってチップ面積増大させ、結果
として歩留り低下をもたらす欠点を有していた。
本発明は、半導体単結晶基板にエピタキシャル層を階層
的に形成すると同時にアイソレーション用としてボロン
拡散（Ｐ＋）を各エピタキシャル層に形成することによ
り上記次点を除去し、アイランドサイズの少さな、結果
として歩留力の良好な半導体集積回路を提供することに
ある。
的に形成すると同時にアイソレーション用としてボロン
拡散（Ｐ＋）を各エピタキシャル層に形成することによ
り上記次点を除去し、アイランドサイズの少さな、結果
として歩留力の良好な半導体集積回路を提供することに
ある。
本発明は、半導体単結晶基板上にアイソレージ１ン用不
純物を拡散する工程と、該基板上にエピタキシャル成長
層を形成する工程と、該エピタキシャル成長層上にアイ
ソレーク四ン用不純物を拡散する工程と、前記複数の工
程終了 該エビタキンヤル成長層形成工程と該エピタキ
シャル成長層上にアイソレーション用不純物拡散工程と
を有限回繰り返して半導体基板を形成することで構成さ
れる。
純物を拡散する工程と、該基板上にエピタキシャル成長
層を形成する工程と、該エピタキシャル成長層上にアイ
ソレーク四ン用不純物を拡散する工程と、前記複数の工
程終了 該エビタキンヤル成長層形成工程と該エピタキ
シャル成長層上にアイソレーション用不純物拡散工程と
を有限回繰り返して半導体基板を形成することで構成さ
れる。
次に本発明の実施例について図面を参照して説明する。
第２図はＰ型半導体単結晶基板１上に階層的にエピタキ
シャル層と絶縁ボロン拡散＃を交互に形成してゆく様子
を示した構造断面図でｌはＰ型半導体基板、２はｎ＋埋
込層、１１はエツチング用マスク又は保護膜としての酸
化膜、１３は気相成長法による第１エピタキシャル成長
層１２は絶縁ボロン拡散層、１４ 、１５は各々第２、
第ｎエピタキシャル層である。
シャル層と絶縁ボロン拡散＃を交互に形成してゆく様子
を示した構造断面図でｌはＰ型半導体基板、２はｎ＋埋
込層、１１はエツチング用マスク又は保護膜としての酸
化膜、１３は気相成長法による第１エピタキシャル成長
層１２は絶縁ボロン拡散層、１４ 、１５は各々第２、
第ｎエピタキシャル層である。
まずＰ型半導体単結晶基板１を全面酸化して配化膜１１
に形成し、次にｎ＋拡散層形成のためフォトマスクを使
って光露光、現象後酸化膜をエツチングし所定の位置に
穴をあける。次にｎ ソースとしてアンチモン又はヒ素
を高温で長時間拡散酸化してｎ＋埋込層２を形成する。
に形成し、次にｎ＋拡散層形成のためフォトマスクを使
って光露光、現象後酸化膜をエツチングし所定の位置に
穴をあける。次にｎ ソースとしてアンチモン又はヒ素
を高温で長時間拡散酸化してｎ＋埋込層２を形成する。
（第１図（ａ））。
更ｅこ第２図（ｂ）にて上記と同様にして酸化膜１１の
所定の位置をエツチングし、絶縁分離領域とじてのボロ
ン（Ｐ＋）拡散を高温で行い絶縁ボロン拡散ＮＡｌ２を
つくる○そして第２図（Ｃ１にてまず拡散により生じた
絃化Ｍ１１除いｆＣ抜５ｉＣＪ、等の高温ふいん気中で
気相成長させ第１エピタキシャル成長層１３を形成する
。この時反応ガス中に例えばＰＨ３を微量混入すると成
長層の導電率、抵抗率の制御されたｎ型のエピタキシャ
ル成長層が実現できる。次に第２図（ｄｌにて第１エピ
タキシャル層１３形成後再び基板を全面酸化し酸化膜１
１をつくった後、前記と同様酸化膜１１の所定の位置を
エツチング稜絶縁ボロン拡散し絶縁ボロン拡散Ｍｉ１２
をつくる。以下上記と同様にして第２エピタキシャル成
長層１４形成（第２図（ｅ））、絶縁ボロン拡散層１２
形成（第２図げ））の各工程をｎ回縁ｐ返して第ｎエピ
タキシャル層１５を形成して半導体集積回路基板１６が
実現できる。
所定の位置をエツチングし、絶縁分離領域とじてのボロ
ン（Ｐ＋）拡散を高温で行い絶縁ボロン拡散ＮＡｌ２を
つくる○そして第２図（Ｃ１にてまず拡散により生じた
絃化Ｍ１１除いｆＣ抜５ｉＣＪ、等の高温ふいん気中で
気相成長させ第１エピタキシャル成長層１３を形成する
。この時反応ガス中に例えばＰＨ３を微量混入すると成
長層の導電率、抵抗率の制御されたｎ型のエピタキシャ
ル成長層が実現できる。次に第２図（ｄｌにて第１エピ
タキシャル層１３形成後再び基板を全面酸化し酸化膜１
１をつくった後、前記と同様酸化膜１１の所定の位置を
エツチング稜絶縁ボロン拡散し絶縁ボロン拡散Ｍｉ１２
をつくる。以下上記と同様にして第２エピタキシャル成
長層１４形成（第２図（ｅ））、絶縁ボロン拡散層１２
形成（第２図げ））の各工程をｎ回縁ｐ返して第ｎエピ
タキシャル層１５を形成して半導体集積回路基板１６が
実現できる。
第３図は、該半導体集積回路基板１６を用いて半導体素
子製造時の、特に絶縁分離拡散部のＰＮ分離の様子を示
した断面図である。まずｍｎエビタキ７ヤル層１５上に
絶縁ホルン拡散音し図の破５− 線で示すボロン拡散層１７をつくるのは前記と同様であ
る。次に該基板１６を高温で所定時間酸化する。すると
各エピタキシャル層に前もった拡散されたいたボロンが
各エビ層下面に拡散および横に拡散（サイドドフィージ
田ン）すると同時にエビ表面から他のエビ層へせり上り
拡散し、その結果ＰＮ接合のない、だんご状の絶縁分離
領域１８が形成される。本方法によれば従来の方法（第
１図）に比べ短時間に絶縁分離領域が形成できるだけな
い、サイドディフィージーが少ないためアイランドサイ
ズが少さくできること従って更に高密度集積が可能であ
ることは明らかである。又厚いエピタキシャル層例えば
２０μｍ程度を必要とする高耐圧トランジスタにおいて
はその効果は特に顕著である。
子製造時の、特に絶縁分離拡散部のＰＮ分離の様子を示
した断面図である。まずｍｎエビタキ７ヤル層１５上に
絶縁ホルン拡散音し図の破５− 線で示すボロン拡散層１７をつくるのは前記と同様であ
る。次に該基板１６を高温で所定時間酸化する。すると
各エピタキシャル層に前もった拡散されたいたボロンが
各エビ層下面に拡散および横に拡散（サイドドフィージ
田ン）すると同時にエビ表面から他のエビ層へせり上り
拡散し、その結果ＰＮ接合のない、だんご状の絶縁分離
領域１８が形成される。本方法によれば従来の方法（第
１図）に比べ短時間に絶縁分離領域が形成できるだけな
い、サイドディフィージーが少ないためアイランドサイ
ズが少さくできること従って更に高密度集積が可能であ
ることは明らかである。又厚いエピタキシャル層例えば
２０μｍ程度を必要とする高耐圧トランジスタにおいて
はその効果は特に顕著である。
第４図は絶縁分離拡散後、ベース層、エミツタ層を形成
した最終的な半導体トランジスタを示す構造断面図であ
る。だんご状の絶縁分離領域１８が少さやできている。
した最終的な半導体トランジスタを示す構造断面図であ
る。だんご状の絶縁分離領域１８が少さやできている。
本発明は以上説明した様に階層的にエビタキシ６一
ャル層を形成すると共に各エビ層に絶縁ボロン拡散を施
こすことにより、短時間に絶縁分離領域が形成されるだ
けでなく、横広がりの少ない（ザイドデフイージョン）
絶縁分離領域が実現でき、アイランドサイズの小さな、
従ってチップ面積の少ない、結果として歩留りの良い低
コストの半導体集積回路ｆ：提供できる。
こすことにより、短時間に絶縁分離領域が形成されるだ
けでなく、横広がりの少ない（ザイドデフイージョン）
絶縁分離領域が実現でき、アイランドサイズの小さな、
従ってチップ面積の少ない、結果として歩留りの良い低
コストの半導体集積回路ｆ：提供できる。
第１図は従来における素子分離技術を用いた半導体素子
の断面図、第２囚は本発明の一実施例全工程順に示した
もので第２図（ａｔ 、 （ｂｌ ＋ （ｃ） 、 （
ｄｉ 、 （ｅＪ、 （ｆｌ 、 （ｇｌはその断面図
、第３図は本発明の絶縁分離形成時の様子を示した断面
図、第４図は半導体素子形成後の最終的な構造断面図で
ある。 ｌ・・・・・・Ｐ型半導体単結晶基板、２・・・・・・
ｎ＋埋込層、３・・・・・・エピタキシャル層、４・・
・・・・半導体集積回路基板、５・・・４・・・絶縁分
離領域、６・・・・・・ベース層、７・・・・・・エミ
ツタ層、８・・・・・・電極、９・・・・・・電極域す
出ＬＩＯ・・・・・・配線層、１１・・・・・・酸化膜
、１２・・・・・・絶縁ボロン拡散層、１３・・・・・
第１エピタキシャル成長層、１４・・・・・・第２エピ
タキシャル成長層、１５・・・・・・第ｎエピタキシャ
ル成長層、１６・・・・・・半導体集積回路基板、１７
・・・・・・ボロン拡散層、１８・・・・・・だんご状
の絶縁分離領域、１９・・・・・・第１エピタキシヤル
。 手続補正書（自発） １．事件の表示 昭和５７年特許 願第１１１１０
７号２、発明の名称 半導体集積回路の製造方法３、
補正をする者 事件との関係 出 願 人東京都港区芝五
丁目３３番１号 （４２３） 日本電気株式会社 代表者 関本忠弘 ４、代理人 〒１０８ 東京都港区芝五丁目３７番８号 住友三田
ビル日本電気株式会社内 （６５９１） 弁理士 内 原 晋電話東京（０
３）４５６−３１１１（大代表）（連絡先 日本電気株
式会社特許部） ５、補正の対象 明細書の発明の詳細な説−（Ｗ
′６、補正の内容 （１） 明細書第６頁、５行目の「（サイトドフィー
ジョン）」を「（サイドディフィージーン）」と訂正い
たします。 （２） 明細書第６頁ｌＯ行目の［サイドディフィー
ジー］を「サイドディフィージョン」と訂正いたします
。
の断面図、第２囚は本発明の一実施例全工程順に示した
もので第２図（ａｔ 、 （ｂｌ ＋ （ｃ） 、 （
ｄｉ 、 （ｅＪ、 （ｆｌ 、 （ｇｌはその断面図
、第３図は本発明の絶縁分離形成時の様子を示した断面
図、第４図は半導体素子形成後の最終的な構造断面図で
ある。 ｌ・・・・・・Ｐ型半導体単結晶基板、２・・・・・・
ｎ＋埋込層、３・・・・・・エピタキシャル層、４・・
・・・・半導体集積回路基板、５・・・４・・・絶縁分
離領域、６・・・・・・ベース層、７・・・・・・エミ
ツタ層、８・・・・・・電極、９・・・・・・電極域す
出ＬＩＯ・・・・・・配線層、１１・・・・・・酸化膜
、１２・・・・・・絶縁ボロン拡散層、１３・・・・・
第１エピタキシャル成長層、１４・・・・・・第２エピ
タキシャル成長層、１５・・・・・・第ｎエピタキシャ
ル成長層、１６・・・・・・半導体集積回路基板、１７
・・・・・・ボロン拡散層、１８・・・・・・だんご状
の絶縁分離領域、１９・・・・・・第１エピタキシヤル
。 手続補正書（自発） １．事件の表示 昭和５７年特許 願第１１１１０
７号２、発明の名称 半導体集積回路の製造方法３、
補正をする者 事件との関係 出 願 人東京都港区芝五
丁目３３番１号 （４２３） 日本電気株式会社 代表者 関本忠弘 ４、代理人 〒１０８ 東京都港区芝五丁目３７番８号 住友三田
ビル日本電気株式会社内 （６５９１） 弁理士 内 原 晋電話東京（０
３）４５６−３１１１（大代表）（連絡先 日本電気株
式会社特許部） ５、補正の対象 明細書の発明の詳細な説−（Ｗ
′６、補正の内容 （１） 明細書第６頁、５行目の「（サイトドフィー
ジョン）」を「（サイドディフィージーン）」と訂正い
たします。 （２） 明細書第６頁ｌＯ行目の［サイドディフィー
ジー］を「サイドディフィージョン」と訂正いたします
。
Claims (1)
- 半導体単結晶基板上にアイソレーション用不純物を拡散
する工程と、該基板上にエピタキシャル成長層を形成す
る工程と、該エピタキシャル成長層表面にアイソレーシ
ョン用不純物を拡散する工程と、前記複数の工程終了稜
該エピタキシャル成長層形成工程と、該エピタキシャル
成長層にアイソレーション用不純物拡散工程とを有限回
繰り返して半導体基板を形成することを特徴とする半導
体集積回路の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11110782A JPS592344A (ja) | 1982-06-28 | 1982-06-28 | 半導体集積回路の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11110782A JPS592344A (ja) | 1982-06-28 | 1982-06-28 | 半導体集積回路の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS592344A true JPS592344A (ja) | 1984-01-07 |
Family
ID=14552575
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11110782A Pending JPS592344A (ja) | 1982-06-28 | 1982-06-28 | 半導体集積回路の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS592344A (ja) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4799474A (en) * | 1986-03-13 | 1989-01-24 | Olympus Optical Co., Ltd. | Medical tube to be inserted in body cavity |
| US4930494A (en) * | 1988-03-09 | 1990-06-05 | Olympus Optical Co., Ltd. | Apparatus for bending an insertion section of an endoscope using a shape memory alloy |
| EP0413256A2 (en) * | 1989-08-18 | 1991-02-20 | Motorola, Inc. | Semiconductor structure for high power integrated circuits |
| EP0751573A1 (en) * | 1995-06-30 | 1997-01-02 | STMicroelectronics S.r.l. | Integrated power circuit and corresponding manufacturing process |
| US5897488A (en) * | 1991-09-17 | 1999-04-27 | Olympus Optical Co., Ltd. | Bending insertion instrument to be inserted into a body cavity through an endoscope |
| EP1011146A1 (en) * | 1998-12-09 | 2000-06-21 | STMicroelectronics S.r.l. | Integrated edge structure for high voltage semiconductor devices and related manufacturing process |
| JP2006229234A (ja) * | 2006-02-16 | 2006-08-31 | Shin Etsu Handotai Co Ltd | シリコンエピタキシャルウェーハの製造方法及びシリコンエピタキシャルウェーハ |
| JP2010038123A (ja) * | 2008-08-07 | 2010-02-18 | Toki Corporation Kk | アクチュエータ |
| US10485400B2 (en) | 2012-09-28 | 2019-11-26 | Koninklijke Philips N.V. | Tube and steerable introduction element comprising the tube |
-
1982
- 1982-06-28 JP JP11110782A patent/JPS592344A/ja active Pending
Cited By (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US6300171B1 (en) | 1998-12-09 | 2001-10-09 | Stmicroelectronics S.R.L. | Method of manufacturing an integrated edge structure for high voltage semiconductor devices, and related integrated edge structure |
| US6809383B2 (en) | 1998-12-09 | 2004-10-26 | Stmicroelectronics S.R.L. | Method of manufacturing an integrated edge structure for high voltage semiconductor devices, and related integrated edge structure |
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