JP5213840B2

JP5213840B2 - 半導体装置

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Publication number: JP5213840B2
Application number: JP2009290539A
Authority: JP
Inventors: 和之須賀原
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 2009-12-22
Filing date: 2009-12-22
Publication date: 2013-06-19
Anticipated expiration: 2022-08-19
Also published as: JP2010114453A

Description

この発明は半導体装置に関するものであり、より詳細には、高周波信号を増幅する半導体装置に関するものである。

携帯電話等の１〜１０ＧＨｚ程度の高周波信号を０．１〜１００Ｗ程度の電力に増幅し、アンテナを介して電波として空中に発信するためのトランジスタとして、シリコンのＭＯＳ技術を応用したＬＤＭＯＳ（Laterally Diffused Metal Oxide Semiconductor）トランジスタがある。図１２は従来のＬＤＭＯＳトランジスタの平面図、図１３は、図１２中のＡ−Ａ’線に沿ったＬＤＭＯＳトランジスタの断面構造である。図中、１は活性層（シリコン）、２はＰ型のソースワイヤレス拡散層（ボロン（Ｂ）が１×１０^１７／ｃｍ^３程度含まれているシリコン）、３はゲート電極（例えば、厚さ１００ｎｍの多結晶シリコン上に厚さ３００ｎｍのＷＳｉが積層された膜）、９ａ、９ｂは層間絶縁膜（ＳｉＯ_２）、１１は分離酸化膜（厚さ約１μｍのＳｉＯ_２）、１２は比抵抗１０ｍΩ・ｃｍのＰ型シリコン基板、１３はＰ型シリコン基板１２上にエピタキシャル結晶成長によって形成された比抵抗１０Ω・ｃｍのＰ型シリコン層、１４は分離酸化膜１１の下に形成されたＰ型分離拡散層（ボロン（Ｂ）が４×１０^１５／ｃｍ^３程度含まれているシリコン）、４１はソース領域側の高濃度不純物拡散層（Ｎ^＋拡散層）で、例えば砒素（Ａｓ）が１×１０^２１／ｃｍ^３程度含まれているシリコンを指す。なお、”^＋”は不純物が高濃度であることを示している。

４２はドレイン領域側のＮ^＋拡散層（砒素（Ａｓ）が１×１０^２１／ｃｍ^３程度含まれているシリコン）、４３はＰ型不純物拡散層（ボロン（Ｂ）が１×１０^１７／ｃｍ^３程度含まれているシリコン）、４４はドレイン領域側に設けられた低濃度不純物拡散層（Ｎ⁻拡散層）で、例えばリン（Ｐ）が５×１０^１７／ｃｍ^３程度含まれているシリコンを指す。なお、”⁻”は不純物がＮ^＋より低濃度であることを示している。４４ａは活性層１の端部にのみ存在するＮ⁻拡散層（リン（Ｐ）が５×１０^１７／ｃｍ^３程度含まれているシリコン）、５１はソース領域側のコンタクトホール、５２はドレイン領域側のコンタクトホール、６ａ，ｂは第１のアルミニウム（Ａｌ）配線（厚さ５００ｎｍ）、７１はソース領域側のスルーホール、７２はドレイン領域側のスルーホール、８ａ，ｂは第２のアルミニウム（Ａｌ）配線（厚さ２μｍ）である。

ドレイン領域側におけるコンタクトホール５２の幅（図１２中の横方向、ゲート長方向）は２μｍであり、一方、長さ（図１２中の縦方向、ゲート幅方向）は１８０μｍで、矩形状を呈している。コンタクトホール５２下のドレイン領域側の第２の高濃度不純物拡散層４２の幅は４μｍであり、長さは１８４μｍの矩形状を呈している。つまり、コンタクトホール５２は第２の高濃度不純物拡散層４２に対して、図１２中の横方向では２μｍ、縦方向では４μｍ内側に設けられていることになる。

次に、従来のＬＤＭＯＳトランジスタの構造および動作について簡単に説明する。ソース領域側の第３の高濃度不純物拡散層４１はコンタクトホール５１内に形成されたソース領域側の第１のアルミニウム配線６ｂ、スルーホール７１内に形成されたソース領域側の第２のアルミニウム配線８ｂを介してソースワイヤレス拡散層２に接続されている。一方、ソースワイヤレス拡散層２は比抵抗１０ｍΩ・ｃｍのシリコン基板１２に接続されている。従って、ＬＤＭＯＳトランジスタのソース領域はシリコン基板１２を接地することで外部との接続が可能になり、よって、チップの上からボンディングワイヤを設ける必要が無くなる。因みに、これがソースワイヤレスという理由である。ボンディングワイヤをソース領域側だけ設けないようにすることによって、ボンディングワイヤのインダクタンス成分（抵抗）を低減した結果、高周波信号を安定に増幅できるようになった。

ドレイン領域は、活性層１内に設けられた第１の低濃度不純物拡散層（以下、単に「第１のＮ⁻拡散層」と言う。）４４および第１の低濃度不純物拡散層の内側に設けられた第２の高濃度不純物拡散層（以下、単に「第２のＮ^＋拡散層」と言う）４２から成る。第２のＮ^＋拡散層４２とゲート電極３のゲート長方向における端部間の距離は３μｍに設定されている。また、第２のＮ^＋拡散層４２は、コンタクトホール５２、ドレイン領域側の第１のアルミニウム配線６ａ、スルーホール７２及びドレイン領域側の第２のアルミニウム配線８ａを経て外部のボンディングワイヤ（図示せず）に接続されている。

ここで、ゲート電極の電圧を０Ｖ、ソース電極（シリコン基板１２）の電圧を０Ｖ、ドレイン端子（ドレインに接続されたボンディングワイヤ（図示せず））に正の電圧を印加する場合を考える。この場合、ゲート電極３の電圧が０ＶであるためＬＤＭＯＳトランジスタはオフ状態で、ソース／ドレイン間に電流（ドレイン電流）は流れない。ここでドレイン電圧が増加すると、ドレイン領域の空乏層（図示せず）がゲート電極３の直下に伸長し、ソース領域側高濃度不純物拡散層（以下、単に「第３のＮ^＋拡散層）と言う）４１に接して、ソース領域側の第３のＮ^＋拡散層４１の電位障壁を下げることによりソース／ドレイン間にいわゆるパンチスルー電流が流れる。このパンチスルー電流が流れるドレイン電圧をソース／ドレイン間耐圧としている。

ＬＤＭＯＳトランジスタではドレイン領域側の第１のＮ⁻拡散層４４のゲート長方向の幅が、ソース領域側の第３のＮ^＋拡散層４１のゲート長方向の幅より大きい、つまりゲート電極３直下に至る距離が長いため、ドレイン領域に生じる空乏層（図示せず）がソース領域側の第３のＮ^＋拡散層４１に接するには大きな（たとえば７５Ｖ）ドレイン電圧が必要となる結果、ソース／ドレイン間耐圧が向上した。

ゲート電極３の直下に位置するＰ型不純物拡散層４３は、ＬＤＭＯＳトランジスタの閾値電圧（Ｖｔｈ）を１Ｖ程度に設定するために設けられている。かかるＰ型不純物拡散層がドレイン領域側に設けられていないのは、ドレイン領域側の第２のＮ^＋拡散層４２や第１のＮ⁻拡散層４４に接するＰ型不純物領域１３の不純物濃度をできるだけ増加させないようにするためである。ドレイン領域側のＰ型不純物の濃度が増加すると、ドレイン領域側のＰＮ接合の空乏層が狭くなり、空乏層容量が増加する。これはドレイン／半導体基板間容量が増加することを意味し、高周波動作に悪影響を与えるからである。ちなみに、Ｐ型不純物拡散層４３がドレイン領域側に設けられていないこと、すなわち、ゲート長方向に濃度勾配があることがＬＤＭＯＳのLaterally Diffusedという名称の由来である。

なお、上述のソース領域側高濃度不純物拡散層４１はすべて高不純物濃度の場合について説明している。一般的に、ソース側の不純物拡散層４１中に低不純物濃度の領域を設けることは殆どないが、もしゲート電極３と対向する側のソース領域側の不純物拡散層４１中に低不純物濃度領域を設けた場合は、ゲート長方向におけるソース領域側の低不純物濃度領域の幅は、ドレイン領域側の第１のＮ⁻拡散層４４のゲート長方向の幅より短く設定される。

ゲート電極３に閾値電圧（Ｖｔｈ）以上の電圧が印加され、ドレイン領域に正の電圧が印加された場合、ＬＤＭＯＳトランジスタはオン状態になり、ソース／ドレイン領域間に電流が流れる。しかし、ドレイン電圧が高くなるとドレイン領域側の第１のＮ⁻拡散層４４はゲート電極３側から空乏化し、ドレイン電圧が２８Ｖに達するとドレイン領域側の第１のＮ⁻拡散層４４は全て空乏化してしまう。

次に、従来のＬＤＭＯＳトランジスタの製造方法について、図１４〜１８に基づき簡単に説明する。図１４〜１８は従来の半導体装置の製造方法を示す工程別断面図である。図１２、１３と同一の符号を付したものは同一またはこれに相当するものである。

シリコン基板中に、不純物イオン注入によってソースワイヤレス拡散層２、Ｐ型分離拡散層１４を形成した後、ソース／ドレイン領域の周囲に電気的に各素子間を分離する素子分離領域を設けるべくＬＯＣＯＳ酸化法により分離酸化膜１１を形成する。続いて、不純物イオン注入によってゲート電極領域の下部およびソース領域にわたる部分にＰ型不純物拡散層４３を形成する。さらに、シリコン基板上にゲート酸化膜３１を５０ｎｍ程度成膜した後、ゲート電極材料を堆積しパターニングしてゲート電極３を形成する。

続いて、ウエハ全面にリンをイオン注入してさらに熱処理を行い、ドレイン領域に第１のＮ⁻拡散層４４、およびＮ⁻拡散層４４ａを形成する。リンはゲート電極３の直下にはイオン注入されず、また、ソースワイヤレス拡散層２やＰ型不純物拡散層４３の領域ではＰ型の不純物濃度が高いために、ゲート電極３とソースワイヤレス拡散層２、Ｐ型不純物拡散層４３の領域では、Ｎ⁻拡散層は形成されない。以上の工程が終了した際のＬＤＭＯＳトランジスタの断面図を図１４に示す。

次に、ソース／ドレイン領域中でＮ^＋拡散層を形成する領域以外の部分をレジスト膜４７で覆う（図１５）。レジスト膜４７をイオン注入マスクとして、砒素（Ａｓ）をイオン注入してさらに熱処理を行い、ソース領域側の第３のＮ^＋拡散層４１とドレイン領域側の第２のＮ^＋拡散層４２を形成する。

続いて、ＣＶＤ法によってシリコン基板上に層間絶縁膜９ａを形成し、フォトリソグラフィ技術及びエッチング技術により、層間絶縁膜９ａを貫通するドレイン領域側のコンタクトホール５２とソース領域側のコンタクトホール５１を形成する（図１６）。なお、図１６以降の工程別断面図においては、ゲート酸化膜３１は記載を省略している。

次に、各コンタクトホール５１，５２を埋め込むようにして層間絶縁膜９ａ上にアルミニウム膜を堆積し、フォトリソグラフィ技術およびエッチング技術により、第１のアルミニウム配線６ａ，ｂを形成する（図１７）。

さらに、ウエハ上に層間絶縁膜９ｂを形成し、フォトリソグラフィ技術及び絶縁膜エッチング技術により、ソース領域側のスルーホール７１およびドレイン領域側のスルーホール７２を形成する（図１８）。

最後に、アルミニウム膜を堆積し、フォトリソグラフィ技術及びエッチング技術により、第２のアルミニウム配線８ａ，ｂを形成して工程が完了する。図１３が上述のウエハプロセスを経て完成したＬＤＭＯＳトランジスタの構造断面図である。

上述したように、ＬＤＭＯＳトランジスタはゲート長を短くする（たとえば０．５μｍ）、ソースワイヤレス構造を採用する、Ｖｔｈ設定用Ｐ型不純物拡散層をドレイン領域側に設けないなどの手段により高周波特性の向上を図り、ドレイン領域側のＮ^＋拡散層をゲート電極から離すことによりソース／ドレイン間耐圧を向上させていた。ところが、高周波帯域でより高出力動作可能なトランジスタの実現のためには、出力側に位置するドレイン容量を一層低減する必要があった。

ドレイン容量は主にドレイン領域側の第２のＮ^＋拡散層４２とドレイン領域側の第１のＮ⁻拡散層４４を合わせたＮ型拡散層と、ドレイン領域の下部に存在するＰ型シリコン層１３の間に形成されるＰＮ接合容量からなる。また、ドレイン電圧が高くなるとドレイン領域側の第１のＮ⁻拡散層４４はほとんど空乏化するため、ドレイン容量に寄与しなくなる。従って、ドレイン領域側の第２のＮ^＋拡散層４２の領域の面積を小さくすれば、ドレイン容量が低減することになる。

ドレイン容量を低減させる素子構造として、特開平５-１２１７３９号公報に従来の半導体装置の構造が開示されているが、かかる素子構造では実用上必要である７０Ｖ以上の大きなソース／ドレイン耐圧は実現できなかった。その理由は以下の通りである。

ドレイン拡散層とゲート電極のそれぞれ対向する端部間の距離を確保するだけで、ドレインＮ^＋拡散層と分離酸化膜との距離が短いと、ドレインに高電圧が印加された場合に空乏層があまり広がらない。ドレインＮ^＋層はＮ型、分離酸化膜の下はＰ型のシリコンでＰＮ接合が形成されるが、一般に不純物濃度が高いと空乏層は広がらない。かかる従来構造の場合、ドレインＮ^＋拡散層ではＮ型不純物の濃度が高く、ドレインＮ^＋拡散層と分離酸化膜間の距離が短いので、空乏層が狭くなる。このため、かかる空乏層の電界は非常に大きくなり、アバランシェ崩壊によりソース／ドレイン領域間が降伏してしまう。すなわち、ソース／ドレイン耐圧が劣化する。分離酸化膜の下のシリコンはＰ型でソースワイヤレス層に相当する層につながっているため０電位であり、一方、ドレイン領域側のＮ^＋拡散層は＋の電圧である。従って、この領域におけるＰＮ接合は逆方向電圧が印加されていることになり通常は電流は流れないが、分離酸化膜の下のシリコン層には微少欠陥があることが多く、かかる欠陥の存在によってより小さい電界（ドレイン電圧）でソース／ドレインが降伏するという不具合があった。

ドレイン容量を一層低減させる構造として、特開平１０-２１４９７１号公報に開示されている従来の半導体装置の構造がある。図１９はその開示された従来の半導体装置の素子構造を模式的に表したもので、図中、Ｐ^＋拡散層、Ｎ⁻拡散層、Ａｌ配線は省略している。図１９の従来のトランジスタは、八角形の活性層１の中央部にドレイン領域側コンタクトホール５２およびドレイン領域側の第２のＮ^＋拡散層４２が配置され、その周りに同じく八角形のゲート電極３が形成され、一番外側にソース領域側コンタクトホール５１がドレイン領域側のＮ^＋拡散層５２を囲むように形成されている。図１９のような基本単位のトランジスタを縦横に複数個並べてそれぞれを電気的に並列接続することで全体のトランジスタが形成される。なお、ゲート電極３は引き出し用ゲート電極３ａにより外側のゲート端子に接続されている。かかる従来のトランジスタ構造では、単位ゲート幅（ゲート電極３の一周の長さに相当）当たりのドレイン領域の面積が小さいことから、確かに全体のドレイン容量が低減した。

しかし、図１９に示した従来の半導体装置の構造では、ドレイン電流に関与しない引き出し用ゲート電極３ａの存在が避けられなかった。すなわち、引き出し用ゲート電極３ａは活性層１上にあって、引き出し用ゲート電極３ａとシリコンとの間には薄いゲート酸化膜しか存在しないので、このトランジスタ構造は非常に大きな寄生ゲート／ソース間容量（すなわち入力容量）を持つことになる。かかる大きな入力容量のため、例え出力容量が減少しても、高周波特性は向上しないというトレードオフの関係があった。

本発明は、特にＬＤＭＯＳトランジスタのような半導体装置の入力容量を増大させずに、ドレイン容量を低減させることにより高周波帯域で高出力動作可能な半導体装置およびその製造方法を提供するものである。

本発明に係る半導体装置は、Ｐ型半導体基板と、上記半導体基板上に形成されたＰ型シリコン層と、上記Ｐ型シリコン層上に絶縁膜を介して設けられたゲート電極と、上記ゲート電極の一方の側の上記Ｐ型シリコン層内に形成され、Ｎ型の第１の低濃度不純物拡散層および上記第１の低濃度不純物拡散層の上記半導体基板主面と平行な方向に対して内側に設けられ上記第１の低濃度不純物拡散層より高い不純物濃度を有するＮ型の第２の高濃度不純物拡散層からなるドレイン領域と、上記第２の高濃度不純物拡散層上に上記第２の高濃度不純物拡散層の各辺に対して所定間隔内側に設けられたコンタクトホールを有する層間絶縁膜と、上記ドレイン領域においてコンタクトホールを埋め込みながら上記層間絶縁膜上に形成されたドレイン用金属配線と、上記ゲート電極の他方の側の上記Ｐ型シリコン層内に形成され、Ｎ型の高濃度の第３の不純物拡散層からなるソース領域と、上記ソース領域に接し、上記半導体基板に接続されたＰ型のソースワイヤレス拡散層と、上記ソース領域およびソースワイヤレス拡散層に接続されたソース用金属配線と、上記ソース領域およびドレイン領域の周囲に配置された素子分離用絶縁膜と、上記素子分離用絶縁膜の下側に位置する上記半導体基板側の上記Ｐ型シリコン層中に設けられたＰ型分離拡散層とを備え、半導体基板がソースとなるトランジスタにおいて、上記Ｐ型分離拡散層は、結晶欠陥を有し、ゲート幅方向における上記素子分離用絶縁膜と上記第２の高濃度不純物拡散層のそれぞれ対向する端部間の距離がゲート長方向における上記第２の高濃度不純物拡散層と上記ゲート電極のそれぞれ対向する端部間の距離より長いこと、とした。

本発明に係る半導体装置では、Ｐ型半導体基板と、上記半導体基板上に形成されたＰ型シリコン層と、上記Ｐ型シリコン層上に絶縁膜を介して設けられたゲート電極と、上記ゲート電極の一方の側の上記Ｐ型シリコン層内に形成され、Ｎ型の第１の低濃度不純物拡散層および上記第１の低濃度不純物拡散層の上記半導体基板主面と平行な方向に対して内側に設けられ上記第１の低濃度不純物拡散層より高い不純物濃度を有するＮ型の第２の高濃度不純物拡散層からなるドレイン領域と、上記第２の高濃度不純物拡散層上に上記第２の高濃度不純物拡散層の各辺に対して所定間隔内側に設けられたコンタクトホールを有する層間絶縁膜と、上記ドレイン領域においてコンタクトホールを埋め込みながら上記層間絶縁膜上に形成されたドレイン用金属配線と、上記ゲート電極の他方の側の上記Ｐ型シリコン層内に形成され、Ｎ型の高濃度の第３の不純物拡散層からなるソース領域と、上記ソース領域に接し、上記半導体基板に接続されたＰ型のソースワイヤレス拡散層と、上記ソース領域およびソースワイヤレス拡散層に接続されたソース用金属配線と、上記ソース／ドレイン領域の周囲に配置された素子分離用絶縁膜と、上記素子分離用絶縁膜の上記半導体基板側の上記Ｐ型シリコン層に設けられたＰ型分離拡散層とを備え、上記Ｐ型分離拡散層は、結晶欠陥を有し、ゲート幅方向における上記素子分離用絶縁膜と上記第２高濃度不純物拡散層のそれぞれ対向する端部間の距離がゲート長方向における上記第２高濃度不純物拡散層と上記ゲート電極のそれぞれ対向する端部間の距離より長いこととしたので、ドレイン容量が低減される結果、高周波帯域で高出力動作可能な半導体装置が得られる。

実施の形態１の半導体装置の平面図である。実施の形態１の半導体装置の断面図である。実施の形態１の半導体装置の断面図である。実施の形態１の半導体装置の変形例の断面図である。実施の形態１の半導体装置の変形例の断面図である。実施の形態２の半導体装置の平面図である。実施の形態２の半導体装置の断面図である。実施の形態３の半導体装置の製造方法における製造工程の一部を示す図である。実施の形態３の半導体装置の製造方法における製造工程の一部を示す図である。実施の形態３の半導体装置の製造方法における製造工程の一部を示す図である。実施の形態３の半導体装置の製造方法における製造工程の一部を示す図である。従来の半導体装置の平面図である。従来の半導体装置の断面図である。従来の半導体装置の製造方法における製造工程の一部を示す図である。従来の半導体装置の製造方法における製造工程の一部を示す図である。従来の半導体装置の製造方法における製造工程の一部を示す図である。従来の半導体装置の製造方法における製造工程の一部を示す図である。従来の半導体装置の製造方法における製造工程の一部を示す図である。従来の半導体装置の平面図である。

実施の形態１．
以下、本発明の実施の形態１に係る半導体装置の構造を、図１，２，３に基づき説明する。図１は、本発明のＬＤＭＯＳトランジスタの構造を示す平面図であり、図２は図１のＢ−Ｂ’線に沿った素子断面図、図３は図１のＣ−Ｃ’線に沿った素子断面図である。図中、１は活性層（シリコン）、２はＰ型のソースワイヤレス拡散層（ボロン（Ｂ）が１×１０^１７／ｃｍ^３程度含まれているシリコン）、３はゲート電極（例えば、厚さ１００ｎｍの多結晶シリコン上に厚さ３００ｎｍのタングステンシリサイド（ＷＳｉ）が積層された膜）、６ａはドレイン領域側の第１のアルミニウム配線（ドレイン用金属配線）、６ｂはソース領域側の第１のアルミニウム配線（厚さ５００ｎｍ）、８ａはドレイン領域側の第２のアルミニウム配線、８ｂはソース領域側の第２のアルミニウム配線（厚さ２μｍ）、９ａ、９ｂは層間絶縁膜（ＳｉＯ_２）、１１は分離酸化膜（素子分離用絶縁膜、厚さ約１μｍのＳｉＯ_２）、１２はＰ型シリコン基板（半導体基板の一種で、例えば比抵抗１０ｍΩ・ｃｍのＰ型シリコン基板）、１３はＰ型シリコン基板１２上にエピタキシャル結晶成長によって形成された、例えば、比抵抗１０Ω・ｃｍのＰ型シリコン層、１４は分離酸化膜１１の下部に形成されたＰ型分離拡散層（例えば、ボロン（Ｂ）が４×１０^１５／ｃｍ^３程度含まれているシリコン）、４１はソース領域側の第３の高濃度不純物拡散層（第３のＮ^＋拡散層）で、例えば砒素（Ａｓ）が１×１０^２１／ｃｍ^３程度含まれているシリコンを指す。ちなみに、”^＋”は不純物が高濃度であることを示し、２．６×１０^１９／ｃｍ^３以上２×１０^２１／ｃｍ^３以下の範囲の不純物濃度を表す。

なお、上述のソース領域側高濃度不純物拡散層４１はすべて高不純物濃度の場合について説明している。一般的に、ソース側の第３の不純物拡散層４１中に低不純物濃度の領域を設けることは殆どないが、もし、ゲート電極３と対向する側のソース領域側の不純物拡散層４１中に低不純物濃度領域を設けた場合は、ゲート長方向におけるソース領域側の低不純物濃度領域の幅は、ドレイン領域側の第１のＮ⁻拡散層４４のゲート長方向の幅より短く設定される。

４３はＰ型不純物拡散層（例えば、ボロン（Ｂ）が１×１０^１７／ｃｍ^３程度含まれているシリコン）、４４ａは活性層１の端部にのみ存在する低濃度不純物拡散層（Ｎ⁻拡散層、例えば、リン（Ｐ）が５×１０^１７／ｃｍ^３程度含まれているシリコン）、４４はドレイン領域側に設けられた第１の低濃度不純物拡散層（第１のＮ⁻拡散層）で、例えば、リン（Ｐ）が５×１０^１７／ｃｍ^３程度含まれているシリコンを指す。なお、”⁻”は不純物がＮ^＋より低濃度であることを示し、２×１０^１６／ｃｍ^３以上１．３×１０^１９／ｃｍ^３以下の範囲の不純物濃度を表す。４５はドレイン領域側に設けられた第２の高濃度不純物拡散層（第２のＮ^＋拡散層、例えば、砒素（Ａｓ）が１×１０^２１／ｃｍ^３程度含まれているシリコン）、５１はソース領域側のコンタクトホール、５３はドレイン領域側のコンタクトホール、７１はソース領域側のスルーホール、７２はドレイン領域側のスルーホール、をそれぞれ示す。

実施の形態１に係る半導体装置におけるドレイン領域側の第２のＮ^＋拡散層４５の半導体基板の主面に投影された形状は、一辺約２．２μｍの正方形のドット形状を呈し、ゲート幅方向において複数個のドットがゲート電極３に平行に並んで設けられている（図１）。ドレイン領域側のドット形状の第２のＮ^＋拡散層４５上に、層間絶縁膜９ａを貫通して一辺２μｍで同じくドット形状のドレイン領域側コンタクトホール５３が設けられている。すなわち、コンタクトホール５３の開口のドット形状が第２のＮ^＋拡散層４５のドット形状に対して、対向する各辺がほぼ等間隔になるよう内側に形成されている。かかる両者の間隔としては、０．０２〜０．３μｍの範囲が好適である。第２のＮ^＋拡散層４５はコンタクトホール５３中に埋め込まれたドレイン領域側の第１のアルミニウム配線（ドレイン用金属配線）６ａに接続されている。なお、ドレイン領域側のドット形状の各コンタクトホール５３の間隔はそれぞれ３μｍであり、ゲート長方向における第２のＮ^＋拡散層４５とゲート電極３とのそれぞれ対向する端部間の距離は３μｍである。

以上、実施の形態１に係る半導体装置では、ドレイン領域側の第２の高濃度不純物拡散層（Ｎ^＋拡散層）を複数個のドット形状とし、さらに、ドレイン領域側の各コンタクトホールも第２のＮ^＋拡散層４５のドットに対して各辺がほぼ等間隔になるよう内側に形成されたドット形状としたので、ドレイン領域とドレイン領域側の第１のアルミ配線（ドレイン用金属配線）６ａとの接触領域が従来構造に比べて小さくなるため、ドレイン容量が低減される結果、高周波でかつ高電圧下で動作可能な半導体装置が得られる。

上記実施の形態１では、ドレイン領域側コンタクトホール５３内をアルミニウムで埋め込んだが、図４に示すようにタングステンで埋め込んでプラグ構造６１にしてもよい。プラグ構造６１にした場合の図１のＣ−Ｃ’線に沿った断面構造を図５に示す。プラグ構造の場合も上記実施の形態１と同様の効果を奏する。

また、上記実施の形態１では、便宜上、ＬＤＭＯＳトランジスタ構造で説明したが、半導体装置の基本構造としては、一般的なＭＯＳトランジスタ構造でもよく、この場合もＬＤＭＯＳトランジスタ構造の場合と同様の効果を奏する。

実施の形態２．
実施の形態２に係る半導体装置の構造について、図６，７に基づき説明する。図６は実施の形態２によるＬＤＭＯＳトランジスタの平面図であり、図７は図６のＤ−Ｄ’線上の素子断面図である。実施の形態１と同一の符号を付したものは同一またはこれに相当するものである。図６，７中、４６はドレイン領域側の第２の高濃度不純物拡散層（Ｎ^＋拡散層）、５４はドレイン領域側のコンタクトホール、をそれぞれ示す。

４１はソース領域側の第３の高濃度不純物拡散層（第３のＮ^＋拡散層）で、例えば砒素（Ａｓ）が１×１０^２１／ｃｍ^３程度含まれているシリコンを指す。ちなみに、”^＋”は不純物が高濃度であることを示している。一般的に、ソース側の第３の不純物拡散層４１中に低不純物濃度の領域を設けることは殆どないが、もし、ゲート電極３と対向する側のソース領域側の不純物拡散層４１中に低不純物濃度領域を設けた場合は、ゲート長方向におけるソース領域側の低不純物濃度領域の幅は、ドレイン領域側の第１のＮ⁻拡散層４４のゲート長方向の幅より短く設定される。

実施の形態２に係る半導体装置において従来の半導体装置と比べて特徴的な部分は、ドレイン領域側の第２のＮ^＋拡散層４６とその上に設けられたドレイン領域側コンタクトホール５４である。第２のＮ^＋拡散層４６は幅２．２μｍ、長さ１８０．２μｍの矩形状を呈する。さらに、第２のＮ^＋拡散層４６の上に幅２μｍ、長さ１８０μｍの矩形状のドレイン領域側コンタクトホール５４が配置されており、第２のＮ^＋拡散層４６はドレイン領域側の第１のアルミニウム配線６ａに接続されている。ドレイン領域側コンタクトホール５４の大きさは従来の素子構造と全く同じである。すなわち、第２のＮ^＋拡散層４６はドレイン領域側コンタクトホール５４の各辺を０．１μｍの間隔で拡張した矩形状になっている。よって、第２のＮ^＋拡散層４６のウエハ主面への投影面の面積は、コンタクトホール５４の開口の面積とほぼ同一なので、従来構造より第２のＮ^＋拡散層４６のウエハ主面への投影面の面積が減少する結果、ドレイン容量を低減できる効果がある。

なお、ドレイン領域側コンタクトホール５４に対して第２のＮ^＋拡散層４６が拡張された距離、つまり間隔は、０．０２〜０．３μｍの範囲が好適である。かかる間隔が小さいと製造が困難になる一方、間隔が拡がるとドレイン容量が増加するからである。

上記実施の形態２に係る半導体装置では、図６のＥ−Ｅ’線上の断面図は図２と同一形状となり、図２の第２のＮ^＋拡散層４５を第２のＮ^＋拡散層４６に、ドレイン領域側コンタクトホール５３をコンタクトホール５４に置き換えたものになる。

さらに、ゲート幅方向の端部間の距離に関して、ゲート幅方向におけるドレイン領域側の第２のＮ^＋拡散層４６と分離酸化膜１１との対向した端部間の距離は４μｍ（図６、７中のＬ１）と、ゲート長方向におけるドレイン領域側の第２のＮ^＋拡散層４６とゲート電極３との端部間の距離３μｍ（図６中のＬ２）より離して、つまり長くなるように設けられている。これは、ドレイン領域に高電圧が印加された場合に、分離酸化膜１１の下に存在する結晶欠陥を介してドレイン領域からＰ型シリコン基板１２へ電流が流れないように分離酸化膜１１の印加電界を低下させるべく、ドレイン領域側の第２のＮ^＋拡散層４６と分離酸化膜１１とを離す必要があるからである。よって、上記関係を保持しつつ、ドレイン領域側の第２のＮ^＋拡散層４６とゲート電極３の端部間の距離及びドレイン領域側の第２のＮ^＋拡散層４６と分離酸化膜１１とのそれぞれ対向する端部間の距離を充分大きくすることにより、高いソース／ドレイン耐圧が実現できる。

実施の形態３．
実施の形態３に係る半導体装置の製造方法を、図８〜１１に基づき説明する。図８〜１１は実施の形態３に係る半導体装置の製造方法を示す工程別断面図である。図中、３１はゲート酸化膜（絶縁膜）、４７はレジスト膜、をそれぞれ示す。実施の形態１あるいは２と同一の符号を付したものは同一またはこれに相当するものである。

続いて、ウエハ全面にリンをイオン注入してさらに熱処理を行い、ドレイン領域に第１のＮ⁻拡散層４４、およびＮ⁻拡散層４４ａを形成する。リンはゲート電極３の直下にはイオン注入されず、また、ソースワイヤレス拡散層２やＰ型不純物拡散層４３の領域ではＰ型の不純物濃度が高いために、ゲート電極３とソースワイヤレス拡散層２、Ｐ型不純物拡散層４３の領域ではＮ⁻拡散層は形成されない。以上の工程が終了した際のＬＤＭＯＳトランジスタの断面図を図８に示す。なお、ここまでは従来の半導体装置の製造方法と同一（図１４）である。

次に、ソース領域の第３のＮ^＋拡散層４１を形成する領域以外の領域をレジスト膜４７で覆う。レジスト膜４７をイオン注入マスクとして、砒素をイオン注入して、ソース領域側の第３のＮ^＋拡散層４１のみを形成する（図９）。

続いて、ＣＶＤ法により層間絶縁膜９ａを形成し、フォトリソグラフィ技術及び絶縁膜エッチング技術により、ドレイン領域側コンタクトホール５３とソース領域側コンタクトホール５１を開口する（図１０）。なお、図１０以降の工程別断面図においては、ゲート酸化膜３１は記載を省略している。

次に、フォトリソグラフィ技術によりドレイン領域側のコンタクトホール５３領域のみが開口されたレジスト膜４７を形成する（図１１）。レジスト膜４７および層間絶縁膜９ａをイオン注入マスクとして、砒素（Ａｓ）をイオン注入して第２のＮ^＋拡散層４５を形成する。層間絶縁膜９ａは砒素の侵入深さ（加速電圧５０ｋｅＶで約２６ｎｍ）に対して充分厚い（約５００ｎｍ）ので、砒素はコンタクトホール開口部５３の領域以外には注入されない。注入された砒素はイオン注入時の散乱現象によって、また、その後の熱処理によってドレイン領域側コンタクトホール５３の端から０．１μｍ程度ドレイン領域側コンタクトホール開口部５３の外側に拡散し、ドレイン領域側の第２のＮ^＋拡散層４５が形成される。つまり、ドレイン領域側コンタクトホール５３の開口部にほぼ等しい形状を呈する第２のＮ^＋拡散層４５が形成される。

次に、各コンタクトホール５１，５３を埋め込むようにして層間絶縁膜９ａ上にアルミニウム膜を堆積し、フォトリソグラフィ技術およびエッチング技術により、第１のアルミニウム配線６ａ，ｂを形成する。

さらに、ウエハ上に層間絶縁膜９ｂを形成し、フォトリソグラフィ技術及びエッチング技術により、ソース領域側のスルーホール７１およびドレイン領域側のスルーホール７２を形成する。

最後に、アルミニウム膜を堆積し、フォトリソグラフィ技術及びエッチング技術により、第２のアルミニウム配線８ａ，ｂを形成して工程が完了する。図２がウエハプロセスの完了したＬＤＭＯＳトランジスタの構造断面図に相当する。

以上、実施の形態３に係る半導体装置の製造方法によると、ドレイン領域側のコンタクトホール領域のみが開口されたレジスト膜４７を形成し、レジスト膜４７および層間絶縁膜９ａをイオン注入マスクとして、不純物をイオン注入して第２のＮ^＋拡散層４５を形成するので、ドレイン領域側のコンタクトホール５３にほぼ等しい形状の第２のＮ^＋拡散層４５を容易に形成可能なので、実施の形態１あるいは２に係るドレイン容量の低減された結果、高周波帯域で高出力動作可能な半導体装置を再現性よく容易に製造できる。

１活性層、２Ｐ型ソースワイヤレス拡散層、３ゲート電極、６ａドレイン領域側の第１のアルミニウム配線（ドレイン用金属配線）、６ｂソース領域側の第１のアルミニウム配線、８ａドレイン領域側の第２のアルミニウム配線、８ｂソース領域側の第２のアルミニウム配線、９ａ，９ｂ層間絶縁膜、１１分離酸化膜（素子分離用絶縁膜）、１２Ｐ型シリコン基板、１３Ｐ型シリコン層、１４Ｐ型分離拡散層、３１ゲート酸化膜（絶縁膜）、４１ソース領域側の第３のＮ^＋拡散層、４２、４５、４６ドレイン領域側の第２のＮ^＋拡散層、４３Ｐ型不純物拡散層、４４第１のＮ⁻拡散層、４４ａＮ⁻拡散層、４７レジスト膜、５１ソース領域側コンタクトホール、５２、５３、５４ドレイン領域側コンタクトホール、６１プラグ構造、７１ソース領域側スルーホール、７２ドレイン領域側スルーホール。

Claims

Ｐ型半導体基板と、
前記半導体基板上に形成されたＰ型シリコン層と、
前記Ｐ型シリコン層上に絶縁膜を介して設けられたゲート電極と、
前記ゲート電極の一方の側の前記Ｐ型シリコン層内に形成され、Ｎ型の第１の低濃度不純物拡散層および前記第１の低濃度不純物拡散層の前記半導体基板主面と平行な方向に対して内側に設けられ前記第１の低濃度不純物拡散層より高い不純物濃度を有するＮ型の第２の高濃度不純物拡散層からなるドレイン領域と、
前記第２の高濃度不純物拡散層上に前記第２の高濃度不純物拡散層の各辺に対して所定間隔内側に設けられたコンタクトホールを有する層間絶縁膜と、
前記ドレイン領域において前記コンタクトホールを埋め込みながら前記層間絶縁膜上に形成されたドレイン用金属配線と、
前記ゲート電極の他方の側の前記Ｐ型シリコン層内に形成され、Ｎ型の高濃度の第３の不純物拡散層からなるソース領域と、
前記ソース領域に接し、前記半導体基板に接続されたＰ型のソースワイヤレス拡散層と、前記ソース領域および前記ソースワイヤレス拡散層に接続されたソース用金属配線と、
前記ソース領域および前記ドレイン領域の周囲に配置された素子分離用絶縁膜と、
前記素子分離用絶縁膜の下側に位置する前記半導体基板側の前記Ｐ型シリコン層中に設けられたＰ型分離拡散層とを備え、
前記半導体基板がソースとなるトランジスタにおいて、
前記Ｐ型分離拡散層は、結晶欠陥を有し、
ゲート幅方向における前記素子分離用絶縁膜と前記第２の高濃度不純物拡散層のそれぞれ対向する端部間の距離がゲート長方向における前記第２の高濃度不純物拡散層と前記ゲート電極のそれぞれ対向する端部間の距離より長いことを特徴とする半導体装置。
前記第２の高濃度不純物拡散層の主面に投影された形状が、ゲート幅方向に沿った複数のドット形状からなることを特徴とする請求項１記載の半導体装置。
前記第２の高濃度不純物拡散層の主面に投影された形状が、ゲート幅方向が長手方向となる矩形状であることを特徴とする請求項１記載の半導体装置。
ゲート長方向に対して前記第２の高濃度不純物拡散層端部と前記コンタクトホール端部との対向する各辺の間隔が０．０２μｍ以上０．３μｍ以下であることを特徴とする請求項２または３記載の半導体装置。