TWI412128B

TWI412128B - 功率側邊擴散金屬氧化物半導體電晶體

Info

Publication number: TWI412128B
Application number: TW95128758A
Authority: TW
Inventors: Shuming Xu; Jacek Korec
Original assignee: Ciclon Semiconductor Device Corp
Priority date: 2005-08-12
Filing date: 2006-08-04
Publication date: 2013-10-11
Also published as: SG130099A1; TWI412134B; TW201225298A; TW200723532A

Description

功率側邊擴散金屬氧化物半導體電晶體

本發明係關於半導體結構，且更特定言之，係關於側邊擴散金屬氧化物半導體電晶體(LDMOS)，且再特定言之，係關於為低電壓功率管理應用之LDMOS電晶體。

功率MOSFET(金屬氧化物半導體(MOS)場效電晶體(FET))被用作高頻率PWM(脈寬調變)應用(諸如電壓調節器)之電開關及/或用作功率應用中之負載開關。當用作其中切換時間通常較長之負載開關時，開關之成本、大小及接通電阻為主要之設計考慮事項。當用於PWM應用中時，電晶體在切換期間必須展示出小功率損耗，其強加一額外要求(小內部電容)，該要求使MOSFET設計具挑戰性且通常昂貴幾倍。因為此電容決定在切換期間的電壓暫態時間且係影響切換功率損耗之最重要參數，所以已對閘極至汲極(Cgd)電容給予特別注意。

先前技術之側邊擴散MOSFET(LDMOS)裝置使用厚磊晶層以達成目標RF應用所需之高擊穿電壓(>60 V)。為在總成中最小化寄生源極電感，將裝置設計於P＋基板上，從而將源電極引至晶粒之背面。厚磊晶層及P＋基板導致裝置之高接通電阻(R_d _s _, _o _n )，該高接通電阻對於功率管理應用而言為不可接受的。並且，兩種裝置概念皆引起汲電極之條狀布局。此又引起對於側邊裝置已知之去偏壓效應(在高電流條件下，沿條狀電極之電壓降落)且限制電晶體之電流處理能力。此外，屏蔽閘極傾向於側邊地侷限於閘電極與汲電極之間的空間且僅適用於汲電極之條狀布局。

因而，留有對於具有經改良之裝置效能(R_d _s _, _o _n 及Cgd)以及經改良之可製造性之LDMOS結構的需要。

提供一側邊擴散金屬氧化物半導體電晶體裝置，其包含一經摻雜之基板，該基板具有底部表面及頂部表面及其上之一磊晶層，該磊晶層具有一上表面。在磊晶層中最接近磊晶層之上表面處形成具第一導電類型之源極區域及汲極區域，在磊晶層中源極區域及汲極區域彼此隔開且具有一形成於其間之具第二導電類型之通道區域，該通道區域具有一在源極區域下延伸之部分，其中該汲極區域包含一形成於鄰近該通道區域處之經輕微摻雜之汲極區域。藉由經輕微摻雜之汲極區域將一經摻雜之汲極接觸區域與該通道區域隔開。提供一具有一上表面及側壁表面之導電閘極，該導電閘極形成於一形成於該通道區域上之閘極介電層上，該導電閘極部分地重疊該源極區域及該汲極區域。一溝槽經形成為穿過該磊晶層至少到達該基板之頂部表面，該溝槽具有一底部表面及一側壁，該側壁接觸該源極區域及該通道區域在該源極區域之下延伸之部分。在該導電閘極之上表面及側壁表面上形成一第一絕緣層。形成一形成一源極接點及一閘極屏蔽電極之連續導電材料層，沿該溝槽之底部表面及側壁且在該第一絕緣層上形成該連續導電材料層以覆蓋該導電閘極之頂部及側壁表面。在該電晶體之作用區上，包括在連續導電材料層上，形成一第二絕緣層，該第二絕緣層填充該溝槽。將一汲電極電耦接至該汲極接點。

在LDMOS電晶體之實施例中，汲電極包含一延伸穿過該第二絕緣層以電耦接至汲極接點的第一部分及一在該第二絕緣層上延伸以大體上覆蓋作用區的第二部分。

經改良LDMOS電晶體提供LDMOS電晶體之有利切換效能，同時由於大的垂直電流及大的、連續的源電極及汲電極而引入大的電流處理能力。同時，藉由實施連續源極接點結構而最小化裝置單元之設計之間距，該連續源極接點結構提供電晶體之高通道密度(意即，特定Rds為Rds乘以電晶體面積，因此較小之間距意謂較小之Rds*A)及所得的特定低接通電阻。此外，因為各種元件可由單一、連續導電層形成，所以經改良LDMOS裝置提供製造優點。藉由使用具有非常低厚度的基板，有利地使基板對裝置之總電阻的貢獻保持於低水平。

亦提供一側邊擴散金屬氧化物半導體電晶體裝置，其包括一經摻雜之基板，該基板具有底部表面及頂部表面及其上之一磊晶層，該磊晶層具有一上表面；第一導電類型之源極區域及汲極區域，此等區域形成於磊晶層中最接近磊晶層之上表面處，在該磊晶層中該源極區域及該汲極區域彼此隔開且具有形成於其間之第二導電類型之通道區域，該通道區域具有一在源極區域下延伸之部分，其中該汲極區域包含一形成於鄰近該通道區域處之經輕微摻雜的汲極區域；一經摻雜之汲極接觸區域，其藉由經輕微摻雜之汲極區域與該通道區域隔開；一源極接點，其將源極區域及通道區域電耦接至該基板；及一導電閘極，其具有一上表面及側壁表面，該導電閘極形成於一形成於該通道區域上之閘極介電層上，該導電閘極部分地重疊該源極區域及該汲極區域。將通道區域及經輕微摻雜之汲極區域摻雜至一深度以鄰接該基板之頂部表面。

摻雜架構將LDMOS裝置之主體區域置於基板上，意謂在突崩條件期間(意即，當主體至汲極PN接面處之電場如此高以致其藉由衝擊離子化而引起少數載子之產生時)少數載子不再需要側邊地流至源極接點，因為向該基板提供了更短路徑。此確保不會導通將毀壞該裝置之寄生雙極電晶體。此外，藉由在經輕微摻雜的汲極區域與基板之間形成一接面來改良擊穿行為。在高阻斷電壓下，藉由場板而側邊地展開之高電場被侷限於在該基板與該經輕微摻雜的汲極區域之間的接面周圍。此接面首先進入突崩條件。因為摻雜架構將熱載子自閘極介電層移至遠處，從而消除與先前技術裝置相關之熱載子注入問題，所以其增加了LDMOS電晶體之可靠性。此外，突崩條件強度在功率應用中受到特別關心，在功率應用中可發生高壓尖峰且假定電晶體吸收在此等短時段期間所產生之能量。

在替代實施例中，在該基板之頂部表面與通道區域及經輕微摻雜的汲極區域之間在該基板之頂部表面上形成具第二導電類型且具有大於或約等於通道區域之摻雜劑濃度的一緩衝區域，其中將通道區域及經輕微摻雜的汲極區域摻雜至一深度以鄰接該緩衝區域。

該緩衝層用來藉由協助確保空乏區域(depletion region)不到達通道中太遠來抑制經大量文獻證明之短通道效應。該緩衝層亦為該電晶體之擊穿電壓之更佳控制及再現性提供一種方式。將擊穿限制於汲極接觸區域與緩衝層之間，而非汲極接觸區域與該基板之上表面之間。在先前技術中，擊穿電壓對汲極接觸區域與藉由該基板提供之摻雜劑之擴散分佈之間的距離很敏感。換言之，先前技術中之擊穿電壓視磊晶層之厚度而定且視基板中之摻雜濃度而定，該等參數不能受到緊密控制。

自以下結合附圖所提供之本發明之較佳實施例之詳細描述，將更好的理解本發明之以上及其他特徵。

如本文中所使用，以下摻雜劑濃度係使用以下符號來區別：(a)N＋＋或P＋＋：摻雜劑濃度>5x10¹ ⁹ 原子/立方公分(atoms/cm³ )；(b)N＋或P＋：摻雜劑濃度為1x10¹ ⁸ 至5x10¹ ⁹ atoms/cm³ ；(c)N或P：摻雜劑濃度為5x10¹ ⁶ 至1x10¹ ⁸ atoms/cm³ ；(d)N－或P－：摻雜劑濃度為1x10¹ ⁵ 至5x10¹ ⁶ atoms/cm³ ；(e)N－－或P－－：摻雜劑濃度<1x10¹ ⁵ atoms/cm³ 。

圖1為一LDMOS電晶體裝置10(具體言之，n通道裝置)之說明。該電晶體結構10說明不同之先前技術電晶體特徵，諸如頒予D'Anna等人之美國專利第6,831,332號中及頒予Adler等人之美國專利第5,252,848號中所描述，該等專利以全文引用的方式併入本文中且稍後將更詳細地加以論述。該電晶體結構10包括一半導體基板12，該基板(在所說明之實施例中)為用硼摻雜之高度摻雜(P＋)矽晶圓。當封裝該電晶體結構10時，將一源電極(未展示)耦接至基板12之底部表面。

一輕微摻雜之矽磊晶層14形成於基板12上且具有一上表面16。在所說明之電晶體10中，磊晶層14具有摻雜劑濃度P－。磊晶層14相對較厚，諸如具有約5 μm與8 μm之間的厚度，以便提供高擊穿電壓。

一導電閘極18上覆該磊晶層14之上表面16。該導電閘極18包含一下部經摻雜多晶矽層20，一上部矽化物層22形成於其中或其上。該導電閘極18形成於一閘極介電層24(諸如包含SiO₂ ，形成為約150與500之間的一厚度)上。

輕微摻雜的汲極(LDD)區域26完全形成於磊晶層14內且形成一鄰近於更重摻雜之汲極植入區域28且與更重摻雜之源極植入區域30隔開的增強漂移區域。增強之汲極漂移區域26增加該LDMOS結構10之汲極至源極擊穿電壓。

一具有P型摻雜劑且具有摻雜劑濃度P的主體區域32形成於磊晶層14中且在源極30與增強汲極區域26之間具有一子區域，從而在源極30與增強汲極區域26之間形成一通道區域。在一淺溝槽區域中沈積一導電源極接點插塞34(亦已知為沈降片(sinker))，該淺溝槽區域經形成為僅部分地穿過該磊晶層14且鄰近於源極植入區域30及主體區域32之側壁。一高度摻雜之主體接觸區域36形成於磊晶層14中且使主體區域32與接點插塞34短路且使接點插塞34與基板12短路，且因而與耦接至基板12之源電極(未展示)短路。

主體區域32與源極接點30之間的短路界定用於在突崩情況期間(意即，當在主體至汲極PN接面處之電場如此高以至其藉由衝擊離子化而引起少數載子之產生時)產生之電流的路徑。

在源極植入區域30及汲極植入區域28上、在導電閘極側壁(形成側壁間隔物)及該閘極18之上表面上以及在增強汲極漂移區域26上形成一絕緣層38。在閘極18、最接近汲極植入區域28之閘極側壁及絕緣層38上覆該增強汲極區域26之部分上形成導電材料之一或多個層，諸如頒予Adler等人之美國專利第5,252,848號中所描述。該或該等導電層包含一形成一屏蔽電極40之區域及一形成一場板42之區域。

一第二絕緣層44上覆該作用區，且一接觸開口形成於該第二絕緣層中，一金屬汲電極46部分地形成於該開口中。汲電極46具有指形，諸如頒予D'Anna等人之美國專利第6,831,332中所展示。

此結構之問題係關於P＋基板之電阻性貢獻及由於汲電極之指型布局引起的去偏壓效應。並且，因為沈降片必須穿過厚磊晶層而到達基板，所以通常其寬度顯著有助於電晶體單元之間距且其要求複雜之製程。

現轉向圖2，提供一經改良之功率電晶體，更具體言之，一經改良之LDMOS電晶體100。在例示性應用中，使用該電晶體100作為用於(例如)伺服器或桌上型電腦之電源之電壓調節器中或用於一般使用之DC/DC轉換器中之開關。

該電晶體100結構包括一基板112，該基板較佳為用P型摻雜劑(諸如硼)高度摻雜且具有P＋摻雜劑濃度之矽晶圓基板。在該裝置之封裝期間，將一包含諸如Ti/Ni/Ag之導電材料的源電極(未展示)耦接至該基板112之底部表面。源電極較佳包含一在基板112之整個底部表面上延伸之平面電極。在一例示性實施例中，基板112具有小於100 μm，且較佳小於約75 μm(約3密耳)之厚度，且最佳具有一約等於50 μm(2密耳)之厚度，從而最小化該基板對電晶體之接通電阻的貢獻。可將該基板研磨及蝕刻或以其他方式形成為此所要厚度。若採取此等製程，則通常將進行該等製程直到基板晶圓之處理結束時。

一磊晶層114形成於基板112上且具有一上表面116。在某些實施例中，該磊晶層114可具有N(砷或磷)或P(硼)摻雜劑類型之摻雜劑及摻雜劑濃度N－或P－。磊晶層114較佳具有小於磊晶層14之厚度的一厚度。在一實施例中，磊晶層114具有在約2 μm與3 μm之間的厚度，其包括摻雜劑濃度梯度的過渡區域。

磊晶層114之摻雜通常比經植入之源極/汲極區域之摻雜濃度低得多。在另一方面，在具有垂直電流之裝置之情況下，磊晶層之背景摻雜較佳盡可能高以便減小汲極與源極之間的接通電阻(Rds,on)，同時恰好足夠低以滿足電晶體之目標擊穿電壓。在本裝置之情況下，因為電流流經垂直源極接觸區域(以下論述)，所以磊晶層114之初始摻雜不影響該裝置之電阻。因而，可保持磊晶層之摻雜濃度非常低，例如較佳為2x10¹ ⁶ atoms/cm³ 或以下。

一導電閘極118上覆磊晶層114之上表面116。在圖2中所說明之實施例中，導電閘極118包含一較低摻雜之多晶矽層120，一上部矽化物層122藉由熟習此項技術者所熟悉之製程而形成於其中或其上。矽化物層122可包含任意過渡金屬矽化物，且在例示性實施例中係選自由Ti、W及Co組成之群。該導電閘極118較佳具有一在約0.3 μm與0.6 μm之間的厚度及藉由在其製造中利用之技術開發所界定之一長度，例如0.8 μm、0.5 μm、0.35 μm或0.25 μm等。該導電閘極118形成於閘極介電質124上，閘極介電質124較佳包含形成為約150與500之間的一厚度之SiO₂ 。

具有摻雜劑濃度N＋之汲極植入區域128形成於磊晶層114中。輕微摻雜之汲極區域126完全形成於磊晶層114內且形成一增強漂移區域。該增強漂移區域經形成為鄰接或至少最接近層114之上表面116，且在一例示性實施例中向下延伸了磊晶層114之厚度直到基板112之上表面。輕微摻雜的汲極區域126與基板112形成一PN接面且在基板112與汲極接觸區域128之間提供一預定間隔以定住場控電晶體之電擊穿之位置。藉由此做法，確保在閘極氧化物之附近不會產生與習知LDMOS電晶體相關之熱載子，熱載子可限制此等裝置之長期可靠性。換言之，在汲極接觸區域128之下的電擊穿位置實質上改良產品之可靠性。其甚至允許在突崩擊穿條件下操作該電晶體，其為許多功率應用之重要特徵。在所說明之實施例中，區域126具有摻雜劑濃度N。在某些實施例中，輕微摻雜的汲極區域126具有一在約0.5 μm與0.8 μm之間的側邊尺寸。該區域126較佳在導電閘極118之下(意即由導電閘極118所重疊)約0.05 μm與0.15 μm之間延伸。

該LDMOS結構100亦包括一源極植入區域130，該源極植入區域130具有與增強漂移區域126隔開之導電性N＋。源極區域130側邊地延伸約0.5 μm與0.8 μm之間，具有一約0.15 μm與0.3 μm之間的深度，且亦部分地位於該導電閘極之下約0.05 μm與0.15 μm之間。一具有P型摻雜劑且具有P濃度之導電性的主體區域132形成於磊晶層114中且在源極130與增強汲極區域126之間具有一子區域，從而在源極與增強汲極區域之間形成一通道區域。在一例示性實施例中，該主體區域132經形成為一較佳約等於磊晶層114之厚度的深度，意即該主體區域132鄰接經高度摻雜之基板112(意即，位於鄰近基板112處或接觸基板112)。此特徵有助於避免寄生雙極電晶體之導通。當已儲存或產生之少數載子必須經由主體區域132流至源極接點150時，可發生此事件。若少數載子之流動引起在源極區域130之下大於0.7 V之側邊電壓降落，則此電壓在正向中偏壓源極區域130與主體區域132之間的PN接面之末端且NPN雙極電晶體導通。此事件引起過大之熱耗散且導致該裝置之損壞。保護該電晶體免受雙極效應影響之常用方法為確保在源極植入物130之下的主體區域之低電阻且使該主體區域132之側邊延伸盡可能短。在裝置100之情況中，流至該主體區域132中之少數載子將流經最短之路徑到達處於地面電位之基板112(意即經由區域132且而非接點150)，且將不會引起任何顯著之電壓降落。

與裝置10一樣，電晶體裝置100亦包括一絕緣層138，該絕緣層138形成於源極植入區域130上、導電閘極118之側壁(形成側面間隔物)及其上表面上以及增強汲極漂移區域126及汲極植入區域128上。該絕緣層138較佳包含SiO₂ 或SiO_x N_y 。然而應瞭解，絕緣層138可包含若干絕緣材料層，該等層共同形成絕緣層138。絕緣層138較佳在該導電閘極118之側壁上形成為至少0.03 μm之厚度且在該導電閘極118之頂部表面上形成為至少0.05 μm之厚度。在一例示性實施例中，絕緣層138在汲極漂移區域126及汲極植入區域128上形成為一約0.05 μm與0.15 μm之間的厚度。該絕緣層138使汲極及閘極區域與以下所描述之源極接點層絕緣。

可簡單地藉由選擇將閘極屏蔽物與閘電極隔開之絕緣層138之厚度來調節閘極至汲極電容(Cgd)與閘極至源極電容(Cgs)的比率。在習知方法中存在如何最小化Cgd電容之問題。由於Cgd耦接，汲極電壓之任何改變將引起一注入閘極中之位移電流。此電荷可容納於Cgs電容器中或不得不經由閘極電阻及閘極驅動器流至接地。若Cgd/Cgs比率過大(如大於0.1)，則汲極電壓暫態引起閘極電壓之跳動，該跳動又可導通該MOSFET。此效應被稱為貫通(shoot－through)條件且在許多功率電子應用中帶來問題。在本裝置100之情況下，閘極118與汲極126之間的重疊區域為最小的，且藉由屏蔽電極154來切斷閘電極118與汲電極148之間的耦接。因而，Cgd/Cgs電容之比率固有為小的且可藉由絕緣層138之厚度的減小(其增加電容Cgs)進一步加以調節。

此外，可藉由選擇屏蔽電極154與汲電極148之間的絕緣層144之厚度來調節Coss值(意即(Cds＋Cdg))。一些應用要求大輸出電容以在切換期間最小化汲極電壓之振盪(ringing)。事實上，減小振盪之更有效方法為在汲極端子與源極端子之間附著一減振器(snubber)。可由串聯置放之一電容器及一電阻器來產生一減振器。可藉由使用增加之Coss電容且在屏蔽電極與源電極之間加入一預定電阻器來將此減振器電路整合於該電晶體內。可藉由穿過層150蝕刻一些開口而將此電阻器併入該屏蔽電極中。

在鄰近於源極植入區域130及主體區域132處蝕刻一深溝槽140且其接觸源極植入區域130及主體區域132。該溝槽140較佳形成為完全穿過該磊晶層114且(視情況可)部分進入基板層112，諸如進入基板112中0.5至1.0 μm之深度以透過摻雜劑梯度之過渡區域。隨後在具有濃度P＋＋之基板112中形成一高度摻雜之接點植入區域136。該植入區域136較佳具有約0.2 μm與0.5 μm之間的深度且確保基板112與隨後形成之源極接點之間的良好接觸。

在穿過磊晶層114蝕刻溝槽140且形成高度摻雜之接觸區域136之後，形成如圖2中所展示之導電層150。在一例示性方法中，較佳藉由矽化物層150之CVD沈積來形成該層150，該矽化物層隨後經圖案化以形成屏蔽電極154。如以下更詳細地解釋，該連續層150形成用於該LDMOS電晶體100之一源極接點、一閘極屏蔽物及一場板。該層150可包含一或多個堆疊之導電層或材料。在例示性實施例中，該層150包含選自由多晶矽/W、WSi₂ 、TiSi₂ 或CoSi₂ 組成之群的導電材料，此導電材料形成為約0.2 μm與0.3 μm之間的大體上均一的厚度。在替代實施例中，該導電層150可包含一矽化物(以上之一者)及一障壁層(如Ti、TiN或Ti/TiN)。該連續層150形成一使源極植入區域130、主體區域132及高度摻雜之接點區域136短路的源極接點。此外，該連續層150在絕緣層138上、在閘極118及閘極118之側壁間隔物上延伸以形成一閘極屏蔽物154，該閘極屏蔽物自汲電極屏蔽閘極118及源極130。此外，該連續層150在絕緣層138之形成於經輕微摻雜之區域126上的部分上延伸以形成一場板部分152。如熟習此項技術者將瞭解，該場板152用以自閘極118附近向汲極植入區域128展開否則為高度局部化之電場。

因為可使用相同製造步驟來形成源極接點、閘極屏蔽物及場板，所以單一、連續導電層150之形成大大簡化了LDMOS結構之製造。單一、連續導電層充當一源極接點及一屏蔽電極，該屏蔽電極自該汲電極屏蔽該導電閘極且減少閘極與汲極之間的電容(Cgd)。不需要形成單獨之閘極屏蔽物或場板，亦不需要單獨將該閘極屏蔽物連接至該源極。此外，不需要在溝槽140中形成一導電沈降片。在沈積並圖案化層150之後，在絕緣層144之沈積期間用一絕緣體填充溝槽140。因而大大改良了該裝置之可製造性。

此外，因為高度摻雜之植入區域136完全形成於基板112中且直接接觸源極接點層150，所以產生了源極接點與基板112之間的直接接觸。此直接接觸提供低電阻接觸，從而改良Rds－on。

在形成導電層150之後，沈積一第二絕緣層144以填充溝槽140且覆蓋電晶體100之作用區。此絕緣層可包含一或多個介電層，且較佳包含於低溫下沈積之SiO₂ 或SiO_x N_y 且視情況可繼之以BPSG(硼摻雜之磷矽酸鹽玻璃)之沈積。在例示性實施例中，該介電層144具有一自磊晶層114之頂部表面16至其上表面所界定之在約1.0 μm與1.5 μm之間的厚度。

在形成絕緣層144之後，穿過絕緣層144及絕緣層138蝕刻一汲極接點開口146(稱為通道)以曝露該汲極植入區域128之一部分。隨後沈積一金屬層(較佳為藉由CVD沈積之W且稱為W插塞)以填充通道146。事實上典型W插塞配方包括Ti/TiN/W之沈積繼之以藉由CMP(化學機械研磨法)移除過量之金屬。在絕緣層144之表面上停止CMP且留下完全平坦之表面。W插塞步驟之後是Ti/TiN/Al金屬堆疊148之濺鍍，以形成一連續汲電極且完全覆蓋絕緣層144。最後，圖案化頂部汲極金屬以形成一實質上僅覆蓋於該裝置(當封裝該裝置時，其可包含許多如圖2中所描述之電晶體100之單元)之作用區上之汲電極，同時為閘極接點留出空間。並聯連接此等單元以允許處理大電流。與具有汲電極之指型布局的先前技術設計相反，根據本發明之裝置充分利用具有垂直電流而無任何去偏壓效應之裝置。

除了為源極接點、閘極屏蔽物及場板以及經改良之汲電極提供簡化之製造技術及結構之外，如圖2中所展示之LDMOS 100提供一充分過度摻雜的磊晶層114，其意謂主體區域132及輕微摻雜之汲極區域126皆鄰接基板112。此摻雜架構將LDMOS裝置100之主體區域置於基板上，意謂少數載子在突崩條件期間(意即，當主體至汲極PN接面處之電場如此高以使其藉由衝擊離子化引起少數載子之產生時)不再需要側邊地流至該源極接點，因為向基板112提供了更短之路徑。此確保不會導通將毀壞該裝置之寄生雙極電晶體。

此外，藉由在輕微摻雜的汲極區域126與基板112之間形成一接面來改良擊穿行為。在高阻斷電壓下，藉由場板152而側邊地展開之高電場被侷限於在基板112與LDD區域126之間的接面周圍。此接面首先進入突崩條件。因為摻雜架構將熱載子自閘極介電層124移至遠處，從而消除與先前技術裝置相關之熱載子注入問題，所以其增加了該LDMOS電晶體100之可靠性。此外，突崩條件強度在功率應用中受到特別關心，在功率應用中可發生高壓尖峰且假定電晶體吸收在此等短時段期間所產生之能量。

圖3為經改良之LDMOS電晶體200之替代實施例。除了磊晶層214外，該電晶體200與圖2之電晶體100相同，該磊晶層包括一形成於基板112與經壓縮之主體區域232及經輕微摻雜之汲極區域226之間的緩衝區域202。在一例示性實施例中，該緩衝區域202包含一用p型摻雜劑以一等於或大於主體區域232之摻雜劑濃度之濃度加以摻雜的矽層。該緩衝層202鄰接源極接點層150之側壁且較佳經形成為約0.3 μm與0.6 μm之間的厚度。在一實施例中，在形成閘極118之前藉由將硼深植入磊晶層214中來形成該緩衝層202。該緩衝層202用來藉由協助確保空乏區域不擴展至通道中太遠來抑制經大量文獻證明之短通道效應。該緩衝層亦為電晶體之擊穿電壓之更佳控制及再現性提供一種方式。將擊穿限制於汲極接觸區域128與緩衝層202之間，而非在汲極接觸區域128與基板112之上表面之間。在先前技術中，擊穿電壓對汲極接觸區域128與由該基板提供之摻雜劑之擴散分佈之間的距離很敏感。換言之，先前技術中之擊穿電壓視磊晶層之厚度而定且視基板中之摻雜濃度而定，該等參數不能受到緊密控制。

儘管n通道裝置因其與p通道裝置相比較低之通道電阻可為較佳的，但先前技術n通道裝置之p摻雜基板提供比n基板高得多之電阻，通常高2至3倍。圖4為例示性LDMOS電晶體之另一實施例之說明，其中在一低電阻n摻雜基板312上製造一n通道裝置。該裝置藉由降低基板312之電阻性貢獻而展示出低接通電阻(R_d _s _－ _o _n )。

除了N＋摻雜基板312、形成於N＋基板312中之N＋＋高度摻雜接觸區域336及形成於磊晶層314鄰近於該溝槽140之側壁中的P＋摻雜區域302之外，圖4之LDMOS電晶體300在所有方面與圖3之電晶體200相同。該P＋摻雜區域302確保主體區域232與緩衝區域202之間的良好歐姆接觸，且該金屬接觸層150與源極區域130及基板312產生電短路。在圖3中，緩衝層202形成對該基板之固有良好接觸(不存在如圖4中之PN障壁)。在根據圖4之實施例中，緩衝層202必須提供足夠電荷以容納自LDD區域226延伸之空乏層，且確保在汲極接觸區域128與基板312之間出現的寄生NPN雙極電晶體之甘梅數(Gummel number)足夠大以抑制雙極作用。

圖5說明一p通道LDMOS裝置400之一實施例，除了如以下所描述之外，該裝置400在構造上類似於以上詳述之n通道裝置。在一低電阻N＋摻雜基板412上製造LDMOS電晶體400，該基板412具有形成於其上之一磊晶層414。該磊晶層414具有形成於其中之P＋摻雜汲極植入區域428及P＋摻雜源極植入區域430。一n摻雜主體植入區域432經形成為部分地位於導電閘極118(於其下形成一通道)及源極植入區域430之下。在主體區域432與汲極植入區域428之間形成一輕微摻雜的增強漂移區域426。將一高度摻雜之(N＋＋)接觸區域436植入N＋基板412中以在基板412與由導電層150形成之源極接點之間形成低電阻接觸。在基板412與主體區域432及增強汲極漂移區域426之間形成一具有等於或大於該主體區域432之摻雜劑濃度之緩衝層402。

因為裝置之通道長度減小(尤其是p通道裝置)，所以N＋基板對裝置之接通電阻之貢獻變得愈來愈重要。因為p通道裝置通常具有比相似之n通道裝置差2.5倍之效能，所以過去自n通道裝置獲得低電阻率曾比自p通道裝置獲得低電阻率容易得多。然而圖5之實施例在一具有垂直電流之n基板上提供一p通道裝置。因為非常薄的、低電阻N＋基板會偏置該裝置之較高電阻p通道，所以藉由利用薄N＋基板(諸如小於100 μm，且較佳小於約75 μm，且最佳約等於50 μm)可製造一具有可與n通道裝置相當之接通電阻效能的p通道裝置。因為個別n通道及p通道裝置可製造為具有相似之效能(意即相匹配)，所以此又致能使用互補之n及p通道LDMOS裝置來製造互補之金屬氧化物半導體(CMOS)功率裝置。

儘管圖2－5亦展示具有經改良之摻雜劑分佈及經改良之源極接點及汲電極結構兩者的電晶體之實施例，但此不是要求。因為經改良源極接點及/或汲電極組態可與先前技術或其他摻雜劑分佈一起使用，所以經改良之摻雜劑分佈可與先前技術或其他源極接點及/或汲電極組態結合使用。

在一例示性應用中，經改良之功率LDMOS裝置係與複數個其他具相似結構之裝置同時製造，且經封裝以用作(例如)DC/DC電壓調節器中之功率電晶體。

以上所描述之LDMOS電晶體提供LDMOS電晶體之有利切換效能，同時由於大的垂直電流及大的、連續的源極及汲電極而引入大的電流處理能力。同時，藉由實施連續源極接點結構來最小化該裝置單元之設計之間距，該連續源極接點結構提供電晶體之高通道密度(意即，特定Rds為Rds乘以電晶體面積，因此較小之間距意謂較小之Rds*A)及所得的特定低接通電阻。此外，因為各種元件可由單一、連續導電層形成，所以經改良LDMOS裝置提供製造優點。藉由使用具有小於100 μm，且更佳小於約75 μm之厚度，且最佳約50 μm之厚度的基板，有利地將該基板對該裝置之總電阻的貢獻保持於低水平。

在下表中，比較根據來自圖3及圖5之實施例而設計之20 V電晶體的預測效能與目前技術狀態之P通道及N通道產品之效能。

來自表中呈現之數字模擬之結果展示自P通道裝置可期待最大之改良。根據來自圖5之實施例而設計之裝置與先前產品相比，展示出特定接通電阻中約2倍之改良、特定Qg中3倍之改良及Qgd中約4倍之改良。根據本發明之P通道及N通道裝置具有比目前技術狀態之電晶體好得多之相匹配參數。

用上表中所收集之參數為20 V之V_d _s _, _m _a _x 設計之裝置對於攜帶型電子設備(如PDA、MP3播放器、數位攝影機及相似裝置)中之應用而言為非常有用的。尤其是，P通道裝置結合了低接通電阻電晶體之優點與閘極電荷(Qg)及米勒電荷(Miller charge)(Qgd)之非常低的值，其致能該等裝置在切換應用(如使用P通道電晶體作為控制開關及肖特基二極體(Schottky diode)作為自由輪轉二極體(free wheeling diode)之簡單降壓式轉換器)中之使用。

儘管已依據例示性實施例來描述本發明，但本發明不限於此等實施例。實情為，應將隨附申請專利範圍廣泛地解釋為本發明之其他變體及實施例，熟習此項技術者在不背離本發明之均等物之範疇及範圍的情況下可製造該等變體及實施例。

10．．．LDMOS電晶體/電晶體/LDMOS結構/電晶體裝置/LDMOS/LDMOS裝置

12．．．半導體基板/基板

14．．．矽磊晶層/磊晶層

16．．．上表面/頂部表面

18．．．導電閘極/閘極

20．．．多晶矽層

22．．．矽化物層

24．．．閘極介電層

26．．．輕微摻雜的汲極(LDD)區域/增強汲極漂移區域/增強汲極區域

28．．．更高度摻雜的汲極植入區域/汲極植入區域

30．．．更高度摻雜的源極植入區域/源極/源極植入區域/源極接點

32．．．主體區域

34．．．導電源極接點插塞/接點插塞

36．．．主體接觸區域

38．．．絕緣層

40．．．屏蔽電極

42．．．場板

44．．．第二絕緣層

46．．．汲電極

100．．．LDMOS電晶體/電晶體/LDMOS結構/裝置/電晶體裝置/LDMOS/LDMOS裝置/LDMOS電晶體

112．．．基板/高度摻雜的基板/基板層

114．．．磊晶層/層

116．．．上表面

118．．．導電閘極/閘極/閘電極

120．．．多晶矽層

122．．．矽化物層

124．．．閘極介電層/閘極介電質

126．．．輕微摻雜的汲極區域/區域/增強漂移區域/增強汲極漂移區域/汲極漂移區域/汲極/輕微摻雜的區域/LDD區域

128．．．汲極植入區域/汲極接觸區域

130．．．源極植入區域/源極區域/源極植入/源極

132．．．主體區域/區域

136．．．高度摻雜的接點植入區域/植入區域/接觸區域

138．．．絕緣層

140．．．溝槽

144．．．絕緣層/介電層

146．．．汲極接點開口/通道

148．．．汲電極/金屬堆疊

150．．．源極接點/層/導電層/矽化物層/連續層/源極接點層/金屬接觸層

152．．．場板部分/場板

154．．．屏蔽電極/閘極屏蔽物

200．．．LDMOS電晶體/電晶體

202．．．緩衝區域/緩衝層

214．．．磊晶層

226．．．輕微摻雜的汲極區域/LDD區域

232．．．主體區域

300．．．LDMOS電晶體

302．．．P＋摻雜區域

312．．．基板/N＋摻雜基板/N＋基板

314．．．磊晶層

336．．．N＋＋高度摻雜接觸區域

400．．．LDMOS裝置/LDMOS電晶體

402．．．緩衝層

412．．．N＋摻雜基板/基板/N＋基板

414．．．磊晶層

426．．．輕微摻雜之增強漂移區域/增強汲極漂移區域

428．．．P＋摻雜汲極植入區域/汲極植入區域

430．．．P＋摻雜源極植入區域/源極植入區域

432．．．n摻雜主體植入區域/主體區域

436．．．高度摻雜的(N＋＋)接觸區域

圖1為一LDMOS電晶體之說明；圖2為根據本發明之經改良LDMOS電晶體之說明；圖3為具有一緩衝層之圖2之經改良LDMOS電晶體之替代實施例的說明；圖4為形成於一N型摻雜基板上之圖2及圖3之經改良LDMOS電晶體之另一替代實施例的說明；且圖5為根據本發明之一p通道LDMOS之例示性實施例的說明。

100．．．LDMOS電晶體/電晶體/LDMOS結構/電晶體裝置/LDMOS/LDMOS裝置

112．．．基板/高度摻雜之基板/基板層