TWI653683B - 半導體結構和高電子遷移率電晶體的製造方法 - Google Patents

Abstract

半導體結構的製造方法包含在基底上形成氮化鎵系半導體層，在氮化鎵系半導體層上形成含矽絕緣層，透過第一蝕刻步驟形成凹陷於含矽絕緣層中，其中第一蝕刻步驟使用含氟蝕刻劑且施加第一偏壓功率，以及透過第二蝕刻步驟將凹陷延伸至氮化鎵系半導體層中，其中第二蝕刻步驟使用含氟蝕刻劑且施加大於第一偏壓功率的第二偏壓功率。此外，還提供高電子遷移率電晶體的製造方法。

Description

半導體結構和高電子遷移率電晶體的製造方法

本發明實施例係有關於半導體製造技術，且特別係有關於半導體結構的製造方法中的蝕刻製程。

氮化鎵系(GaN-based)半導體材料具有許多優秀的材料特性，例如高抗熱性、寬能隙(band-gap)、高電子飽和速率。因此，氮化鎵系半導體材料適合應用於高速與高溫的操作環境。近年來，氮化鎵系半導體材料已廣泛地應用於發光二極體(light emitting diode，LED)元件、高頻率元件，例如具有異質界面結構的高電子遷移率電晶體(high electron mobility transistor，HEMT)。

隨著氮化鎵系半導體材料的發展，這些使用氮化鎵系半導體材料的光電元件應用於更嚴苛工作環境中，例如更高頻或更高溫。因此，具有氮化鎵系半導體材料的半導體元件之製程條件也面臨許多新的挑戰。

本發明的一些實施例提供半導體結構的製造方法，此方法包含在基底上形成氮化鎵系半導體層，在氮化鎵系半導體層上形成含矽絕緣層，透過第一蝕刻步驟形成凹陷於含矽絕緣層中，其中第一蝕刻步驟使用含氟蝕刻劑且施加第一偏 壓功率，以及透過第二蝕刻步驟將凹陷延伸至氮化鎵系半導體層中，其中第二蝕刻步驟使用與第一蝕刻步驟相同的含氟蝕刻劑且施加大於第一偏壓功率的第二偏壓功率。

本發明的一些實施例提供高電子遷移率電晶體的製造方法，此方法包含在基底上方形成氮化鎵半導體層，在氮化鎵半導體層上形成氮化鎵鋁半導體層，在氮化鎵鋁半導體層上形成含矽絕緣層，透過第一蝕刻步驟形成第一凹陷和第二凹陷於含矽絕緣層中，其中第一蝕刻步驟使用含氟蝕刻劑且施加第一偏壓功率，以及透過第二蝕刻步驟將第一凹陷和第二凹陷延伸至氮化鎵鋁半導體層中，其中第二蝕刻步驟使用與第一蝕刻步驟相同的含氟蝕刻劑且施加大於第一偏壓功率的第二偏壓功率。此方法還包含在第一凹陷和第二凹陷中分別形成源極接觸件和汲極接觸件，以及在源極接觸件和汲極接觸件之間形成閘極接觸件。

100‧‧‧半導體結構

101、201‧‧‧基底

102‧‧‧氮化鎵系半導體層

104、208‧‧‧含矽絕緣層

106、210‧‧‧遮罩層

107‧‧‧開口

108、108’‧‧‧凹陷

200、300‧‧‧高電子遷移率電晶體

202‧‧‧緩衝層

204‧‧‧氮化鎵半導體層

206‧‧‧氮化鎵鋁半導體層

212‧‧‧第一開口

214‧‧‧第二開口

216、216’‧‧‧第一凹陷

218、218’‧‧‧第二凹陷

220‧‧‧源極接觸件

222‧‧‧汲極接觸件

224‧‧‧鈍化層

226‧‧‧第三凹陷

228‧‧‧閘極接觸件

500、510‧‧‧蝕刻製程

500A、510A‧‧‧第一蝕刻步驟

500B、510B‧‧‧第二蝕刻步驟

501‧‧‧蝕刻設備

502‧‧‧蝕刻腔室

503‧‧‧供氣系統

504‧‧‧偏壓功率產生源

505‧‧‧晶圓載台

506‧‧‧噴灑頭

507‧‧‧蝕刻終點偵測器

600‧‧‧製造方法

602、604、606‧‧‧步驟

D1‧‧‧深度

T1‧‧‧厚度

藉由以下詳細描述和範例配合所附圖式，可以更加理解本發明實施例。為了使圖式清楚顯示，圖式中各個不同的元件可能未依照比例繪製，其中：第1A至1E圖是根據本發明的一些實施例，說明形成半導體結構的方法之各個中間階段的剖面示意圖。

第2圖是根據本發明的一些實施例，說明形成半導體結構的方法之流程圖。

第3圖是根據本發明的一些實施例，顯示含氟蝕刻劑對氮化鎵系半導體層之蝕刻速率和施加的偏壓功率之曲線圖。

第4A-4E圖是根據本發明的另一些實施例，說明形成高電子遷移率電晶體的方法之各個中間階段的剖面示意圖。第5圖是根據本發明的另一實施例之高電子遷移率電晶體的剖面示意圖。

以下敘述提供了許多不同的實施例或範例，用於實施本發明實施例的不同部件。以下面描述組件和配置的具體範例，以簡化本發明實施例。當然，這些僅僅是範例，並非意圖限制本發明實施例。舉例而言，敘述中若提及第一部件形成於第二部件之上，可能包含形成第一和第二部件直接接觸的實施例，也可能包含額外的部件形成於第一和第二部件之間，使得第一和第二部件不會直接接觸的實施例。另外，本發明實施例可能在許多範例中重複參照的標號及/或字母。這些重複的目的是為了簡化和清楚，其本身並非用於表示各種實施例及/或所討論的配置之間的關係。

再者，在以下敘述中可使用空間上相關措辭，例如「在......之下」、「在......下方」、「下方的」、「在......上方」、「上方的」和其他類似的用語，以簡化一元件或部件與其他元件或其他部件之間如圖所示之關係的陳述。此空間相關措辭除了包含圖式所描繪之方向，還包含裝置在使用或操作中的不同方位。裝置可以朝其他方向定位(旋轉90度或在其他方向)，且在此使用的空間相關描述可依此相應地解讀。

第1A至1E圖是根據本發明的一些實施例，說明形成第1E圖所示之半導體結構100的方法之各個中間階段的剖面 示意圖。第1A至1E圖所示的各步驟也示意地反映在第2圖所示的半導體結構100的製造方法600之流程圖的各步驟中。參考第1A圖，提供基底101，在基底101上形成氮化鎵系(GaN-based)半導體層102。接著，在氮化鎵系半導體層102上形成含矽絕緣層104，以及在含矽絕緣層104上形成圖案化的遮罩層106。圖案化的遮罩層106具有開口107，開口107暴露出含矽絕緣層104之上表面的一部份。此個別的步驟在第2圖所示的製造方法600中的步驟602說明。

在本發明的一些實施例中，基底101可以是摻雜的(例如以P型或N型摻雜物進行摻雜)或未摻雜的半導體基底，例如矽基底、矽鍺基底、砷化鎵基底或類似半導體基底。在一些實施例中，基底101可以是半導體位於絕緣體之上的基底，例如絕緣層上覆矽(silicon on insulator,SOI)基底。在一些實施例中，基底101可以是碳化矽(SiC)基底或藍寶石基底。基底101的選用可依據半導體結構100後續應用的半導體裝置的種類而定。

在本發明的一些實施例中，氮化鎵系(GaN-based)半導體層102的材料可以是GaN、Al_xGa_1-xN(0<x<1)、In_xGa_1-xN(0<x<1)、In_xAl_yGa_1-x-yN(0<x+y<1)、前述之組合、前述之多層結構或類似的氮化鎵系半導體材料，並且氮化鎵系半導體層102可由磊晶成長(epitaxial growth)製程形成，例如金屬有機化學氣相沉積(metal organic chemical vapor deposition，MOCVD)、氫化物氣相磊晶法(hydride vapor phase epitaxy，HVPE)、分子束磊晶法(molecular beam epitaxy，MBE)、前述 之組合或類似方法。在一些實施例中，氮化鎵系半導體層102可具有摻雜物，例如n型或p型摻雜物，並且可由磊晶成長製程伴隨著原位植入摻雜物，形成具有摻雜物的氮化鎵系半導體層102。

在本發明的一些實施例中，含矽絕緣層104的材料可以是氧化矽、氮化矽、氮氧化矽、前述之組合或類似材料，並且含矽絕緣層104可由熱氧化法(thermal oxideation)、化學氣相沉積(chemical vapor deposition，CVD)、電漿輔助化學氣相沉積(plasma enhanced CVD，PECVD)、原子層沉積(atomic layer deposition，ALD)或類似方法形成。

在本發明的一些實施例中，遮罩層106可以是光阻層、硬遮罩層(例如氮化物層)或前述之組合。在一些實施例中，可在含矽絕緣層104上先形成底部抗反射塗層(bottom anti-reflective coating，BARC)(未顯示)，之後在底部抗反射塗層(BARC)上形成遮罩層106的材料層。一旦形成遮罩層106的材料層，利用光微影技術在遮罩層106的材料層中形成開口107，開口107暴露出含矽絕緣層104之上表面的一部份。

參考第1B圖，將具有氮化鎵系半導體層102、含矽絕緣層104和遮罩層106形成於其上的基底101放置於蝕刻設備501中，實施蝕刻製程500。在本發明的一些實施例中，通過遮罩層106的開口107蝕刻含矽絕緣層104和下方的氮化鎵系半導體層102，以形成凹陷108(顯示於第1D圖)於含矽絕緣層104和氮化鎵系半導體層102中。在一些實施例中，蝕刻製程500可以是乾式蝕刻製程，例如反應性離子蝕刻(reactive ion etch， RIE)、電子迴旋共振式(electron cyclotron resonance，ERC)蝕刻、感應耦合式電漿(inductively-coupled plasma，ICP)蝕刻或類似乾式蝕刻製程。

在一些實施例中，如第1B圖所示，蝕刻設備501包含蝕刻腔室502、供氣系統503、偏壓功率產生源(bias power generator)504、晶圓載台505、噴灑頭506及蝕刻終點偵測器(end point detector)507。

蝕刻設備501的供氣系統503可提供蝕刻製程500所使用的蝕刻劑，且透過噴灑頭506可將蝕刻劑均勻地分散至蝕刻腔室502中。

蝕刻設備501的偏壓功率產生源504可施加偏壓功率至蝕刻腔室502，以產生偏壓電場在蝕刻設備501的上電極(未顯示，通常設置於蝕刻腔室502的頂部)與下電極(未顯示，通常設置於晶圓載台505內部)之間。蝕刻劑在蝕刻腔室502中受到偏壓電場的加速，且朝著晶圓載台505的方向，對含矽絕緣層104和下方的氮化鎵系半導體層102進行異向性(anisotrpic)蝕刻。

蝕刻設備501的蝕刻終點偵測器507可在蝕刻製程中即時監控所希望移除的材料層之蝕刻訊號。當蝕刻終點偵測器507偵測到希望移除的材料層之蝕刻終點時，下方的另一材料層開始從希望移除的材料層曝露出來。蝕刻製程從蝕刻開始至蝕刻終點偵測器507偵測到蝕刻終點的期間稱作主蝕刻。通常，為了完全移除上方的材料層，在蝕刻製程的主蝕刻之後可持續實施一段時間的過蝕刻。舉例而言，實施過蝕刻的時間可 為約主蝕刻時間的5%至30%。

參考第1C圖，在將具有氮化鎵系半導體層102、含矽絕緣層104和遮罩層106形成於其上的基底101放置於蝕刻設備501的晶圓載台505上之後，實施蝕刻製程500的第一蝕刻步驟500A。此個別的步驟在第2圖所示的製造方法600中的步驟604說明。在本發明的一些實施例中，透過第一蝕刻步驟500A在含矽絕緣層104中形成凹陷108’。第一蝕刻步驟500A可使用含氟蝕刻劑，例如CF₄、CHF₃、CH₂F₂、CH₃F或前述之組合，並且可施加在約100瓦(W)至約500瓦之間的第一偏壓功率至蝕刻腔室502。需注意的是，當第一偏壓功率設定小於100瓦時，含氟蝕刻劑無法將含矽絕緣層104蝕刻。當第一偏壓功率設定大於500瓦時，由於含氟蝕刻劑對含矽絕緣層104的蝕刻速率太大，可能會導致蝕刻製程500的第一蝕刻步驟500A對含矽絕緣層104的蝕刻均勻性不佳，這將不利於後續進行對氮化鎵系半導體層102之第二蝕刻步驟500B。

參考第1D圖，在蝕刻製程500的第一蝕刻步驟500A之後，實施蝕刻製程500的第二蝕刻步驟500B。此個別的步驟在第2圖所示的製造方法600中的步驟606說明。在本發明的一些實施例中，第一蝕刻步驟500A與第二蝕刻步驟500B於相同的蝕刻腔室502中原位(in-situ)實施。換言之，在第一蝕刻步驟500A結束之後，基底101不移出蝕刻腔室502，而不間斷地繼續在蝕刻腔室502中進行第二蝕刻步驟500B。在一些實施例中，如第1D圖所示，透過第二蝕刻步驟500B將凹陷108’(顯示於第1C圖)延伸至氮化鎵系半導體層102中，而產生凹陷108。第二 蝕刻步驟500B使用與第一蝕刻步驟500A相同的含氟蝕刻劑，且施加大於第一偏壓功率的第二偏壓功率至蝕刻腔室502。

參考第3圖，第3圖是根據本發明的一些實施例，顯示含氟蝕刻劑對氮化鎵系半導體層102之蝕刻速率和施加的偏壓功率之曲線圖。如第3圖所示，當第二偏壓功率設定在0至1000瓦之間時，含氟蝕刻劑對氮化鎵系半導體層102的蝕刻速率幾乎為0。當第二偏壓功率設定在1000瓦至1350瓦之間時，含氟蝕刻劑對氮化鎵系半導體層102的蝕刻速率隨著第二偏壓功率增加而逐漸上升。當偏壓功率設定大於1350瓦時，由於含氟蝕刻劑對氮化鎵系半導體層102的蝕刻速率太大，可能導致蝕刻製程500的第二蝕刻步驟500B對氮化鎵系半導體層102的蝕刻均勻性不佳，且氮化鎵系半導體層102被凹陷108暴露出來之表面的晶格結構可能會被含氟蝕刻劑破壞。因此，在本發明的一些實施例中，第二蝕刻步驟500B的第二偏壓功率可在約1000瓦至約1350瓦之間。

根據本發明的一些實施例，在第一蝕刻步驟500A中，含矽絕緣層104與氮化鎵系半導體層102的蝕刻選擇比大於10且小於1000。因此，在一些實施例中，在第一蝕刻步驟500A可包含對含矽絕緣層104實施過蝕刻。在此實施例中，第一蝕刻步驟500A可完全移除矽絕緣層104，而幾乎不將下方的氮化鎵系半導體層102蝕刻。

在一些實施例中，第一蝕刻步驟500A不對含矽絕緣層104實施過蝕刻。由於第二蝕刻步驟500B之第二偏壓功率的範圍大於第一蝕刻步驟500A之第一偏壓功率的範圍，因此， 在此實施例中，含矽絕緣層104之未被第一蝕刻步驟500A的主蝕刻移除的剩餘部分可在第二蝕刻步驟500B中移除。在此實施例中，由於第一蝕刻步驟500A可不實施過蝕刻，因此可縮短蝕刻製程500的作業時間，提升半導體結構100的生產效率。

此外，在一些實施例中，第一蝕刻步驟500A結束後可不間斷地接續進行第二蝕刻步驟500B。在另一些實施例中，在第一蝕刻步驟500A與第二蝕刻步驟500B之間，蝕刻製程500可額外地實施緩升降步驟(ramping step)，例如將偏壓功率設定在介於第一偏壓功率與第二偏壓功率之間的數值。

參考第1E圖，在蝕刻製程500的第二蝕刻步驟500B之後，可實施灰化(ash)製程移除含矽絕緣層104上的遮罩層106，形成半導體結構100。在本發明實施例中，半導體結構100包含基底101，在基底101上的氮化鎵系半導體層102，在氮化鎵系半導體層102上的含矽絕緣層104，以及在含矽絕緣層104和氮化鎵系半導體層102中的凹陷108。值得注意的是，本發明實施例利用蝕刻製程500之第一蝕刻步驟500A和第二蝕刻步驟500B，在相同的蝕刻腔室502中使用相同的蝕刻劑和不同的偏壓功率，依序將含矽絕緣層104和氮化鎵系半導體層102蝕刻，以形成凹陷108。

在已知的蝕刻方法中，氮化鎵系半導體層的蝕刻製程是採用含氯蝕刻劑，例如Cl₂，而含矽絕緣層的蝕刻製程則是採用含氟蝕刻劑，例如CF₄。因此，在已知的蝕刻方法中，蝕刻含矽絕緣層和蝕刻氮化鎵系半導體層需要在兩台蝕刻設備中分別進行各自的蝕刻製程。

根據本發明實施例，蝕刻製程500的第二蝕刻步驟500B使用與第一蝕刻步驟500A相同的含氟蝕刻劑，且施加大於第一偏壓功率的第二偏壓功率，來蝕刻氮化鎵系半導體層102，使得蝕刻含矽絕緣層104和蝕刻氮化鎵系半導體層102可以在相同的蝕刻腔室502中依序實施。因此，藉由本發明實施例之原位蝕刻含矽絕緣層與氮化鎵系半導體層來形成半導體結構的方法，可提升含有此半導體結構之半導體裝置的生產效率。

此外，本發明實施例還可避免在兩次蝕刻製程之間的期間，形成不期望的原生氧化物(native oxide)於氮化鎵系半導體層102的表面上所產生的問題。因此，藉由本發明實施例之原位蝕刻含矽絕緣層和氮化鎵系半導體層的蝕刻製程來形成半導體結構，可提升含有此半導體結構之半導體裝置的可靠性。

第1A至1E圖所示之實施例為一範例，本發明之實施例並不以此為限。除上述第1A至1E圖所示之實施例以外，本發明實施例的方法亦可應用於其他半導體結構。

第4A-4E圖是根據本發明的另一些實施例，說明形成如第4E圖所示之高電子遷移率電晶體(high electron mobility transistor，HEMT)200的方法之各個中間階段的剖面示意圖。參考第4A圖，提供基底201。基底201可與前述第1A至1E圖之基底101相似。

接著，在基底201上形成緩衝層202。緩衝層202可幫助減緩後續形成於緩衝層202上方的氮化鎵半導體層204的 應變(strain)，且防止缺陷形成於上方的氮化鎵半導體層204中，此應變是由氮化鎵半導體層204與基底201之間的不匹配造成。在本發明的一些實施例中，緩衝層202的材料可以是AlN、GaN、Al_xGa_1-xN(1<x<1)、前述之組合或類似材料。緩衝層202可由磊晶成長製程形成，例如金屬有機化學氣相沉積(MOCVD)、氫化物氣相磊晶法(HVPE)、分子束磊晶法(MBE)、前述之組合或類似方法。儘管在如第4A圖所示的實施例中，緩衝層202為單層結構，然而緩衝層202也可以是多層結構。

接著，在緩衝層202上形成氮化鎵(GaN)半導體層204，並且在氮化鎵半導體層204上形成氮化鎵鋁(Al_xGa_1-xN，其中0<x<1)半導體層206。氮化鎵半導體層204與氮化鎵鋁半導體層206之間具有異質界面，可使二維電子氣(two-dimensional electron gas，2DEG)(未顯示)形成於此異質界面上，因此，如第4E圖所示之高電子遷移率電晶體200可利用二維電子氣作為導電載子。在本發明的一些實施例中，氮化鎵半導體層204和氮化鎵鋁半導體層206可由磊晶成長製程形成，例如金屬有機化學氣相沉積(MOCVD)、氫化物氣相磊晶法(HVPE)、分子束磊晶法(MBE)、前述之組合或類似方法。在一些實施例中，氮化鎵半導體層204和氮化鎵鋁半導體層206可具有摻雜物，例如n型摻雜物或p型摻雜物。

接著，在氮化鎵鋁半導體層206上形成含矽絕緣層208。在本發明的一些實施例中，含矽絕緣層208可以是利用原子層沉積(ALD)、熱氧化製程或類似沉積製程形成的高品質薄膜，其材料可以是氧化矽、氮化矽、氮氧化矽、前述之組合或 類似材料。在氮化鎵鋁半導體層206上形成高品質薄膜的含矽絕緣層208，可防止後續形成的源極接觸件220、汲極接觸件222和閘極接觸件228(顯示於第4E圖)之漏電流。

繼續參考第4A圖，在含矽絕緣層208上形成遮罩層210的材料層，並且利用光微影技術在遮罩層208的材料層中形成第一開口212和第二開口214，第一開口212和第二開口214暴露出含矽絕緣層208之上表面之一部份。

接著，將具有緩衝層202、氮化鎵半導體層204、氮化鎵鋁半導體層206、含矽絕緣層208和遮罩層210形成於其上的基底201放置於如第1B圖所示之蝕刻設備501中，實施蝕刻製程510。參考第4B和4C圖，在本發明的實施例中，蝕刻製程510包含第一蝕刻步驟510A和第二蝕刻步驟510B，且蝕刻製程510的第一蝕刻步驟510A和第二蝕刻步驟510B可與前述第1C和1D圖所示之蝕刻製程500的第一蝕刻步驟500A和第二蝕刻步驟500B相似。

在本發明實施例中，通過遮罩層210的第一開口212和第二開口214蝕刻含矽絕緣層208和氮化鎵鋁半導體層206，以形成如第4C圖所示的第一凹陷216和第二凹陷218。

詳細而言，如第4B圖所示，透過蝕刻製程510的第一蝕刻步驟510A在含矽絕緣層208中形成第一凹陷216’和第二凹陷218’。蝕刻製程510的第一蝕刻步驟510A可使用與前述第1C圖所示之蝕刻製程500的第一蝕刻步驟500A之相同的蝕刻劑和偏壓功率範圍。接著，如第4C圖所示，透過蝕刻製程510的第二蝕刻步驟510B將第一凹陷216’和第二凹陷218’延伸至 氮化鎵鋁半導體層206中，而產生第一凹陷216和第二凹陷218。蝕刻製程510的第二蝕刻步驟510B可使用與前述第1D圖所示之蝕刻製程500的第二蝕刻步驟500B之相同的蝕刻劑和偏壓功率範圍。

在一些實施例中，如第4C圖所示，第一凹陷216和第二凹陷218在氮化鎵鋁半導體層206中延伸一距離D1，距離D1可為氮化鎵鋁半導體層206之厚度T1的約5%至約100%之間。距離D1可依據用於高電子遷移率電晶體200的二維電子氣(2DEG)之載子濃度和載子遷移率而定。

參考第4D圖，在蝕刻製程510之後，可實施灰化製程移除含矽絕緣層208上的遮罩層210。

參考第4E圖，接著，在第一凹陷216和第二凹陷218中分別形成源極接觸件220和汲極接觸件222。源極接觸件220和汲極接觸件222位於氮化鎵鋁半導體層206上，且與氮化鎵鋁半導體層206電性接觸。在一些實施例中，源極接觸件220和汲極接觸件222可不填滿第一凹陷216和第二凹陷218，而是沿著第一凹陷216和第二凹陷218的側壁和底面形成，並延伸至部份含矽絕緣層208的表面上。在一些實施例中，源極接觸件220和汲極接觸件222的材料可以是導電材料，例如Au、Ni、Pt、Pd、Ir、Ti、Cr、W、Al、Cu、TaN、TiN、WSi₂、前述之組合或類似材料，且源極接觸件220和汲極接觸件222可由原子層沉積(ALD)、化學氣相沉積(CVD)、物理氣相沉積(physical vapor deposition，PVD)、濺鍍或類似製程形成。在一些實施例中，源極接觸件220和汲極接觸件222可在相同的沉積製程中一起 形成。

接著，在源極接觸件220和汲極接觸件222上形成鈍化層224，鈍化層224覆蓋源極接觸件220和汲極接觸件222。在本發明的一些實施例中，鈍化層224的材料可以是氮化矽、氧化矽、氮氧化矽、前述之組合或類似材料。在一些實施例中，鈍化層224可由化學氣相沉積(CVD)、電漿輔助化學氣相沉積(PECVD)、原子層沉積(ALD)或類似方法形成。

繼續參考第4E圖，利用光微影技術和蝕刻製程在鈍化層224中形成第三凹陷226，第三凹陷226位於源極接觸件220與汲極接觸件222之間。接著，在第三凹陷226中形成閘極接觸件228，以形成高電子遷移率電晶體200。在一些實施例中，閘極接觸件228位於含矽絕緣層208上，且介於源極接觸件220與汲極接觸件222之間。在一些實施例中，閘極接觸件228可不填滿第三凹陷226，而是沿著第三凹陷226的側壁和底面形成，並延伸至部份鈍化層224的表面上。在一些實施例中，閘極接觸件228的材料可以是導電材料，例如Au、Ni、Pt、Pd、Ir、Ti、Cr、W、Al、Cu、TaN、TiN、WSi₂、前述之組合或類似材料，且閘極接觸件228可由原子層沉積(ALD)、化學氣相沉積(CVD)、物理氣相沉積(PVD)、濺鍍或類似製程形成。源極接觸件220和汲極接觸件222最後可經由穿過鈍化層224的金屬層(未顯示)與外部電路電性連接。

參考第5圖，第5圖所示之實施例與第4E圖所示之實施例的差別在於第5圖所示之高電子遷移率電晶體300中的第三凹陷226延伸至含矽絕緣層208和氮化鎵鋁半導體層206 中。在如第5圖所示之實施例，鈍化層224為含矽的絕緣材料，可使用與前述第1C圖所示之蝕刻製程500的第一蝕刻步驟500A相似的蝕刻步驟將鈍化層224和含矽絕緣層208蝕刻。接著，可使用與前述第1D圖所示之蝕刻製程500的第二蝕刻步驟500B相似的蝕刻步驟將氮化鎵鋁半導體層206蝕刻，來形成第三凹陷226。在此實施例中，閘極接觸件228形成於第三凹陷226中，且閘極接觸件228的底面可與氮化鎵鋁半導體層206直接接觸，以形成高電子遷移率電晶體300。

此外，在另一些實施例中，高電子遷移率電晶體300的製造方法還可包含在形成閘極接觸件228之前，形成閘極結構(未顯示)於第三凹陷226內且嵌入氮化鎵鋁半導體層206中。之後，在第三凹陷226之剩餘部分中形成閘極接觸件228，且閘極接觸件228設置於閘極結構上。在一些實施例中，閘極結構可以是摻雜的氮化鎵半導體層，例如N型的氮化鎵半導體層或P型的氮化鎵半導體層，且可由磊晶成長製程形成，例如金屬有機化學氣相沉積(MOCVD)、氫化物氣相磊晶法(HVPE)、分子束磊晶法(MBE)、前述之組合或類似方法。

綜上所述，本發明實施例利用蝕刻製程的第一蝕刻步驟形成凹陷於含矽絕緣層中，以及利用蝕刻製程的第二蝕刻步驟將凹陷延伸至氮化鎵系半導體層中，其中第二蝕刻步驟使用與第一蝕刻步驟相同的含氟蝕刻劑，且施加大於第一蝕刻步驟之第一偏壓功率的第二偏壓功率，使得蝕刻含矽絕緣層和蝕刻氮化鎵系半導體層可以在相同的蝕刻腔室中依序實施。因此，藉由本發明實施例之原位蝕刻含矽絕緣層與氮化鎵系半導 體層來形成半導體結構的方法，可提升含有此半導體結構之半導體裝置的生產效率。

前述概述了一些實施例的部件，使得本發明所屬技術領域中具有通常知識者可以更加理解本發明實施例的觀點。本發明所屬技術領域中具有通常知識者應可理解，他們可以輕易使用本發明實施例作為基礎，設計或修改其他的製程或是結構，以達到與在此介紹的實施例相同的目的及/或優點。本發明所屬技術領域中具有通常知識者也應理解，此類等效的結構並不悖離本發明的精神與範疇，並且不悖離本發明的精神與範疇的情況下，在此可以做各種的改變、取代和替換。因此，本發明之保護範圍當視後附之申請專利範圍所界定為準。

Claims (18)

1. 一種半導體結構的製造方法，包括：在一基底上形成一氮化鎵(GaN)系半導體層；在該氮化鎵系半導體層上形成一含矽絕緣層；透過一第一蝕刻步驟形成一凹陷於該含矽絕緣層中，其中該第一蝕刻步驟使用一含氟蝕刻劑且施加一第一偏壓功率；以及透過一第二蝕刻步驟將該凹陷延伸至該氮化鎵系半導體層中，其中該第二蝕刻步驟使用該含氟蝕刻劑且施加大於該第一偏壓功率的一第二偏壓功率；其中該含氟蝕刻劑包括CF₄、CHF₃、CH₂F₂、CH₃F或前述之組合。
2. 如申請專利範圍第1項所述之半導體結構的製造方法，其中該氮化鎵系半導體層包括GaN、AlGaN或InGaN。
3. 如申請專利範圍第1項所述之半導體結構的製造方法，其中該含矽絕緣層包括氧化矽、氮化矽、氮氧化矽或前述之組合。
4. 如申請專利範圍第1項所述之半導體結構的製造方法，其中該第一偏壓功率在100瓦至500瓦之間。
5. 如申請專利範圍第1項所述之半導體結構的製造方法，其中該第二偏壓功率在1000瓦至1350瓦之間。
6. 如申請專利範圍第1項所述之半導體結構的製造方法，其中在該第一蝕刻步驟中，該含矽絕緣層與該氮化鎵系半導體層的一蝕刻選擇比大於10。
7. 如申請專利範圍第1項所述之半導體結構的製造方法，其中 該第一蝕刻步驟與該第二蝕刻步驟於相同的一蝕刻腔室中原位實施。
8. 如申請專利範圍第7項所述之半導體結構的製造方法，其中在該第一蝕刻步驟結束後不間斷地接續進行該第二蝕刻步驟。
9. 如申請專利範圍第1項所述之半導體結構的製造方法，更包括在形成該含矽絕緣層之後，且在實施該第一蝕刻步驟之前，在該含矽絕緣層上形成一遮罩層。
10. 一種高電子遷移率電晶體的製造方法，包括：在一基底上方形成一氮化鎵(GaN)半導體層；在該氮化鎵半導體層上形成一氮化鎵鋁(AlGaN)半導體層；在該氮化鎵鋁半導體層上形成一含矽絕緣層；透過一第一蝕刻步驟形成一第一凹陷和一第二凹陷於該含矽絕緣層中，其中該第一蝕刻步驟使用一含氟蝕刻劑且施加一第一偏壓功率；透過一第二蝕刻步驟將該第一凹陷和該第二凹陷延伸至該氮化鎵鋁半導體層中，其中該第二蝕刻步驟使用該含氟蝕刻劑且施加大於該第一偏壓功率的一第二偏壓功率；在該第一凹陷和該第二凹陷中分別形成一源極接觸件和一汲極接觸件；以及在該源極接觸件和該汲極接觸件之間形成一閘極接觸件，其中該含氟蝕刻劑包括CF₄、CHF₃、CH₂F₂、CH₃F或前述之組合。
11. 如申請專利範圍第10項所述之高電子遷移率電晶體的製造 方法，其中該含矽絕緣層包括氧化矽、氮化矽或氮氧化矽或前述之組合。
12. 如申請專利範圍第10項所述之高電子遷移率電晶體的製造方法，其中該第一偏壓功率在100瓦至500瓦之間。
13. 如申請專利範圍第10項所述之高電子遷移率電晶體的製造方法，其中該第二偏壓功率在1000瓦至1350瓦之間。
14. 如申請專利範圍第10項所述之高電子遷移率電晶體的製造方法，其中在該第一蝕刻步驟中，該含矽絕緣層與該氮化鎵鋁半導體層的一蝕刻選擇比大於10。
15. 如申請專利範圍第10項所述之高電子遷移率電晶體的製造方法，其中該第一蝕刻步驟與該第二蝕刻步驟於相同的一蝕刻腔室中原位實施。
16. 如申請專利範圍第15項所述之高電子遷移率電晶體的製造方法，其中在該第一蝕刻步驟結束後不間斷地連續進行該第二蝕刻步驟。
17. 如申請專利範圍第15項所述之高電子遷移率電晶體的製造方法，其中當該第一蝕刻步驟進行至該含矽絕緣層的一蝕刻終點時，不對該含矽絕緣層實施過蝕刻。
18. 如申請專利範圍第10項所述之高電子遷移率電晶體的製造方法，其中該閘極接觸件設置於該氮化鎵鋁半導體層中且與該氮化鎵鋁半導體層接觸。