CN103165445A - 原位生长的栅介质和场板介质 - Google Patents

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Abstract

本发明公开了用于提供具有高品质栅介质和场板介质的异质结场效应晶体管（HFET）的方法和设备。栅介质和场板介质原位沉积在半导体表面上。栅极的位置可通过在场板介质中蚀刻第一图案并使用栅介质作为蚀刻停止层而界定。或者，可以在栅介质和场板介质之间原位沉积额外的蚀刻停止层。蚀刻第一图案后，可以沉积并图案化导电材料以界定栅极。与半导体表面电接触的源极和漏极形成于栅极相对的两侧。

Description

原位生长的栅介质和场板介质
技术领域
本发明总体上涉及高压场效应晶体管（FET），更具体地，本发明涉及用于制造高压FET的改进的制造方法。
背景技术
许多电子设备如手机、个人数码助理（PDA）、笔记本电脑等使用电力运行。由于电力通常作为高压交流电（AC）通过壁上插座传送，可以使用一种设备—通常称为整流器—通过能量变换元件将高压AC输入转换成稳压直流（DC）输出。开关式整流器通常用于改进当前许多电子产品的效率、尺寸并减少元件数量。开关式整流器可使用电源开关，其在关闭位置（ON状态）和打开位置（OFF状态）之间转换，以将能量由输入变换为整流器的输出。电源开关通常是需要承受的电压显著高于AC输入电压的高压设备。
一类高压FET是异质结FET（HFET），也称为高电子迁移率晶体管（HEMT）。HFET可作为开关在用于高压电力电子设备（如整流器）的开关装置中使用。在某些应用中，由于较高的带隙可改善高温性能，基于宽带隙半导体的HFET可能是有用的。高压HFET中使用的宽带隙半导体的实例包括材料如碳化硅（SiC）、氮化镓（GaN）和金刚石，尽管也可以使用其他材料。
附图说明
本发明一些实施方案的各个方面、特征和优势将通过下文结合以下附图的更详细描述而更加清晰。
本发明的非限制性和非穷尽的实施方案参考以下附图描述，除非另有说明，其中同样的附图标记在各个视图中指代相同的部件。
图1示出了根据本发明的一个实施方案的实例HFET，其包括与栅场板（gate field plate）分离的栅极（gate electrode）。
图2示出了用于制造本发明的一个实施方案的实例HFET的实例方法流程图。
图3示出了在本发明的一个实施方案的实例方法中一个阶段的实例HFET。
图4示出了在本发明的一个实施方案的实例方法中另一个阶段的实例HFET。
图5示出了在本发明的一个实施方案的实例方法中另一个阶段的实例HFET。
图6示出了在本发明的一个实施方案的实例方法中另一个阶段的实例HFET。
图7示出了使用本发明的一个实施方案的实例方法制造的实例HFET。
图8示出了使用本发明的一个实施方案的另一实例制造的实例HFET，其包括蚀刻停止层（stop etch layer）。
图9示出了使用本发明的一个实施方案的实例方法制造的实例HFET，其包括具有基本垂直的侧壁的栅极。
图10示出了使用本发明的一个实施方案的实例方法制造的实例HFET。
发明内容
在以下描述中，为了提供对本发明的深入理解，阐述了许多具体细节。然而，对本领域一般技术人员显而易见的是实施本发明时不是必须使用所述具体细节。在其他情况下，为了避免掩盖本发明，没有详细描述公知的材料或方法。
在整个说明书中，提及“一个实施方案”、“实施方案”、“一个实例”或“实例”时，意味着结合实施方案或实例描述的特定特征、结构或特性包含于本发明的至少一个实施方案中。因此，在整个说明书中的多处出现的表述“在一个实施方案中”、“在实施方案中”、“一个实例”或“实例”不见得都指同一个实施方案或实例。此外，特定的特征、结构或特性可以在一个或多个实施方案或实例中以任意合适的组合和/或子组合而结合。特定的特征、结构或特性可包含于集成电路、电子电路、组合逻辑电路或其他合适的提供所述功能的元件中。此外，应当理解本文提供的附图是为了对本领域普通技术人员进行解释，附图不见得是按比例绘制的。
在下文描述中，实例FET用于说明的目的。尽管FET含有栅介质，实例FET仍被称作HFET。在这方面，实例FET也可被称为金属绝缘体半导体FET（MISFET）。然而，为易于说明，使用术语HFET。应该理解使用该术语并不限制权利要求。
图1示出了一种氮化铝镓（AlGaN）/GaN HFET。该HFET包括GaN膜102，其可以是（例如生长或沉积于）处理基底上的顶层，所述基底如硅、碳化硅、单晶GaN或蓝宝石基底（未示出）。如进一步所示，AlGaN膜106沉积于GaN膜102上。AlGaN膜102形成阻挡层。在其它情况下，GaN的薄膜，例如10至20A，可以作为表面覆盖层（未示出）沉积于AlGaN膜106上。在一个实例中，由于GaN晶格上的压电效应，在AlGaN和GaN的异质界面形成二维电子气(2DEG)片。位于GaN膜102上表面附近的电子等离子体（电子气）中高迁移电子的高浓度使得在源极112和漏极114之间存在低阻抗通路，其使得能够高频运行。在另一实例中，源极和漏极均可在高温下通过AlGaN膜熔合并在异质界面上与2DEG物理接触。
如图所示，栅介质层108上的栅极118控制源极112和漏极114之间的电流传导通路。栅介质层108也可用作AlGaN膜106表面的钝化层。具体地，栅介质层108用作“未-选通（un-gated）”区域（即栅极边缘和源极之间的区域以及栅极另一边缘和漏极之间的区域）的钝化层。栅场板（GFP）116，其形成于场板介质110上，可减小栅极118边缘（最靠近漏极）的电场强度且也可通过控制AlGaN膜106和栅介质层108之间的界面处的电荷陷阱状态而减少漏电流。
除了漏电流，对于HFET设计的其他可能关注点例如有电流崩塌和栅介质击穿。电流崩塌，其为运行过程中或负荷状态下漏电流的意外减少，可能由AlGaN膜表面或AlGaN和GaN层的其他地方的电荷捕获所引发。除了改善AlGaN膜表面的钝化，场板也可用于减少电流崩塌。
栅介质击穿是栅极至AlGaN/GaN膜的电短路且由有缺陷的或超负荷的栅介质导致。更高品质的栅介质可改善HFET的击穿性能以及长期可靠性。
图2示出了流程图200，描述了制造HFET的实例方法。该实例方法也由附图3-7描述，所述附图3-7描述了在采用所述实例方法的制造过程中各个阶段的实例HFET。应当了解下述操作和步骤可能不是对制造HFET所必需的所有操作和步骤的完整列举。例如，在沉积步骤前可能需要常规的清洗操作以准备晶片表面。描述了用于制造AlGaN/GaN HFET的实例方法。然而，该HFET是用于说明目的。应当理解其他实例方法可采用其他材料并用于其他类型的FET而不背离本发明。
在框202中，如图3所示，得到晶片300。该晶片可由合适的材料如硅（Si）、蓝宝石（Al2O3）或碳化硅（SiC）制得。然而，也可以使用其他材料。晶片300也可以具有在晶片300表面生长或沉积的活性半导体膜。例如，在本实例方法中，晶片300在GaN膜304上具有AlGaN膜302。这两层膜，AlGaN膜302和GaN膜304，形成活性层，意味着在设备运行过程中，在这两层膜中或附近可发生导电。也可以使用具有更多或更少膜的其他晶片。也可以使用其他半导体材料。例如，也可以使用材料如AlN、InAlN、InGaN、GaAs、InP、或SiC。
AlGaN膜302，其用作阻挡膜，可以为10至40nm厚。GaN膜304，其形成通道膜，可以为约0.3至5μm厚。然而，也可以使用其他厚度。
图3示出了框202（图2）中得到的晶片300的实例。晶片300包括在GaN膜304上的AlGaN膜302。在某些情况下，GaN膜304处于由另一种材料制得的处理晶片（未示出）上，所述材料为如Si、Al2O3、SiC、GaN等。AlGaN膜302和GaN膜304可生长于处理晶片上，或者也可由供应商处购买完整晶片300。GaN膜304也可以是更厚的GaN晶片的顶部的一层。
在框204中，如图4所示，使用原子层沉积（ALD）设备原位沉积至少两层膜。术语“原位”可定义为一种方法，其在单一设备中进行而不会将晶片暴露于设备外部的环境。例如，在ALD设备中在晶片上原位沉积两层膜意味着在ALD设备中在晶片上沉积两层膜而不会在两层膜沉积之间使该晶片暴露于设备外部的环境。
参考图4，在ALD设备中沉积的第一层膜402可以是介电材料，其形成用于HFET的栅介质。该膜可由材料如Al2O3、二氧化锆（ZrO2）、氮化铝（AlN）、氧化铪（HfO2）或其他合适的栅介质材料制得。其厚度可以是，例如5nm-20nm。
在一个实例中，第一层膜402也可以用作钝化层，其与AlGaN膜302形成高品质界面。钝化层的品质可影响与AlGaN膜302的界面的品质，其由于界面处的载流子陷阱和捕获的电荷可影响电流崩塌的发生。
在ALD设备中沉积的第二层膜404可以是介电材料，其直接沉积在第一层膜402上并充当场板介质膜，用于将场板与栅介质和AlGaN膜302分离。在某些情况下，可以选择第二层膜的材料从而具有特定的电性能。例如，第二层膜404的材料可取决于性能如介电常数、折射率、缺陷密度、稳定性和机械应力。在其他情况下，出于集成或制造的原因选择第二层膜的材料。例如，用于第二层膜404的材料可以取决于第一层膜402的材料和厚度，从而在维持第一层膜402的完整性的同时可以适当地蚀刻第二层膜404。在一个实例中，可以选择第二层膜404具有与第一层膜402完全不同的蚀刻性能从而当蚀刻第二层膜404时，第一层膜402可用作蚀刻终止层。具体地，可以选择第二层膜404使得第一层膜402和第二层膜404之间的蚀刻选择性比可以为至少5。蚀刻选择性是第一种材料的蚀刻速率与第二种材料的蚀刻速率之比。例如，第一种材料对第二种材料的蚀刻选择性为10意味着蚀刻的第一种材料的量（例如，厚度）比蚀刻的第二种材料的量（例如，厚度）大大约10倍。重要的是，当用作蚀刻停止层时，第一层膜402不应被完全移除而暴露下面的活性半导体层。而是可以将蚀刻第二层膜时可能发生的额外蚀刻入第一层膜402中的量最小化，从而维持高品质栅介质（即，第一层膜404）。在一个实例中，第二层膜404的厚度可以为80nm至200nm且可以由例如氮化硅（SiN）、Al2O3、二氧化硅（SiO2）或其他合适的材料制得。
使用ALD技术，膜厚度可以是在基底表面上一次沉积的一层，每一层是总的膜厚度的一部分。在一个实例中，由于自限制ALD方法，每次循环的沉积层可以不厚于一个原子层。在该实例中，由于每次循环从来未达到完整覆盖，每次循环的沉积层通常小于一个原子层。完整的所需膜厚度的沉积由相同顺序的步骤的多次循环进行。例如，一次循环可包括依次进行的（1）化学吸附或化学品剂量步骤，（2）化学品剂量清洗，（3）等离子体步骤和（4）在后的等离子体冲洗。化学品剂量步骤在基底表面上沉积一薄层化学品。该化学品可以是，例如用于生成所需膜材料层所必需的前体。随后进行清洗步骤以移除腔室内的任何化学品残余。接下来，等离子体步骤可以使气体等离子体与基底表面上的化学品前体反应，或可包括多种在基底表面上互相反应的气体等离子体，从而在基底表面上生成所需材料的薄层。最后，进行另一个清洗步骤，以从腔室中移除等离子体气体的残余物。这种步骤循环可根据获得所需膜厚度的需要重复多次。用于进行这类方法的ALD设备的实例是Oxford ALD FlexAl System。虽然在上文中针对四个步骤的实例ALD循环进行了说明，可以预期其他具有更多、更少或不同步骤的ALD循环。
如下文中针对图8更加详细说明的，也可以在第一和第二层膜之间（即，在第一层膜402之后但在第二层膜404之前）沉积第三层膜。第三层膜可用作蚀刻停止膜从而使第一和第二层膜可以是相同材料或具有相似的蚀刻性能。
在该实例中，第一和第二层膜在ALD设备中原位沉积在晶片上，即不会在两层膜沉积之间使晶片暴露于设备外部的环境。由于膜相继沉积而不移出设备，防止了晶片污染，该污染可能降低薄膜或AlGaN表面的品质。此外，由于在膜沉积之间未移出晶片，可以提高设备的处理量。特别地，通过在膜沉积之间不移出晶片，可减少晶片处理次数（例如，将进样室抽至适当的真空水平，将晶片在设备间移动等）。因此，可更高速地利用ALD设备的沉积能力。
使用ALD设备的其他潜在优势包括低温处理、将等离子体由晶片表面移开（即“远程等离子体”），这可能有助于维持晶片表面的完整性、产生超高品质薄膜以及在高深宽比的孔中沉积。
在ALG处理方法的一个实例中，可以在300℃以约1.4A/循环的生长速率在ALD腔室中沉积Al2O3膜。每次沉积循环以15mT下约20ms的化学品剂量开始。在一种情况中，使用三甲基铝（TMA）。随后用50cc氮气（N2）和100cc氩气（Ar）清洗腔室1.5s，这样将残余的化学品蒸汽由腔室移除。接下来使用400W的等离子体功率进行2s 500cc氧（O2）等离子体剂量步骤。随后，再用50cc N2和100cc Ar清洗腔室1s，将残余的气体等离子体由腔室移除。所述循环可随后根据获得所需膜厚度的需要重复多次。例如，总共100次循环将产生约150A的膜。
在ALG处理方法的另一个实例中，可以在300℃以约1.2A/循环的生长速率在ALD腔室中沉积HfO2膜。每次沉积循环以80mT下约1.1s的化学品剂量开始。在一种情况中，使用四(乙基甲基氨基)-铪（TEMAH），通过起泡器提供200cc氩气流。随后用100cc N2和250cc Ar清洗腔室13s，这样将残余的化学品蒸汽由腔室移除。接下来使用15mT下250W的等离子体功率进行4s 50cc O2剂量等离子体处理步骤。随后在80mT下再次用100cc N2和250cc Ar清洗腔室2s，将残余的气体等离子体由腔室移除。所述循环可随后根据获得所需膜厚度的需要重复多次。例如，总共17次循环将产生约20A的膜。
在ALG处理方法的另一个实例中，可以在300℃以约0.7A/循环的生长速率在ALD腔室中沉积AlN膜。每次沉积循环以15mT下约30ms的化学品剂量开始。在一种情况中，使用TMA。随后用100cc N2和100cc Ar清洗腔室2s，这样将残余的化学品蒸汽由腔室移除。接下来使用10mT下400W的等离子体功率进行15s 30cc N2等离子体处理步骤。随后在15mT下再次用100cc N2和100cc Ar清洗腔室3s，将残余的气体等离子体由腔室移除。所述循环可随后根据获得所需膜厚度的需要重复多次。例如，总共29次循环将产生约20A的膜。
这些步骤仅为示例，可开发其他变形而不偏离本发明主旨。例如，可采用与上文类似的步骤开发SiN方法，其中三[二甲基氨基]硅烷（3DMAS）或二[叔丁基氨基]硅烷（BTBAS）气体用于化学品剂量步骤并且N2、H2或NH3用于等离子体步骤。
图4示出了沉积了第一层膜402和第二层膜404后的晶片300。在本实施方案中，第一层膜402是150A的Al2O3且第二层膜404是1500A的SiN。
在框206中，如图5所示，形成源极502和漏极504。这些电极电接触AlGaN膜302和GaN膜304。框206可包括，例如，绝缘层的沉积、在绝缘和/或其他膜上蚀刻孔的光刻步骤、金属沉积以及图案化（pattern）金属的另一光刻步骤。用于源极和漏极的金属层积可包括，例如，TiAlMoAu、TiAlNiAu或TiAlPtAu。也可以使用除金属以外的其他导电材料。
图5描述了与AlGaN膜302物理接触的源极502和漏极504。在其他实例中，源极502和漏极504也可与GaN膜304物理接触。
在框208中，进行快速热退火（RTA）步骤以例如确保源极和漏极与AlGaN或GaN膜之间的欧姆接触(ohmic contact)。在一个实例中，RTA过程的温度范围可在500°C至850°C之间，取决于具体的金属层积、表面预处理以及电极是否在触及GaN膜的凹孔中形成。温度变化率可为约10至15°C/min，且在峰值温度的保温时间可为约30s至1min。
在框210中，如图6所示，在第二层膜404中蚀刻图案从而界定栅极的位置。光刻工艺可用于该框。例如，可以使用掩膜界定图案从而在第二层膜404上产生光致抗蚀剂图案，该图案可随后使用选择性蚀刻剂进行蚀刻，所述选择性蚀刻剂以与对第一层膜402的材料的蚀刻速率相比更快的速率优先蚀刻第二层膜404的材料。该图案界定了眼孔602，其界定了栅极的位置而不与AlGaN膜接触并同时保持了栅介质膜（即，第一层膜402）的完整性。如下文对于图8所讨论的，第一层膜402和第二层膜404之间的附加膜可以在蚀刻第一层膜402时用作蚀刻停止膜，从而能够使用对第一层膜402和第二层膜404具有相似蚀刻性能的材料。
图6示出了在第二层膜404上界定了图案后的晶片300。该图案包括眼孔602，其界定栅极位置。注意，由于第二层膜404和第一层膜402之间的蚀刻性能差异，眼孔602停止于第一层膜402。换句话说，用于形成眼孔602的蚀刻剂对于第一层膜402比对第二层膜404更具有选择性。如图6所示，眼孔602延伸至初始沉积的第一层膜402的上表面。在其他实例中，眼孔602可延伸到第一层膜402中一定距离，该距离小于第一层膜402的厚度。
眼孔602的倾斜侧壁可降低朝向漏极一侧的栅极边缘的峰值电场。沿着栅极某些表面的电场密度的最小化可通过防止热载流子注入栅介质和钝化层（即第一层膜402）而增大击穿电压并减少电流崩塌。然而，如下文对于图9所描述的，通过改变用于形成眼孔602的光刻工艺的步骤（例如，改变光刻和暴露工艺或蚀刻工艺），也可以使用其他形状的栅极。
在框212中，如图7所示，栅极702在框206中界定的图案中形成。任选地，也可以使用与栅材料所用相同的导电材料在第二层膜404上形成栅场板704。使用导体沉积步骤和光刻图案化步骤可形成栅极702以及，任选地栅场板704。在一个实例中，栅极702和栅场板704一起形成。
图7示出了采用上文图2的流程图200所讨论的实例方法生产的实例HFET 700。特别地，图7示出了导电膜（例如Al、Ni、Ti、TiW、TiN或掺杂多晶硅）在晶片300上沉积和图案化之后的晶片300。导电膜现在界定了栅极702和栅场板704（任选的），其与栅极702相邻并接触。栅场板704可通过抑制在AlGaN/第一层膜界面处的电荷捕获效应或使其最小化来帮助减少电流崩塌。虽然图7示出了栅场板704的一种特定构造，应该理解也可以使用栅场板的其他构造。
尽管以特定顺序描述了流程图200（图2）的实例方法，应当理解流程图200的某些框可以不同的顺序进行。例如，框210和框212可发生在框206中源极和漏极形成之前。
图8示出了另一实例HFET 800，其使用另一种实例方法制造。HFET 800包括形成活性层的GaN膜802和AlGaN膜804。源极812和漏极814形成于栅极816的任一侧。栅场板818与栅极816相邻并电接触。所述另一实例方法与上文关于图2的流程图200记载的方法相似，除了框204改为在相同的原位沉积第一层膜806和第二层膜810的处理步骤中原位沉积第三层膜808。当如上文框204（图2）所述蚀刻第二层膜604时，第三层膜808可以用作蚀刻停止层。因此，应当选择第三层膜808的材料和厚度使得用于蚀刻第二层膜810的蚀刻剂对第二层膜810的材料相比对于第三层膜808的材料具有足够的选择性。在一种情况中，第三层膜的厚度可以为约1.5nm至3nm且可以由AlN、SiN、Al2O3、SiO2、HfO2或其他合适的材料制得。
如图8所示，栅极816终止于或延伸至初始沉积的第三层膜808的上表面。然而，在实践中，栅极816可延伸到第三层膜808中一定距离，该距离小于第三层膜808的厚度。或者，可在蚀刻第二层膜810后，但在沉积形成栅极816的导电材料前，通过选择性湿法或干法蚀刻第三层膜808的暴露部分而将第三层膜808由栅极816的底部完全移除。在这种情况下，栅极816将与第一层膜806接触。
加入第三层膜808作为蚀刻顶层使第一和第二层膜可由具有相似蚀刻性能的材料或相同材料制得。例如，在该实例方法中，由于蚀刻第二层膜810时第三层膜可以保护第一层膜806，对于第一和第二层膜可使用相同材料。在一种情况中，第一层膜806可以是150A的Al2O3，第三层膜可以是20A的HfO2，且第二层膜810可以是1500A的Al2O3。在另一种情况中，第一层膜806可以是150A的Al2O3，第三层膜可以是20A的AlN，且第二层膜810可以是1500A的SiN。其他方法可以使用不同的材料和厚度。
图9示出了使用另一实例方法生产的另一实例HFET 900。HFET900包括形成活性层的GaN膜902和AlGaN膜904。源极910和漏极912形成于栅极914的任一侧。栅场板916与栅极914相邻并电接触。第一层膜906形成栅介质膜。第二层膜908形成栅场板膜。生产HFET900的方法与上文关于图2的流程图200记载的方法相似，除了框206改为产生具有与第二层膜908的表面基本垂直的侧壁的眼孔，从而产生具有更垂直侧壁的栅极914。例如，可以改变蚀刻工艺或光刻工艺以调整侧壁的倾斜度。
图10示出了使用另一实例方法生产的另一实例HFET 1000。HFET 1000包括形成活性层的GaN膜1002和AlGaN膜1004。源极1010和漏极1012形成于栅极1014的任一侧。第一层膜1006形成栅介质膜。第二层膜1008形成栅场板膜。生产HFET 1000的方法与上文关于图2的流程图200记载的方法相似，除了框208改为省略掉任选的栅场板。
虽然任选的特征，如第三层膜、场板、栅极的倾斜侧壁已经在上文关于具体HFET和方法中记载，应当理解这些特征可以任何结合形式混用和匹配。
本发明所展示的实例的上述描述，包括摘要中所描述的，无意于穷尽或限制所公开的精确形式。虽然此处为了说明的目的描述了本发明的具体实施方案和实例，但可作出各种等价改变而不偏离本发明的更广的主旨和范围。实际上，应当理解的是提供厚度、材料、工艺操作等的具体实例只是出于说明的目的，根据本发明的教导，其他厚度、材料、工艺操作等也可用于其他实施方案、实例和工艺中。
根据上文详细的记载可以对发明的实例进行上述改变。在所附权利要求书中使用的术语不应被解释为将本发明限制于说明书和权利要求书中公开的具体实施方案。而是应完全由所附权利要求书确定范围，权利要求书应根据确定的权利要求解释原则进行解释。因此本说明书和附图应被视为说明性的，而不是限制性的。

Claims (26)

1.一种制造场效应晶体管（FET）的方法，该方法包括：
在原位原子层沉积（ALD）方法中，在上表面具有第一半导体膜的晶片上沉积第一介质膜和第二介质膜，其中第一介质膜沉积在第一半导体膜上，且其中第二介质膜沉积在第一介质膜上；
在第二介质膜中蚀刻第一图案以界定栅极的位置；
在第一图案上沉积导体；以及
蚀刻一部分导体以界定与第一图案部分重叠的第二图案，其中第二图案界定栅极。
2.权利要求1的方法，还包括：
形成源极和漏极，其中源极和漏极电接触第一半导体膜，且其中源极和漏极在栅极的相对两侧。
3.权利要求2的方法，其中晶片在第一半导体膜下具有第二半导体膜。
4.权利要求3的方法，其中第一半导体膜是AlGaN且第二半导体膜是GaN。
5.权利要求4的方法，其中蚀刻第一图案在部分第一图案底部暴露第一介质膜。
6.权利要求4的方法，其中第一和第二介质膜具有彼此不同的蚀刻性能。
7.权利要求4的方法，其中在第一和第二介质膜之间，原位沉积第三层膜，且其中第三层膜具有与第二介质膜不同的蚀刻性能。
8.权利要求7的方法，其中第三层膜是用于在第二介质膜中蚀刻第一图案的蚀刻停止层。
9.权利要求7的方法，其中蚀刻第一图案沿着第一图案的底部部分暴露第三层膜。
10.权利要求9的方法，其中在将导体沉积在第一图案上之前，第一介质膜的上表面暴露在第一图案的底部部分。
11.权利要求7的方法，其中第一介质膜由Al2O3制得，第三层膜由HfO2制得，且第二层膜由Al2O3制得。
12.权利要求7的方法，其中第一介质膜由Al2O3制得，第三层膜由AlN制得，且第二层膜由SiN制得。
13.权利要求4的方法，其中晶片包括蓝宝石、硅或碳化硅的处理晶片。
14.权利要求4的方法，其中第二图案包括第二层膜顶部的栅场板。
15.一种场效应晶体管（FET），包括：
在基底上表面的第一半导体膜；
在第一半导体膜顶部的第一介质膜和第二介质膜的复合膜，其中复合膜在第一介质膜层的顶部具有第二介质膜层，且其中复合膜是原子层沉积（ALD）原位沉积的膜；
界定于复合膜内的栅极，其中栅极通过第一介质膜而与第一半导体膜绝缘；
在栅极一侧与第一半导体膜电接触的源极；以及
在与源极相对的栅极另一侧与第一半导体膜电接触的漏极。
16.权利要求15的FET，还包括：
在第一半导体膜和基底之间的第二半导体膜。
17.权利要求16的FET，其中第一半导体膜是AlGaN且第二半导体膜是GaN。
18.权利要求17的FET，其中第一介质膜和第二介质膜具有彼此不同的蚀刻性能。
19.权利要求18的FET，其中第一介质膜由Al2O3制得且第二介质膜由氮化硅制得。
20.权利要求17的FET，其中栅极接触第一介质膜的上表面。
21.权利要求17的FET，其中栅极接触第三层膜的上表面。
22.权利要求16的FET，其中复合膜包括在第一介质膜层和第二介质膜层之间的第三层膜，且其中第三层膜和第二介质膜具有彼此不同的蚀刻性能。
23.权利要求22的FET，其中第一介质膜和第二介质膜由相同材料制得。
24.权利要求22的FET，其中第一介质膜和第二介质膜由Al2O3制得且第三层膜由HfO2制得。
25.权利要求17的FET，其中第一介质膜由Al2O3制得，第三层膜由AlN制得，且第二介质膜由SiN制得。
26.权利要求16的FET，其中FET是异质结FET。
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