JP2013140956A - Ｉｎ−Ｓｉｔｕ成長させたゲート誘電体およびフィールドプレート誘電体 - Google Patents

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Abstract

【課題】高品質のゲート誘電体およびフィールドプレート誘電体を有するヘテロ構造電界効果トランジスタ（ＨＦＥＴ）を提供するための方法および装置を提供する。
【解決手段】半導体表面上にゲート誘電体１０８およびフィールドプレート誘電体１１０をin-situ堆積させる。ゲート電極１１８の位置は、フィールドプレート誘電体１１０に第１のパターンをエッチングしてゲート誘電体１０８をエッチングストップとして用いることによって、規定されてもよい。代替的に、ゲート誘電体１０８とフィールドプレート誘電体１１０との間にさらなるエッチングストップ層をin-situ堆積させてもよい。第１のパターンをエッチングした後、ゲート電極１１８を規定するように導電性材料を堆積させてパターニングしてもよい。半導体表面と電気的に接触するソース電極１１２およびドレイン電極１１４が、ゲート電極１１８の両側に形成される。
【選択図】図１

Description

背景
１．分野
本開示は一般に、高圧電界効果トランジスタ（field effect transistor）（ＦＥＴ）に関し、より具体的には、高圧ＦＥＴを製造するための改良された作製プロセスに関する。
２．背景
携帯電話、携帯情報端末（personal digital assistant）（ＰＤＡ）、ラップトップなどの多くの電気機器は、電力を利用して動作する。電力は一般にコンセントを介して高圧交流電流（ＡＣ）として届けられるので、エネルギ伝達素子を介して高圧ＡＣ入力を十分に調整された直流電流（ＤＣ）出力に変換するために、一般に電力変換装置と呼ばれる装置を利用することができる。今日の多くの電子機器では、効率、サイズを改善して部品数を減らすために、スイッチモード電力変換装置が一般に用いられる。スイッチモード電力変換装置は、閉位置（オン状態）と開位置（オフ状態）とを切換えて電力変換装置の入力から出力にエネルギを伝達する電源スイッチを用いてもよい。一般に、電源スイッチは、ＡＣ入力電圧よりも実質的に大きな電圧に耐える必要がある高圧装置である。
高圧ＦＥＴの一種として、高電子移動度トランジスタ（high-electron mobility transistor）（ＨＥＭＴ）とも呼ばれるヘテロ構造ＦＥＴ（heterostructure FET）（ＨＦＥＴ）がある。ＨＦＥＴは、電力変換装置などの高圧パワーエレクトロニクスのためのスイッチング装置においてスイッチとして用いられてもよい。特定の用途では、ワイドバンドギャップ半導体に基づくＨＦＥＴが有用であろう。なぜなら、バンドギャップが大きくなることにより高温での性能が向上し得るためである。高圧ＨＦＥＴで用いられるワイドバンドギャップ半導体の例としては、炭化ケイ素（ＳｉＣ）、窒化ガリウム（ＧａＮ）およびダイヤモンドなどの材料が挙げられるが、他の材料も用いられてもよい。
本発明のいくつかの実施形態のさまざまな局面、特徴および利点が、以下の図面と関連して提示される以下のより特定的な説明からより明らかになるであろう。
本発明の非限定的かつ非網羅的な実施形態を以下の図を参照して説明し、特に明記されなければさまざまな図を通して同じ参照番号は同じ部分を指す。
本発明の実施形態に従う、ゲートフィールドプレートから切離されたゲート電極を含む例示的なＨＦＥＴを示す図である。 本発明の実施形態に従う例示的なＨＦＥＴを作製するための例示的なプロセスのフローチャートである。 本発明の実施形態に従う、例示的なプロセス中のある段階における例示的なＨＦＥＴを示す図である。 本発明の実施形態に従う、例示的なプロセス中の別の段階における例示的なＨＦＥＴを示す図である。 本発明の実施形態に従う、例示的なプロセス中のさらに別の段階における例示的なＨＦＥＴを示す図である。 本発明の実施形態に従う、例示的なプロセス中のさらに別の段階における例示的なＨＦＥＴを示す図である。 本発明の実施形態に従う例示的なプロセスで作製された例示的なＨＦＥＴを示す図である。 本発明の実施形態に従う、エッチングストップ層を含む、別の例で作製された例示的なＨＦＥＴを示す図である。 本発明の実施形態に従う、実質的に垂直な側壁を有するゲート電極を含む、例示的なプロセスで作製された例示的なＨＦＥＴを示す図である。 本発明の実施形態に従う、例示的なプロセスで作製された例示的なＨＦＥＴを示す図である。
詳細な説明
以下の説明では、本発明の完全な理解を与えるため、数多くの具体的な詳細を述べる。しかしながら、本発明を実践するのに具体的な詳細を用いる必要がないことが当業者には明らかであろう。他の事例では、本発明を曖昧にすることを回避するため、周知の材料または方法を詳細に説明していない。
この明細書を通じて、「一実施形態」、「ある実施形態」、「一例」、または「ある例」に対する参照は、実施形態または例と関連して説明される特定的な特徴、構造、または特性が本発明の少なくとも一実施形態に含まれることを意味する。したがって、「一実施形態では」、「ある実施形態では」、「一例」、または「ある例」という、この明細書を通じてさまざまな場所に現われる文言は、必ずしも同じ実施形態または例をすべて指しているわけではない。さらに、特定的な特徴、構造、または特性は、１つ以上の実施形態または例において任意の好適な組合せおよび／または副次的組合せで組合されてもよい。特定的な特徴、構造、または特性は、集積回路、電子回路、組合せ論理回路、または記載の機能性を提供する他の好適な構成要素に含まれてもよい。さらに、ここで与えられる図は当業者への説明目的のためのものであり、図面は必ずしも縮尺通りに描かれているわけではないことが認められる。
以下の説明では、説明目的で例示的なＦＥＴを用いる。例示的なＦＥＴは、ゲート誘電体を有しているにも関わらず、ＨＦＥＴと呼ばれる。この点において、例示的なＦＥＴは、金属絶縁体半導体ＦＥＴ（metal insulator semiconductor FET）（ＭＩＳＦＥＴ）とも呼ぶことができる。しかしながら、説明を簡単にするために、ＨＦＥＴという用語を用いる。この用語の使用は特許請求の範囲を限定するものではない、ということが理解されるべきである。
図１は、窒化ガリウムアルミニウム（ＡｌＧａＮ）／ＧａＮ ＨＦＥＴを示す。ＨＦＥＴは、シリコン基板、炭化ケイ素基板、単結晶ＧａＮ基板またはサファイア基板（図示せず）などのハンドル基板上に（たとえば、成長させた、または堆積させた）上部層であり得るＧａＮ膜１０２を含む。さらに示されるように、ＧａＮ膜１０２上にＡｌＧａＮ膜１０６を堆積させる。ＡｌＧａＮ膜１０２はバリア層を構成する。他の事例では、たとえば１０〜２０ＡのＧａＮからなる薄膜をＡｌＧａＮ膜１０６の上に表面キャップ層（図示せず）として堆積させてもよい。一例では、ＧａＮの格子に対する圧電効果のために、ＡｌＧａＮおよびＧａＮのヘテロ境界面に、二次元電子ガス（2 dimensional electron gas）（２ＤＥＧ）のシートが形成される。ＧａＮ膜１０２の上面付近に位置する電子プラズマ（電子ガス）中の高移動性の電子の濃度が高いことにより、ソース電極１１２とドレイン電極１１４との間で低抵抗の経路が可能になり、高周波数での動作が可能になる。別の例では、ソース電極もドレイン電極も高温でＡｌＧａＮ膜を介して合金になってヘテロ境界面における２ＤＥＧと物理的に接触してもよい。
示されるように、ゲート誘電体層１０８上のゲート電極１１８は、ソース電極１１２とドレイン電極１１４との間の電流伝導経路を制御する。ゲート誘電体層１０８は、ＡｌＧａＮ膜１０６の表面のためのパシベーション層としての役割も果たし得る。具体的には、ゲート誘電体層１０８は、「アン・ゲート（un-gated）」領域（すなわち、ゲートの端縁とソースとの間の領域およびゲートの他の端縁とドレインとの間の領域）のためのパシベーション層として機能する。フィールドプレート誘電体１１０の上に形成されたゲートフィールドプレート（gate field plate）（ＧＦＰ)１１６は、ゲート電極１１８の（ドレインに最も近い）端縁における電界強度を軽減することができ、ＡｌＧａＮ膜１０６とゲート誘電体層１０８との間の境界面における電荷トラップの状態を制御することによって漏れ電流を減少させることもできる。
漏れ電流に加えて、ＨＦＥＴ設計に関して考えられる他の懸案事項の例は、電流崩壊およびゲート誘電体絶縁破壊である。電流崩壊とは、動作中または応力がかかった状態でのドレイン電流の意図せぬ減少であり、ＡｌＧａＮ膜の表面またはＡｌＧａＮ層およびＧａＮ層内の他の場所での電荷トラップによって生じる恐れがある。ＡｌＧａＮ膜の表面のパシベーションを向上させることに加えて、電流崩壊を減少させるためにも、フィールドプレートが用いられてもよい。
ゲート誘電体絶縁破壊とは、ＡｌＧａＮ／ＧａＮ膜に対するゲート電極の電気的短絡であり、欠陥のあるゲート誘電体または過剰に応力がかかったゲート誘電体によって生じる。ゲート誘電体の質が高くなると、ＨＦＥＴの絶縁破壊性能および長期信頼性が向上し得る。
図２は、ＨＦＥＴを作製するための例示的なプロセスを説明するフローチャート２００を示す。例示的なプロセスはまた、図３〜図７に関連して記載されており、図３〜図７は、例示的なプロセスを利用する作製プロセス中のさまざまな段階における例示的なＨＦＥＴを示す。以下の動作およびステップは、ＨＦＥＴの作製に必要なすべての動作およびステップの完全な列挙ではない、ということが認識されるべきである。たとえば、堆積ステップの前にウェハ表面を準備するために従来の洗浄動作が必要であり得る。ＡｌＧａＮ／ＧａＮ ＨＦＥＴの作製に関連して例示的なプロセスを記載する。しかしながら、このＨＦＥＴは説明目的で用いられている。本発明から逸脱することなく、他の材料とともに他の種類のＦＥＴのために他の例示的なプロセスが用いられてもよい、ということが理解されるべきである。
ブロック２０２において、図３に示されるように、ウェハ３００を得る。ウェハは、シリコン（Ｓｉ）、サファイア（Ａｌ２Ｏ３）または炭化ケイ素（ＳｉＣ）などの好適な材料でできていてもよい。しかしながら、他の材料も用いられてもよい。また、ウェハ３００は、ウェハ３００の表面上に活性の半導体膜を成長または堆積させてもよい。たとえば、この例示的なプロセスでは、ウェハ３００はＧａＮ膜３０４の上にＡｌＧａＮ膜３０２を有している。ＡｌＧａＮ膜３０２およびＧａＮ膜３０４の２つの膜が活性層を構成し、これは、装置の動作中にこれら２つの膜内でまたはこれら２つの膜付近で導通が起こり得ることを意味している。さらなる膜またはより少ない数の膜を有する他のウェハも用いられてもよい。他の半導体材料も用いられてもよい。たとえば、ＡｌＮ、ＩｎＡｌＮ、ＩｎＧａＮ、ＧａＡｓ、ＩｎＰまたはＳｉＣなどの材料も用いられてもよい。
バリア膜として用いられるＡｌＧａＮ膜３０２の厚みは、１０〜４０ｎｍであってもよい。チャネル膜を構成するＧａＮ膜３０４の厚みは、約０．３〜５μｍであってもよい。しかしながら、他の厚みも用いられてもよい。
図３は、ブロック２０２（図２）において得られたウェハ３００の例を示す。ウェハ３００は、ＧａＮ膜３０４上にＡｌＧａＮ膜３０２を含む。一部の事例では、ＧａＮ膜３０４は、Ｓｉ、Ａｌ２Ｏ３、ＳｉＣ、ＧａＮなどの別の材料でできたハンドルウェハ（図示せず）上にある。ＡｌＧａＮ膜３０２およびＧａＮ膜３０４をハンドルウェハ上に成長させてもよく、または完成したウェハ３００を供給業者から購入してもよい。また、ＧａＮ膜３０４は、より厚いＧａＮウェハの上部の厚みであり得る。
ブロック２０４において、図４に示されるように、原子層堆積（atomic layer deposition）（ＡＬＤ）ツールを用いて少なくとも２つの膜をin-situ堆積させる。「in-situ」という用語は、ツールの外側の環境にウェハを露出させることなく単一のツール内で行なわれるプロセスとして定義することができる。たとえば、ＡＬＤツール内でウェハ上に２つの膜をin-situ堆積させるということは、２つの膜の堆積の合間にツールの外側の環境にウェハを露出させることなくＡＬＤツール内でウェハ上に２つの膜を堆積させることを意味する。
図４を参照して、ＡＬＤツール内で堆積させた第１の膜４０２は、ＨＦＥＴのためのゲート誘電体を構成する誘電体材料であってもよい。この膜は、Ａｌ２Ｏ３、二酸化ジルコニウム（ＺｒＯ２）、窒化アルミニウム（ＡｌＮ）、酸化ハフニウム（ＨｆＯ２）または他の好適なゲート誘電体材料などの材料でできていてもよい。厚みはたとえば５ｎｍ〜２０ｎｍであってもよい。
一例では、第１の膜４０２は、ＡｌＧａＮ膜３０２との高品質の境界面を構成するパシベーション層としても機能し得る。パシベーション層の質はＡｌＧａＮ膜３０２との境界面の質に影響を及ぼす可能性があり、境界面におけるキャリアトラップおよび捕獲された電荷に起因する電流崩壊の開始に影響を及ぼす可能性がある。
ＡＬＤツール内で堆積させた第２の膜４０４は、第１の膜４０２上に直接堆積されて、ゲート誘電体およびＡｌＧａＮ膜３０２からフィールドプレートを切離すためのフィールドプレート誘電体膜の働きをする誘電体材料であってもよい。一部の事例では、第２の膜の材料は、特定の電気的特性を有するように選択されてもよい。たとえば、第２の膜４０４の材料は、誘電率、屈折率、欠陥密度、安定性および機械的応力などの特性に左右され得る。他の事例では、第２の膜の材料は、集積または作製上の理由で選択されてもよい。たとえば、第２の膜４０４の材料は、第１の膜４０２の完全性を維持しながら第２の膜４０４を適切にエッチングできるように第１の膜４０２の材料および厚みに左右され得る。一例では、第２の膜４０４は、第２の膜４０４をエッチングする際に第１の膜４０２をエッチングストップとして用いることができるように第１の膜４０２とは十分に異なったエッチング特性を有するように選択されてもよい。具体的には、第１の膜４０２と第２の膜４０４とのエッチング選択性比率が少なくとも５であることができるように第２の膜４０４が選択されてもよい。エッチング選択性とは、第２の材料のエッチング速度に対する第１の材料のエッチング速度の比率である。たとえば、第２の材料に対する第１の材料のエッチング選択性が１０であるということは、エッチングされる第１の材料の量（たとえば、厚み）がエッチングされる第２の材料の量（たとえば、厚み）の約１０倍であることを意味する。重要なことであるが、第１の膜４０２は、エッチングストップ層として用いている間は、完全に除去されて下にある活性の半導体層を露出させるようなことがあってはならない。それどころか、高品質のゲート誘電体（すなわち、第１の膜４０４）を維持するために、第２の膜をエッチングする際に起こり得る第１の膜４０２へのさらなるエッチングの量を最小限にしてもよい。一例では、第２の膜４０４の厚みは、８０ｎｍ〜２００ｎｍであってもよく、たとえば窒化ケイ素（ＳｉＮ）、Ａｌ２Ｏ３、二酸化ケイ素（ＳｉＯ２）または他の好適な材料でできていてもよい。
ＡＬＤ技術を用いて、一度に一層、基板表面上に膜厚を堆積させてもよく、各層は総膜厚の一部である。一例では、自己制御式のＡＬＤプロセスに起因して、各堆積サイクルは１つの原子層ほどの厚みであってもよい。この例では、各サイクルで完全な被覆は決して得られないので、各堆積サイクルは一般に１つの原子層未満である。同一の一連のステップを何回も繰り返すことによって、所望の完全な膜厚の堆積が行なわれる。たとえば、１つのサイクルは、（１）化学吸着または化学物質投与ステップ、（２）化学物質投与パージ、（３）プラズマステップ、および（４）プラズマ後パージというシーケンスを含んでいてもよい。化学物質投与ステップは、基板表面上に化学物質の薄層を堆積させる。化学物質は、たとえば所望の膜材料の層を作成するために必要な前駆体であってもよい。次いで、パージステップを行なって、チャンバ内のいかなる残留化学物質も除去する。次に、基板表面上に所望の材料の薄層を作成するために、プラズマステップによってガスプラズマと化学物質前駆体とを基板表面上で反応させてもよく、または、プラズマステップは基板表面上で互いに反応する複数のガスプラズマを含んでいてもよい。最後に、別のパージステップを行なって、チャンバから残留プラズマガスを除去する。このステップサイクルは、所望の膜厚を得るために必要なだけ繰り返すことができる。この種のプロセスを行なうためのＡＬＤツールの一例は、Oxford ALD FlexAl Systemである。４つのステップに関連して例示的なＡＬＤサイクルを上で説明したが、さらなるステップ、より少ない数のステップまたは異なるステップを有する他のＡＬＤサイクルが考えられ得る。
図８に関連して以下でより詳細に説明するように、第１の膜と第２の膜との間に（すなわち、第１の膜４０２の後であるが第２の膜４０４の前に）第３の膜も堆積させてもよい。第３の膜は、第１および第２の膜が同一の材料であり得るかまたは類似のエッチング特性を有し得るようにエッチングストップ膜として用いられてもよい。
この例では、第１および第２の膜は、ＡＬＤツール内でウェハ上にin-situ、すなわち、２つの膜の堆積の合間にツールの外側の環境にウェハを露出させることなく、堆積される。ツールから取外すことなくこれらの膜を順に堆積させるので、膜またはＡｌＧａＮ表面の質を劣化させる恐れがある汚染からウェハが保護される。さらに、膜の堆積の合間にウェハを取外さないので、ツールの処理能力を上げることができる。特に、堆積の合間にウェハを取外さないことによって、ウェハ処理時間（たとえば、ロードロックを適切な真空レベルまで下げる、ツールからツールにウェハを移動させる、など）を減らすことができる。したがって、より速い速度でＡＬＤツールの堆積性能を利用できる。
ＡＬＤツールを用いることの考えられる他のメリットとしては、低温での処理、プラズマをウェハの表面から遠ざけること（すなわち、「遠隔プラズマ」）が挙げられ、これらは、ウェハ表面の完全性の維持、超高品質膜の作成および高アスペクト比の孔への堆積に役立ち得る。
ＡＬＤプロセス手法の一例では、約１．４Ａ／サイクルの成長速度で３００℃でＡＬＤチャンバ内でＡｌ２Ｏ３膜を堆積させてもよい。各堆積サイクルは、１５ｍＴで約２０ミリ秒の化学物質投与から始まる。一つの事例では、トリメチルアルミニウム（ＴＭＡ）が用いられる。次に、５０ｃｃの窒素（Ｎ２）および１００ｃｃのアルゴン（Ａｒ）で１．５秒間にわたってチャンバをパージして、チャンバから化学物質蒸気残留物を除去する。次に、４００Ｗのプラズマ出力で、２秒間の５０ｃｃ酸素（Ｏ２）プラズマ投与ステップを行なう。次に、５０ｃｃのＮ２および１００ｃｃのＡｒで１秒間にわたってチャンバを再びパージして、チャンバからガスプラズマ残留物を除去する。次いで、所望の膜厚を得るために必要なだけこのサイクルを繰り返してもよい。たとえば、合計１００回のサイクルにより、およそ１５０Ａの膜が生成されるであろう。
ＡＬＤプロセス手法の別の例では、約１．２Ａ／サイクルの成長速度で３００℃でＡＬＤチャンバ内でＨｆＯ２膜を堆積させてもよい。各堆積サイクルは、８０ｍＴで約１．１秒の化学物質投与から始まる。一つの事例では、テトラキス‐（エチルメチルアミノ）‐ハフニウム（ＴＥＭＡＨ）が、バブラを通る２００ｃｃのＡｒ流とともに用いられる。次に、１００ｃｃのＮ２および２５０ｃｃのＡｒで１３秒間にわたってチャンバをパージして、チャンバから化学物質蒸気残留物を除去する。次に、１５ｍＴで２５０Ｗのプラズマ出力で、４秒間の５０ｃｃＯ２投与プラズマ処理ステップを行なう。次いで、８０ｍＴで１００ｃｃのＮ２および２５０ｃｃのＡｒで２秒間にわたってチャンバを再びパージして、チャンバからガスプラズマ残留物を除去する。次いで、所望の膜厚を得るために必要なだけこのサイクルを繰り返してもよい。たとえば、合計１７回のサイクルにより、およそ２０Ａの膜が生成されるであろう。
ＡＬＤプロセス手法のさらに別の例では、約０．７Ａ／サイクルの成長速度で３００℃でＡＬＤチャンバ内でＡｌＮ膜を堆積させてもよい。各堆積サイクルは、１５ｍＴで約３０ミリ秒の化学物質投与から始まる。一つの事例では、ＴＭＡが用いられる。次に、１００ｃｃのＮ２および１００ｃｃのＡｒで２秒間にわたってチャンバをパージして、チャンバから化学物質蒸気残留物を除去する。次に、１０ｍＴで４００Ｗのプラズマ出力で、１５秒間の３０ｃｃＮ２プラズマ処理ステップを行なう。次いで、１５ｍＴで１００ｃｃのＮ２および１００ｃｃのＡｒで３秒間にわたってチャンバを再びパージして、チャンバからガスプラズマ残留物を除去する。次いで、所望の膜厚を得るために必要なだけこのサイクルを繰り返してもよい。たとえば、合計２９回のサイクルにより、およそ２０Ａの膜が生成されるであろう。
これらの手順は例であり、本発明の精神を損なわない他の変形例が開発されてもよい。たとえば、化学物質投与にトリ［ジメチルアミノ］シラン（３ＤＭＡＳ）またはビス［第三ブチルアミノ］シラン（ＢＴＢＡＳ）ガスを用い、プラズマガスとしてＮ２、Ｈ２またはＮＨ３を用いる、上記と類似のステップを用いたＳｉＮ手法が開発されてもよい。
図４は、第１の膜４０２および第２の膜４０４の堆積後のウェハ３００を示す。この実施形態では、第１の膜４０２は１５０ＡのＡｌ２Ｏ３であり、第２の膜４０４は１５００ＡのＳｉＮである。
ブロック２０６において、図５に示されるように、ソース電極５０２およびドレイン電極５０４を形成する。これらの電極は、ＡｌＧａＮ膜３０２およびＧａＮ膜３０４と電気的に接触する。ブロック２０６は、たとえば絶縁層の堆積、絶縁膜および／または他の膜に孔をエッチングするためのリソグラフィステップ、金属の堆積、ならびに金属をパターニングするための別のリソグラフィステップを含んでいてもよい。ソース電極およびドレイン電極のための金属積層体は、たとえばＴｉＡｌＭｏＡｕ、ＴｉＡｌＮｉＡｕまたはＴｉＡｌＰｔＡｕを含んでいてもよい。金属に加えて、他の導電性材料も用いられてもよい。
図５は、ＡｌＧａＮ膜３０２と物理的に接触しているソース電極５０２およびドレイン電極５０４を示す。他の例では、ソース電極５０２およびドレイン電極５０４は、ＧａＮ膜３０４とも物理的に接触していてもよい。
ブロック２０８において、たとえば高速熱アニール（rapid thermal anneal）（ＲＴＡ）ステップを行なって、ソース電極およびドレイン電極とＡｌＧａＮ膜またはＧａＮ膜との間のオーミック接触を確実に行なう。一例では、ＲＴＡプロセスの温度範囲は、特定の金属積層体、表面前処理、およびＧａＮ膜に達する凹型孔に電極が形成されるか否かによって、５００℃〜８５０℃であってもよい。温度変化割合は約１０〜１５℃／分であってもよく、ピーク温度での浸漬時間は約３０秒〜１分であってもよい。
ブロック２１０において、図６に示されるように、ゲート電極の位置を規定するように第２の膜４０４にパターンをエッチングする。このブロックのためにリソグラフィプロセスが用いられてもよい。たとえば、マスクを用いて第２の膜４０４上にフォトレジストパターンを作成し、次いで第１の膜４０２の材料のエッチング速度と比較してより速い速度で第２の膜４０４の材料を優先的にエッチングする選択性エッチングを用いて第２の膜４０４をエッチングすることで、パターンを規定してもよい。このパターンは、ゲート誘電体膜（すなわち、第１の膜４０２）の完全性を維持しながらＡｌＧａＮ膜と接触することなくゲート電極の位置を規定する小穴６０２を規定する。図８に関連して以下に記載するように、類似のエッチング特性を有する材料を第１の膜４０２および第２の膜４０４に用いることができるように、第１の膜４０２をエッチングしながら、第１の膜４０２と第２の膜４０４との間のさらなる膜をエッチングストップ膜として用いてもよい。
図６は、第２の膜４０４にパターンが規定された後のウェハ３００を示す。パターンは、ゲート電極の位置を規定する小穴６０２を含む。なお、第２の膜４０４と第１の膜４０２とのエッチング特性の違いのために、小穴６０２は第１の膜４０２のところで止まっている。言い換えれば、小穴６０２を形成するために用いられるエッチングは、第２の膜４０４よりも第１の膜４０２に対して選択的である。図６に示されるように、小穴６０２は、第１の膜４０２の堆積当初の上面にまで延びている。他の例では、小穴６０２は、第１の膜４０２の厚み未満のある距離の分だけ第１の膜４０２の内部へと続いていてもよい。
小穴６０２の傾斜した側壁は、ゲート電極の端縁におけるピーク電界をドレイン側に向かって減少させることができる。ゲート電極の特定の面に沿って電界密度を最小限にすることで、ゲート誘電体およびパシベーション層（すなわち、第１の膜４０２）へのホットキャリアの注入を防ぐことによって絶縁破壊電圧を上昇させることができ、電流崩壊を減少させることができる。しかしながら、図９に関連して以下に記載するように、小穴６０２を形成するために用いられるリソグラフィプロセスのステップを変更する（たとえば、フォトレジストおよび露光プロセスまたはエッチングプロセスを変更する）ことによって、他の形状のゲート電極も用いられてもよい。
ブロック２１２において、図７に示されるように、ブロック２０６において規定されたパターンにゲート電極７０２を形成する。任意に、ゲート材料に用いられるものと同一の導電性材料を用いて、第２の膜４０４上にゲートフィールドプレート７０４も形成されてもよい。ゲート電極７０２、および任意にゲートフィールドプレート７０４は、導体堆積ステップおよびリソグラフィパターニングステップを用いて形成されてもよい。一例では、ゲート電極７０２およびゲートフィールドプレート７０４は一緒に形成される。
図７は、図２のフローチャート２００に関連して上述した例示的なプロセスで製造された例示的なＨＦＥＴ７００を示す。特に、図７は、導電性膜、たとえばＡｌ、Ｎｉ、Ｔｉ、ＴｉＷ、ＴｉＮまたはドープされたポリシリコンをウェハ３００上に堆積およびパターニングした後のウェハ３００を示す。ここで、導電性膜は、ゲート電極７０２、およびゲート電極７０２に隣接して接続されるゲートフィールドプレート７０４（任意）を規定する。ゲートフィールドプレート７０４は、ＡｌＧａＮ／第１の膜の境界面における電荷トラップの影響を最小限にする、または抑制することによって電流崩壊を減少させることに役立ち得る。図７はゲートフィールドプレート７０４の１つの特定の構成を示しているが、ゲートフィールドプレートの他の構成も用いられてもよいということが理解されるべきである。
特定の順序でフローチャート２００（図２）の例示的なプロセスを説明したが、フローチャート２００の特定のブロックは異なる順序で行なうことができるということが理解されるべきである。たとえば、ブロック２０６におけるソース電極およびドレイン電極の形成の前にブロック２１０および２１２を行なってもよい。
図８は、代替的な例示的なプロセスで作製される代替的な例示的なＨＦＥＴ８００を示す。ＨＦＥＴ８００は、活性層を構成するＧａＮ膜８０２およびＡｌＧａＮ膜８０４を含む。ゲート電極８１６の両側にソース電極８１２およびドレイン電極８１４が形成される。ゲートフィールドプレート８１８が、ゲート電極８１６に隣接して電気的に接続される。第１の膜８０６および第２の膜８１０をin-situ堆積させる同一の処理ステップ中に第３の膜８０８をin-situ堆積させるようにブロック２０４を変更する以外は、代替的な例示的なプロセスは、図２のフローチャート２００に関連して上述したプロセスと類似している。第３の膜８０８は、ブロック２０４（図２）において上述したように、第２の膜６０４をエッチングする際にエッチングストップ層として用いられてもよい。したがって、第３の膜８０８の材料および厚みは、第２の膜８１０をエッチングするために用いられるエッチングが第３の膜８０８の材料よりも第２の膜８１０の材料に対して十分に選択的であるように選択されるべきである。一つの事例では、第３の膜の厚みは、約１．５ｎｍ〜３ｎｍであってもよく、ＡｌＮ、ＳｉＮ、Ａｌ２Ｏ３、ＳｉＯ２、ＨｆＯ２または他の好適な材料でできていてもよい。
図８に示されるように、ゲート電極８１６は第３の膜８０８の堆積当初の上面で終了しているか、または上面にまで延びている。しかしながら、実際には、ゲート電極８１６は、第３の膜８０８の厚み未満のある距離の分だけ第３の膜８０８の内部へと続いていてもよい。代替的に、第２の膜８１０をエッチングした後であるがゲート電極８１６を形成する導電性材料を堆積させる前に、第３の膜８０８の露出部を選択的にウェットエッチングまたはドライエッチングすることによって、ゲート電極８１６の底部から第３の膜８０８を全て除去することができる。この場合、ゲート電極８１６が第１の膜８０６と接触するであろう。
エッチングストップ層として第３の膜８０８を追加することによって、類似のエッチング特性を有する材料または同一の材料で第１および第２の膜を作ることができる。たとえば、この例示的なプロセスでは、第２の膜８１０をエッチングする際に第３の膜が第１の膜８０６を保護できるので、第１および第２の膜に同一の材料を用いてもよい。一つの事例では、第１の膜８０６は１５０ＡのＡｌ２Ｏ３であってもよく、第３の膜は２０ＡのＨｆＯ２であってもよく、第２の膜８１０は１５００ＡのＡｌ２Ｏ３であってもよい。別の事例では、第１の膜８０６は１５０ＡのＡｌ２Ｏ３であってもよく、第３の膜は２０ＡのＡｌＮであってもよく、第２の膜８１０は１５００ＡのＳｉＮであってもよい。他のプロセスは、異なる材料および厚みを用いてもよい。
図９は、別の例示的なプロセスで製造された別の例示的なＨＦＥＴ９００を示す。ＨＦＥＴ９００は、活性層を構成するＧａＮ膜９０２およびＡｌＧａＮ膜９０４を含む。ゲート電極９１４の両側にソース電極９１０およびドレイン電極９１２が形成される。ゲートフィールドプレート９１６が、ゲート電極９１４に隣接して電気的に接続される。第１の膜９０６がゲート誘電体膜を構成する。第２の膜９０８がゲートフィールドプレート膜を構成する。より垂直な側壁を有するゲート電極９１４を作成するために第２の膜９０８の面に対して実質的に垂直な側壁を有する小穴を作成するようにブロック２０６を変更する以外は、ＨＦＥＴ９００を製造するためのプロセスは、図２のフローチャート２００に関連して上述したプロセスと類似している。たとえば、エッチングプロセスまたはフォトプロセスは、側壁の勾配を調整するように変更されてもよい。
図１０は、さらに別の例示的なプロセスで製造されたさらに別の例示的なＨＦＥＴ１０００を示す。ＨＦＥＴ１０００は、活性層を構成するＧａＮ膜１００２およびＡｌＧａＮ膜１００４を含む。ゲート電極１０１４の両側にソース電極１０１０およびドレイン電極１０１２が形成される。第１の膜１００６がゲート誘電体膜を構成する。第２の膜１００８がゲートフィールドプレート膜を構成する。任意のゲートフィールドプレートを省略するようにブロック２０８を変更する以外は、ＨＦＥＴ１０００を製造するためのプロセスは、図２のフローチャート２００に関連して上述したプロセスと類似している。
特定のＨＦＥＴおよびプロセスに関連して、第３の膜、フィールドプレート、およびゲート電極の傾斜した側壁などの任意の特徴について説明したが、これらの特徴は組合わせることができ、任意の組合せで適合させることができるということが理解されるべきである。
要約書に記載されるものを含む、図示される本発明の例の上記説明は、網羅的であること、または開示される正確な形態への限定を意図されるものではない。発明の特定の実施形態および例が本明細書中で例示の目的のために記載されたが、本発明のより広い精神および範囲から逸脱することなく、さまざまな均等の変形例が可能である。実際に、厚み、材料、処理動作などの具体例は説明の目的のために与えられるものであり、かつ本発明の教示に従う他の実施形態、例およびプロセスでは他の厚み、材料、処理動作なども用いてもよいことが認められる。
上記の詳細な説明に照らして、発明の例にこれらの変形をなすことができる。以下の請求項で用いられる用語は、明細書および請求項に開示される特定の実施形態に発明を限定するものと解釈されてはならない。むしろ、その範囲全体は、確立された請求項解釈の原則に従って解釈されるべき以下の請求項によって定められるべきものである。したがって、本明細書および図は、制限的というよりはむしろ例示的なものとしてみなされるべきである。
１０６，３０２，８０４，９０４，１００４ ＡｌＧａＮ膜、１０８ ゲート誘電体層、１１０ フィールドプレート誘電体、１１８，７０２，８１６，９１４，１０１４ ゲート電極、３００ ウェハ、４０２，８０６，９０６，１００６ 第１の膜、４０４，８１０，９０８，１００８ 第２の膜。

Claims (26)

  1. 電界効果トランジスタ（field effect transistor）（ＦＥＴ）を作製するための方法であって、
    in-situ原子層堆積（atomic layer deposition）（ＡＬＤ）プロセスにおいて、上面に第１の半導体膜を有するウェハ上に第１の誘電体膜および第２の誘電体膜を堆積させるステップを備え、前記第１の誘電体膜は前記第１の半導体膜上に堆積され、前記第２の誘電体膜は前記第１の誘電体膜上に堆積され、前記方法はさらに、
    ゲート電極の位置を規定するように前記第２の誘電体膜に第１のパターンをエッチングするステップと、
    前記第１のパターン上に導体を堆積させるステップと、
    前記第１のパターンの一部と重なる第２のパターンを規定するように前記導体の一部をエッチングするステップとを備え、前記第２のパターンはゲート電極を規定する、方法。
  2. ソース電極およびドレイン電極を形成するステップをさらに備え、前記ソース電極および前記ドレイン電極は、前記第１の半導体膜に電気的に接続され、前記ソースおよびドレイン電極は、前記ゲート電極の両側にある、請求項１に記載の方法。
  3. 前記ウェハは、前記第１の半導体膜の下に第２の半導体膜を有する、請求項２に記載の方法。
  4. 前記第１の半導体膜はＡｌＧａＮであり、前記第２の半導体膜はＧａＮである、請求項３に記載の方法。
  5. 前記第１のパターンをエッチングするステップは、前記第１のパターンの一部の底部において前記第１の誘電体膜を露出させる、請求項４に記載の方法。
  6. 前記第１および第２の誘電体膜は、互いに異なるエッチング特性を有する、請求項４に記載の方法。
  7. 前記第１および第２の誘電体膜の間に第３の膜がin-situ堆積され、前記第３の膜は、前記第２の誘電体膜とは異なるエッチング特性を有する、請求項４に記載の方法。
  8. 前記第３の膜は、前記第２の誘電体膜に前記第１のパターンをエッチングするためのエッチングストップである、請求項７に記載の方法。
  9. 前記第１のパターンをエッチングするステップは、前記第１のパターンの底部部分に沿って前記第３の膜を露出させる、請求項７に記載の方法。
  10. 前記第１の誘電体膜の上面は、前記第１のパターン上に前記導体を堆積させるステップの前は、前記第１のパターンの前記底部部分に露出している、請求項９に記載の方法。
  11. 前記第１の誘電体膜はＡｌ２Ｏ３でできており、前記第３の膜はＨｆＯ２でできており、前記第２の膜はＡｌ２Ｏ３でできている、請求項７に記載の方法。
  12. 前記第１の誘電体膜はＡｌ２Ｏ３でできており、前記第３の膜はＡｌＮでできており、前記第２の膜はＳｉＮでできている、請求項７に記載の方法。
  13. 前記ウェハは、サファイア、シリコンまたは炭化ケイ素からなるハンドルウェハを含む、請求項４に記載の方法。
  14. 前記第２のパターンは、前記第２の膜の上にゲートフィールドプレートを含む、請求項４に記載の方法。
  15. 電界効果トランジスタ（ＦＥＴ）であって、
    基板の上面に第１の半導体膜と、
    前記第１の半導体膜の上に第１の誘電体膜および第２の誘電体膜の複合膜とを備え、前記複合膜は、前記第１の誘電体膜の層の上に前記第２の誘電体膜の層を有し、前記複合膜は、in-situ堆積させた原子層堆積（ＡＬＤ）膜であり、前記ＦＥＴはさらに、
    前記複合膜内に規定されたゲート電極を備え、前記ゲート電極は、前記第１の誘電体膜によって前記第１の半導体膜から絶縁され、前記ＦＥＴはさらに、
    前記ゲート電極のある側で前記第１の半導体膜に電気的に接続されたソース電極と、
    前記ゲート電極の、前記ソース電極とは反対の側で前記第１の半導体膜に電気的に接続されたドレイン電極とを備える、ＦＥＴ。
  16. 前記第１の半導体膜と前記基板との間に第２の半導体膜をさらに備える、請求項１５に記載のＦＥＴ。
  17. 前記第１の半導体膜はＡｌＧａＮであり、前記第２の半導体膜はＧａＮである、請求項１６に記載のＦＥＴ。
  18. 前記第１の誘電体膜および前記第２の誘電体膜は、互いに異なるエッチング特性を有する、請求項１７に記載のＦＥＴ。
  19. 前記第１の誘電体膜はＡｌ２Ｏ３でできており、前記第２の誘電体は窒化ケイ素でできている、請求項１８に記載のＦＥＴ。
  20. 前記ゲート電極は、前記第１の誘電体膜の上面と接触する、請求項１７に記載のＦＥＴ。
  21. 前記ゲート電極は、第３の膜の上面と接触する、請求項１７に記載のＦＥＴ。
  22. 前記複合膜は、前記第１の誘電体膜の前記層と前記第２の誘電体膜の前記層との間に第３の膜を含み、前記第３の膜および前記第２の誘電体膜は、互いに異なるエッチング特性を有する、請求項１６に記載のＦＥＴ。
  23. 前記第１の誘電体膜および前記第２の誘電体膜は、同一の材料でできている、請求項２２に記載のＦＥＴ。
  24. 前記第１の誘電体膜および前記第２の誘電体膜はＡｌ２Ｏ３でできており、前記第３の膜はＨｆＯ２でできている、請求項２２に記載のＦＥＴ。
  25. 前記第１の誘電体膜はＡｌ２Ｏ３でできており、前記第３の膜はＡｌＮでできており、前記第２の誘電体膜はＳｉＮでできている、請求項１７に記載のＦＥＴ。
  26. 前記ＦＥＴはヘテロ構造ＦＥＴである、請求項１６に記載のＦＥＴ。
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013247196A (ja) * 2012-05-24 2013-12-09 Rohm Co Ltd 窒化物半導体装置およびその製造方法
JP2019004084A (ja) * 2017-06-16 2019-01-10 株式会社東芝 半導体装置
JP2019071497A (ja) * 2019-02-13 2019-05-09 豊田合成株式会社 半導体装置およびその製造方法
JP2019532842A (ja) * 2017-01-31 2019-11-14 ヒューレット−パッカード デベロップメント カンパニー エル．ピー．Ｈｅｗｌｅｔｔ‐Ｐａｃｋａｒｄ Ｄｅｖｅｌｏｐｍｅｎｔ Ｃｏｍｐａｎｙ， Ｌ．Ｐ． 流体吐出デバイスの原子層堆積酸化物層

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10002957B2 (en) 2011-12-21 2018-06-19 Power Integrations, Inc. Shield wrap for a heterostructure field effect transistor
JP5957994B2 (ja) * 2012-03-16 2016-07-27 富士通株式会社 半導体装置の製造方法
US8946779B2 (en) * 2013-02-26 2015-02-03 Freescale Semiconductor, Inc. MISHFET and Schottky device integration
CN103779208B (zh) * 2014-01-02 2016-04-06 中国电子科技集团公司第五十五研究所 一种低噪声GaN HEMT器件的制备方法
CN105428314A (zh) * 2015-12-26 2016-03-23 中国电子科技集团公司第十三研究所 GaN基HEMT器件制备方法
CN106935641A (zh) * 2015-12-31 2017-07-07 北京大学 高电子迁移率晶体管和存储器芯片
CN107230610A (zh) * 2016-03-25 2017-10-03 北京大学 氮化镓高电子迁移率晶体管的制作方法
CN107230700A (zh) * 2016-03-25 2017-10-03 北京大学 氮化镓晶体管和氮化镓晶体管的制造方法
US9722063B1 (en) * 2016-04-11 2017-08-01 Power Integrations, Inc. Protective insulator for HFET devices
CN106409663A (zh) * 2016-06-20 2017-02-15 中国工程物理研究院电子工程研究所 一种制备高阻断电压碳化硅功率器件的方法
CN106206930B (zh) * 2016-07-15 2018-12-25 中国电子科技集团公司第十三研究所 压力传感器及其制备方法
CN105977147B (zh) * 2016-07-29 2020-03-31 中国电子科技集团公司第十三研究所 一种用于纳米栅制备的无损伤自终止刻蚀方法
US11508821B2 (en) 2017-05-12 2022-11-22 Analog Devices, Inc. Gallium nitride device for high frequency and high power applications
CN112368843A (zh) 2018-07-06 2021-02-12 美国亚德诺半导体公司 具有后场板的复合器件
CN112038227A (zh) * 2020-08-12 2020-12-04 深圳市汇芯通信技术有限公司 栅极无损伤制备方法及基于该制备方法的hemt

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4718725B2 (ja) * 2001-07-03 2011-07-06 Ｎｅｃ液晶テクノロジー株式会社 液晶表示装置の製造方法
WO2006080109A1 (ja) * 2005-01-25 2006-08-03 Fujitsu Limited Ｍｉｓ構造を有する半導体装置及びその製造方法
US8431962B2 (en) * 2007-12-07 2013-04-30 Northrop Grumman Systems Corporation Composite passivation process for nitride FET
US7884394B2 (en) * 2009-02-09 2011-02-08 Transphorm Inc. III-nitride devices and circuits
JP5634681B2 (ja) * 2009-03-26 2014-12-03 住友電工デバイス・イノベーション株式会社 半導体素子
US8390000B2 (en) * 2009-08-28 2013-03-05 Transphorm Inc. Semiconductor devices with field plates

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013247196A (ja) * 2012-05-24 2013-12-09 Rohm Co Ltd 窒化物半導体装置およびその製造方法
JP2019532842A (ja) * 2017-01-31 2019-11-14 ヒューレット−パッカード デベロップメント カンパニー エル．ピー．Ｈｅｗｌｅｔｔ‐Ｐａｃｋａｒｄ Ｄｅｖｅｌｏｐｍｅｎｔ Ｃｏｍｐａｎｙ， Ｌ．Ｐ． 流体吐出デバイスの原子層堆積酸化物層
JP2022010071A (ja) * 2017-01-31 2022-01-14 ヒューレット－パッカード デベロップメント カンパニー エル．ピー． 流体吐出デバイスの原子層堆積酸化物層
JP2019004084A (ja) * 2017-06-16 2019-01-10 株式会社東芝 半導体装置
JP2019071497A (ja) * 2019-02-13 2019-05-09 豊田合成株式会社 半導体装置およびその製造方法

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