KR20110098572A - 질화물 반도체 소자 및 질화물 반도체 소자의 제조 방법 - Google Patents
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Abstract
본 발명은 질화물 반도체 소자 및 질화물 반도체 소자 제조 방법에 관한 것으로, 이러한 본 발명은, 베이스 기판을 마련하는 과정과, 상기 베이스 기판 상에 에피층을 형성하는 과정과, 상기 에피층 상에 정렬층을 형성하는 과정과, 소스, 드레인 및 게이트 전극이 형성될 영역이 구분되도록 상기 에피층의 일부를 제거하는 과정과, 상기 구분된 영역에 상기 소스, 드레인 전극과 상기 게이트 전극을 형성하는 과정과, 상기 정렬층 및 상기 소스, 드레인 및 게이트 전극을 덮도록 보호층을 형성하는 과정과, 상기 소스, 드레인 게이트 전극과 연결되는 금속 배선을 형성하는 과정을 포함하는 질화물 반도체 소자 제조 방법 및 이 제조 방법에 따라 제조한 질화물 반도체 소자를 제공한다.
Description
본 발명은 질화물 반도체 소자 및 질화물 반도체 소자 제조 방법에 관한 것으로, 보다 상세하게는 질화물 반도체 소자의 전극 형성의 단차 및 정렬을 용이하게 할 수 있는 질화물 반도체 소자 및 질화물 반도체 소자의 제조 방법에 관한 것이다.
최근 와이드 밴드-갭 물질인 질화갈륨(GaN), 탄화규소(SiC) 등이 전력용 전기시스템에서 각광받고 있다. 특히, 질화물 반도체 소자의 주재료인 질화갈륨은 높은 임계전압, 높은 전자 이동도, 높은 전자 포화 속도 등 여타의 반도체 물질에 비해 우수한 물질적 특성을 가지고 있어 고주파, 고전력 및 고온 분야의 반도체 소자로 널리 이용되고 있다.
일반적으로 종래 기술에 따른 질화물 반도체 소자는 소스, 드레인, 및 게이트 전극이 형성된다. 제조 과정에서 소스 전극 및 드레인 전극을 형성한 후 게이트 전극을 형성하는데, 이러한 형성 단계와 위치의 차이로 인하여 소스 및 드레인 전극과 게이트 전극 간의 정렬(align)로 인한 오차가 발생하기 쉽다.
이와 같은 문제점은 스테퍼(stepper)나 전자 빔 리소그라피(e-beam lithography)를 사용할 경우 일부 해결할 수 있으나, 질화물 반도체 소자의 경우 오믹 콘택(ohmic contact) 형성 시 표면이 변하는 성질을 갖기 때문에, 정확한 정렬(align)을 위해서는 별도의 정렬용 키 제조 공정이 필요하여 공정수가 증가하고 오차가 증가하는 문제점을 그대로 안고 있다.
따라서 상술한 바와 같은 종래의 문제를 감안한 본 발명의 목적은 질화물 반도체 소자 제조시, 소스, 드레인 및 게이트 전극 간의 정렬 오차 없이 제조된 질화물 반도체 소자 및 질화물 반도체 소자의 제조 방법을 제공함에 있다.
상술한 바와 같은 목적을 달성하기 위한 본 발명의 바람직한 실시 예에 따른 질화물 반도체 소자는, 베이스 기판; 상기 베이스 기판 상면에 형성되는 에피층; 상기 에피층 상에 형성되며, 소스, 드레인 및 게이트 전극이 형성될 영역이 구분되도록 식각된 정렬층; 및 상기 정렬층의 구분된 영역에 형성되는 상기 소스, 드레인 및 게이트 전극을 포함한다.
또한, 상기 정렬층 및 상기 소스, 드레인 및 게이트 전극을 덮도록 형성된 보호층; 및 상기 소스, 드레인 게이트 전극과 연결되는 금속 배선을 더 포함한다.
상기 정렬층은 Si3N4, GaN, AlN, InN, Al203, SiNx, 및 SiOx 중 선택된 어느 하나를 이용하여 형성하는 것을 특징으로 한다. 상기 정렬층은 1 nm 이상 1000 nm 이하의 두께로 형성되는 것을 특징으로 한다.
상기 에피층은 버퍼층, 2DEG층 및 장벽층이 순차로 적층된 구조임을 특징으로 한다.
상기 소스, 및 드레인 전극은 오믹접합 특성을 가지며 정렬층을 감싸는 형태를 가지는 것을 특징으로 한다.
상기 게이트 전극은 쇼트키접합 특성을 가지며 정렬층을 감싸는 형태를 가지는 것을 특징으로 한다.
상술한 바와 같은 목적을 달성하기 위한 본 발명의 바람직한 실시 예에 따른 질화물 반도체 소자 제조 방법은, 베이스 기판을 마련하는 과정과, 상기 베이스 기판 상에 에피층을 형성하는 과정과, 상기 에피층 상에 정렬층을 형성하는 과정과, 소스, 드레인 및 게이트 전극이 형성될 영역이 구분되도록 상기 정렬층의 일부를 제거하는 과정과, 상기 정렬층의 구분된 영역에 상기 소스, 드레인 전극과 상기 게이트 전극을 형성하는 과정을 포함한다. 또한, 상기 정렬층 및 상기 소스, 드레인 및 게이트 전극을 덮도록 보호층을 형성하는 과정과, 상기 소스, 드레인 게이트 전극과 연결되는 금속 배선을 형성하는 과정을 더 포함한다.
상기 정렬층은 Si3N4, GaN, AlN, InN, Al203, SiNx, 및 SiOx 중 선택된 어느 하나를 이용하여 형성하는 것을 특징으로 한다. 상기 정렬층은 1 nm 이상 1000 nm 이하의 두께로 형성되는 것을 특징으로 한다.
상기 에피층은 버퍼층, 2DEG층 및 장벽층이 순차로 적층된 구조임을 특징으로 하는 질화물 반도체 소자 제조 방법.
상기 소스 및 드레인 전극은 오믹접합 특성을 가지며 정렬층을 감싸는 형태를 가지는 것을 특징으로 한다.
상기 게이트 전극은 쇼트키접합 특성을 가지며 정렬층을 감싸는 형태를 가지는 것을 특징으로 한다.
상기 정렬층의 구분된 영역에 상기 소스, 드레인 전극과 상기 게이트 전극을 형성하는 과정은, 상기 소스 및 드레인 전극을 형성하는 과정, 상기 정렬층 및 상기 에피층을 식각하여 활성 영역을 구분하는 과정, 및 상기 게이트 전극을 형성하는 과정을 포함하는 것을 특징으로 한다.
상술한 바와 같은 본 발명의 실시 예에 따른 질화물 반도체 및 질화물 반도체 소자 제조 방법에 따르면, 정렬층의 일부를 식각하여, 소스 및 드레인 전극이 형성될 영역과 게이트 전극이 형성될 영역이 동시에 형성되기 때문에 정렬에 따른 오차가 발생하지 않으며, 정렬층을 이용하여 평탄한 구조에서 전극 형성을 위한 노광 작업이 이루어지기 때문에 단차로 인한 공정 오차가 줄어든다. 이와 같이, 본 발명은 미세 패터닝으로 인한 공정오차 및 공정시간을 줄이는 이점이 있다.
도 1은 본 발명의 실시 예에 따른 질화물 반도체 소자를 설명하기 위한 도면.
도 2는 본 발명의 실시 예에 따른 질화물 반도체 소자의 정렬층을 설명하기 위한 도면.
도 3은 본 발명의 실시 예에 따른 질화물 반도체 소자 제조 방법을 설명하기 위한 흐름도.
도 4 내지 도 10은 본 발명의 실시 예에 따른 질화물 반도체 소자 제조 방법을 설명하기 위한 도면.
도 2는 본 발명의 실시 예에 따른 질화물 반도체 소자의 정렬층을 설명하기 위한 도면.
도 3은 본 발명의 실시 예에 따른 질화물 반도체 소자 제조 방법을 설명하기 위한 흐름도.
도 4 내지 도 10은 본 발명의 실시 예에 따른 질화물 반도체 소자 제조 방법을 설명하기 위한 도면.
이하, 첨부된 도면을 참조하며 본 발명의 바람직한 실시 예들을 상세히 설명한다. 이 때, 첨부된 도면에서 동일한 구성 요소는 가능한 동일한 부호로 나타내고 있음에 유의해야 한다. 또한, 본 발명의 요지를 흐리게 할 수 있는 공지 기능 및 구성에 대한 상세한 설명은 생략될 것이다.
도 1은 본 발명의 실시 예에 따른 질화물 반도체 소자를 설명하기 위한 도면이며, 도 2는 본 발명의 실시 예에 따른 질화물 반도체 소자의 정렬층을 설명하기 위한 도면이다.
도 1을 참조하면, 본 발명의 실시 예에 따른 질화물 반도체 소자는 베이스 기판(100)과, 베이스 기판(100) 상에 형성된 에피층(200)과, 에피층(200) 상에 형성되며 각 전극들이 형성될 영역이 구분되도록 일부가 제거된 정렬층(300)과, 정렬층(300)의 각 전극들이 형성될 영역에 형성되는 소스, 드레인 및 게이트 전극(410, 420, 430)과, 상기 정렬층(140) 및 소스, 드레인 및 게이트 전극(410, 420, 430)을 덮도록 정렬층 상에 형성되는 보호층(passivation layer)(500)과 상기 전극들과 전기적으로 연결되도록 형성되는 금속 배선(600)을 포함한다.
베이스 기판(100)은 실리콘(Si), 사파이어(Al2O3), 실리콘 카바이드(SiC) 등의 기판을 이용할 수 있다.
에피층(200)은 버퍼층(210), 2차원 전자가스(2DEG: 2 Dimensional Electron Gas)층(이하, "2DEG층"으로 축약함)(220) 및 장벽층(230)의 적층 구조이다. 버퍼층(210)은 질화갈륨(GaN)으로 형성되는 것이 바람직하며, 그 두께는 0.5 내지 15㎛ 범위 내에서 조절할 수 있다. 버퍼층(210)의 형성은 에피택셜 성장 방법으로 성장되며, 예를 들어, 800 내지 1200℃의 온도에서 트리메틸갈륨(TMG: Trimethylgalluim)과 암모니아를 각각 Ga과 N의 소스로, 수소를 캐리어 가스로 이용하여 질화갈륨(GaN)층인 버퍼층(210)이 성장된다. 버퍼층(210) 상부에 장벽층(230)이 형성되며, 2DEG층(220)은 장벽층(230)의 형성에 의해, 장벽층(230) 하부의 버퍼층(210)에 형성된다. 즉, 상이한 밴드갭 에너지를 갖는 두 반도체 물질의 헤테로접합(heterojunction)에서 2DEG층(220)이 형성된다. 이러한 이유로, 장벽층(230)은 버퍼층(210)보다 큰 밴드 갭(band gap)을 가진 물질로서 AlGaN이 바람직하다. AlGaN은 GaN보다 큰 밴드 갭을 가지므로, 에너지 밴드 갭에 있어서 상하층(210, 230)의 불연속성으로 인하여 보다 큰 밴드 갭으로부터 보다 작은 밴드 갭 재료로의 전하의 전달이 이루어진다. 장벽층(230)은 에피택셜 성장 방법 의해 형성될 수 있다. 예를 들어, 900℃ 이상의 온도에서 TMG(Trimethylgallium)와 TMA(Trimethylalluminium), 암모니아를 각각 Ga, Al 및 N의 소스로 하는 MOCVD에 의하여 이루어질 수 있으나 이에 한정되는 것은 아니다.
정렬층(300)은 1 nm 이상 1000 nm 이하의 두께로 형성되고 일례로 100nm의 두께로 형성될 수 있다. 여기서, 정렬층(300)은 Si3N4, GaN, AlN, InN, Al203, SiNx(x>1), 및 SiOx(x>1) 중 선택된 어느 하나를 이용하여 증착할 수 있다.
도 2를 참조하면, 정렬층(300)은 식각에 의해 그 일부가 제거되며, 이에 따라, 소스, 게이트, 드레인 전극(410, 420, 430)이 형성될 영역(A)이 미리 확보되고, 이러한 영역에 소스, 드레인 및 게이트 전극(410, 420, 430)이 형성된다.
정렬층(300)의 일부를 제거하여 전극들(410, 420, 430)이 형성될 영역(A)을 미리 확보하는 경우, 전극들(410, 420, 430)간의 단차를 줄일 수 있다. 즉, 전극들(410, 420, 430)의 형성시 정렬층(300)에 의해 평탄한 구조에서 노광 공정이 이루어지므로, 단차로 인한 공정 오차가 줄어든다.
또한, 정렬층(300)에 소스, 드레인 및 게이트 전극(410, 420, 430)이 형성될 영역(A)을 동시에 확보함으로써, 전극들(410, 420, 430)을 형성할 시, 소스 및 드레인 전극(410, 420)과 게이트 전극(430) 간의 정렬(align) 오차도 발생하지 않는다.
일반적으로, 게이트 전극(430)을 형성하는 경우, 게이트 전극(430)의 저항 감소를 위하여 게이트 전극(430)을 T형이나 감마형으로 패터닝한다. 이러한 패턴닝을 위해서는 적어도 2번의 노광 공정이 필요하다. 반면, 본 발명의 실시 예에 따르면, 게이트 전극(430)이 형성될 영역(A)이 미리 확보되므로, 미세 패터닝으로 인한 공정 오차 및 공정 시간을 단축할 수 있는 이점이 있다.
소스 및 드레인 전극(410, 420)은 Ti/Al/Ni/Au의 적층 구조로 형성되며, Ti/Al/Ni/Au는 각각 20nm/90nm/20nm/100nm의 두께로 형성됨이 바람직하다. 이러한 소스 및 드레인 전극(410, 420)은 오믹 접합(ohmic) 특성을 가진다.
게이트 전극(430)은 쇼트키 접합(schottky contact) 특성을 가지도록 형성된다. 또한, 게이트 전극(430)은 Ni/Au의 적층 구조이며, Ni/Au는 각각 20nm/400nm의 두께로 형성됨이 바람직하다.
보호층(500)은 SiNx 또는 SiOx을 이용하여 형성된다. 여기서, x는 1 이상의 수이다. 또한, 보호층(500)은 전극들(410, 420, 430)이 형성된 정렬층(300)을 덮어 표면의 트랩을 줄여주는 역할을 수행한다.
한편, 버퍼층(210) 및 장벽층(230)과 같이, GaN과 AlGaN이 적층된 헤테로 구조 위에 제작되는 반도체 소자의 경우, 표면 트랩(surface trap)으로 인해 소자의 전기적 특성이 열화 되는 문제점이 있다. 즉, 전계에 의하여 헤테로 구조의 표면 트랩에 전자가 주입(injection)되면 2DEG 채널 공핍(depletion), 순방향 전류 감소, 표면 누설 전류 증가 및 트래핑 효과(trapping effect) 등이 발생되며, 결국 GaN 소자의 표면 트랩은 소자의 전기적 특성에 악영향을 미친다. 따라서 장벽층(230) 및 소스, 드레인 및 게이트 전극(410, 420, 430)을 모두 덮도록 기판 전면을 실리콘을 포함한 절연막을 이용하여 패시베이션한다. 본 발명의 실시 예에서는 보호층(500)과 함께 정렬층(300)이 패시베이션에 사용된다.
금속 배선(600)은 Ni/Au의 적층 구조로 형성함이 바람직하며, Ni/Au는 각각 20nm/400nm의 두께로 형성됨이 바람직하다.
다음으로, 본 발명의 실시 예에 따른 질화물 반도체 소자 제조 방법을 설명하기로 한다. 도 3은 본 발명의 실시 예에 따른 질화물 반도체 소자 제조 방법을 설명하기 위한 흐름도이며, 도 4 내지 도 10은 본 발명의 실시 예에 따른 질화물 반도체 소자 제조 방법을 설명하기 위한 도면이다.
도 3을 참조하면, S401 단계에서 베이스 기판(100)을 마련한다. 베이스 기판(100)은 실리콘(Si), 사파이어(Al2O3), 실리콘 카바이드(SiC) 등의 기판을 이용할 수 있다. 그런 다음, S403 단계에서 베이스 기판(100) 상부에 버퍼층(210)을 형성한다. 버퍼층(210)은 질화갈륨(GaN)으로 형성되는 것이 바람직하며, 그 두께는 0.5 내지 15㎛ 범위 내에서 조절할 수 있다. 버퍼층(210)의 형성은 에피택셜 성장 방법이 가능하다. 예를 들어, 800 내지 1200℃의 온도에서 트리메틸갈륨(TMG: Trimethylgalluim)과 암모니아를 각각 Ga과 N의 소스로, 수소를 캐리어 가스로 이용하여 질화갈륨의 버퍼층(210)을 성장시킬 수 있다.
이어서, S405 단계에서 버퍼층(210) 상부에 장벽층(230)을 형성하여 2DEG층(220)을 생성시킨다. 이로써, 버퍼층(210), 2DEG층(220) 및 장벽층(230)으로 이루어진 에피층(200)을 형성한다.
상이한 밴드갭 에너지를 갖는 두 반도체 물질의 헤테로 접합(hetero junction)에서 2DEG층(220)이 형성되기 때문에 밴드갭이 더 작은 물질이 더 높은 전자 친화도를 갖는 경우 수많은 상황에서 작동상의 장점을 제공할 수 있다. 즉, 2DEG층(220)은 의도하지 않았으되 도핑된 더 작은 밴드갭 물질 내의 축적층이다. 더 넓은 밴드갭 반도체에서 나온 전자는, 이온화된 불순물의 산란(scattering)이 감소되기 때문에 높은 전자 이동도를 보이며 2DEG층(220)으로 이동한다. 상술한 이유로, 장벽층(230)은 버퍼층(210)보다 큰 밴드 갭(band gap)을 가진 물질로서 AlGaN을 이용하여 형성함이 바람직하다. AlGaN은 GaN보다 큰 밴드 갭을 가지므로, 에너지 밴드 갭에 있어서 상하층(210, 230)의 불연속성으로 인하여 보다 넓은 밴드 갭으로부터 보다 작은 밴드 갭 재료로의 전하의 전달이 이루어진다. 이에 따라, 전하는 이들 층(210, 230) 사이의 계면에 축적되어 소스와 드레인 사이에서 전류가 흐를 수 있도록 하는 2DEG층(220)을 생성시킨다. 이러한 장벽층(230)은 에피택셜 성장 방법에 의할 수 있다. 예를 들어, 900℃ 이상의 온도에서 TMG(Trimethylgallium)와 TMA(Trimethylalluminium), 암모니아를 각각 Ga, Al 및 N의 소스로 하는 MOCVD에 의하여 이루어질 수 있으나 이에 한정되는 것은 아니다.
이어서, S407 단계에서 정렬층(300)을 형성한다. 정렬층(300)은 1 nm 이상 1000 nm 이하의 두께로 형성되는 것이 가능하며 일례로 100 nm 로 사용하는 것이 바람직하다. 여기서, 정렬층(300)은 Si3N4, GaN, AlN, InN, Al203, SiNx, 및 SiOx 중 선택된 어느 하나를 이용하여 증착할 수 있다. 상술한 바와 같이, 베이스 기판(100) 상에 버퍼층(210), 2DEG층(220), 장벽층(230) 및 정렬층(300)이 순차로 적층된 구조를 도 4에 도시하였다.
이어서, S409 단계에서, 정렬층(300)의 일부를 제거하여 소스, 게이트, 드레인 전극(410, 430, 420)이 형성될 영역을 마련한다. 도 5는 정렬층(300)에서 소스, 게이트, 드레인 전극(410, 430, 420)이 형성될 영역이 제거된 모습을 보인다. 도 5에서 도면 부호 A는 소스, 게이트, 드레인 전극((410, 430, 420)이 형성될 영역을 나타낸다.
소스, 게이트, 드레인 전극(410, 430, 420)이 형성될 영역(A)은 다음과 같은 방법에 의해 형성 될 수 있다. 예컨대, 정렬층(300) 상에 감광막을 도포하고, 감광막을 현상하여 정렬층(300)의 소스, 게이트, 드레인 전극(410, 430, 420)이 형성될 영역을 노출시킨 후, 노출된 영역을 식각한다. 그런 다음, 감광막을 제거한다. 이때, 사용하는 식각공정은 6:1 BOE 5 min, 또는 CF4 플라즈마를 이용한 건식각을 사용할 수 있으며, 그 식각 두께는 정렬층(300)의 두께만큼으로 정함이 바람직하다.
다음으로, S411 단계에서 앞서(S409 단계) 마련된 영역(A) 중 소스 및 드레인 전극이 형성될 영역에 소스 및 드레인 전극(410, 420)을 형성한다. 도 6은 소스 및 드레인 전극(410, 420)이 형성된 모습을 보인다.
소스 및 드레인 전극(410, 420)은 Ti,Al,Ni,Au 중 적어도 하나를 포함하는 금속을 증착하여 제작이 가능하며, 일례로서 Ti/Al/Ni/Au의 적층 구조로는 각각 20nm/90nm/20nm/100nm의 두께로 증착됨이 바람직하다. 이러한 소스 및 드레인 전극(410, 420)은 정렬층(300)을 감싸는 형태를 가지며, 오믹 접합(ohmic) 특성을 가져야 한다. 이러한 전극(410, 420)을 증착한 후 , 오믹 접합(ohmic contact)의 형성을 위해 열처리를 수행한다. 이러한 열처리는 500℃ 이상 1000 ℃이하의 온도에서 짧은 시간동안 열을 가해야 하며 일례로 900 ℃의 온도에서 30 sec 동안 수행함이 바람직하다. 이에 따라, 소스 및 드레인 전극(410, 420)은 오믹 전극으로 작동한다.
이어서, S413 단계에서 도 7에 도시한 바와 같이, 정렬층(300), 장벽층(230), 2DEG층(220) 및 버퍼층(210)을 식각하여 버퍼층(210)의 일부가 노출되며, 2DEG층(220)의 양측면이 완전히 노출되는 메사(Mesa) 형태를 형성한다. 이러한 식각에 의해 활성 영역과 비활성 영역이 구분된다. 식각 방법으로는 습식 식각 및 건식 식각이 모두 가능하다. 한편, 활성 영역의 구분은 이온주입에 의해 소자분리막을 형성함으로써 이루어질 수도 있다.
다음으로, S415 단계에서 앞서(S409 단계) 마련된 영역(A) 중 게이트 전극이 형성될 영역에 게이트 전극(430)을 형성한다. 도 8은 게이트 전극(430)이 형성된 모습을 보인다. 게이트 전극(430)은 정렬층(300)을 감싸는 형태를 가지며, 쇼트키 접합(schottky contact) 특성을 가지도록 형성해야 한다. 게이트 전극(430)은 Ti, Ni, Pt, Au 중 적어도 하나 이상의 금속을 적층하여 형성될 수 있으며 일례로 Ni/Au의 적층 구조로 형성될 수 있다. 본 발명에서는 Ni/Au 를 각각 20nm/400nm의 두께로 증착함으로 게이트 전극을 형성했으며 쇼트키 접합을 위해 별도의 열처리를 거치지 않는 것이 바람직하다.
상술한 바와 같이, 정렬층(300)의 일부를 제거하여 전극들(410, 420, 430)이 형성될 영역(A)을 미리 확보하는 경우, 전극들(410, 420, 430)간의 단차를 줄일 수 있다. 즉, 전극들(410, 420, 430)의 형성 시 정렬층(300)에 의해 평탄한 구조에서 노광 공정이 이루어지므로, 단차로 인한 공정 오차가 줄어든다. 또한, 정렬층(300)에 소스, 드레인 및 게이트 전극(410, 420, 430)이 형성될 영역(A)을 동시에 확보함으로써, 전극들(410, 420, 430)을 형성할 시, 소스 및 드레인 전극(410, 420)과 게이트 전극(430) 간의 정렬(align) 오차도 발생하지 않는다. 일반적으로, 게이트 전극(430)의 저항 감소를 위하여 게이트 전극(430)을 T형이나 감마형으로 패터닝한다. 이러한 패턴닝을 위해서는 적어도 2번의 노광 공정이 필요하다. 반면, 본 발명의 실시 예에 따르면, 게이트 전극(430)이 형성될 영역(A)이 미리 확보되므로, 미세 패터닝으로 인한 공정 오차 및 공정 시간을 단축할 수 있는 이점이 있다.
그런 다음, S417 단계에서 상술한 바와 같이 형성된 기판 결과물 상에 모든 영역을 덮도록 보호층(500)을 형성한다. 도 9는 보호층(500)이 기판 전체 영역에 증착된 모습을 보인다. 도시된 바와 같이, 정렬층(300), 소스, 드레인 및 게이트 전극(410, 420, 430)이 덮어지도록 보호층(500)이 형성된다. 이때, 보호층(400)은 SiNx 또는 SiOx을 이용하여 형성함이 바람직하다. 버퍼층(210) 및 장벽층(230)과 같은 헤테로 구조 위에 제작되는 반도체 소자의 경우, 표면 트랩(surface trap)으로 인해 소자의 전기적 특성이 열화 된다. 즉, 전계에 의하여 헤테로 구조의 표면 트랩에 전자가 주입(injection)되면 2DEG 채널 공핍(depletion), 순방향 전류 감소, 표면 누설 전류 증가 및 트래핑 효과(trapping effect) 등이 발생된다. 결국, GaN 소자의 표면 트랩은 소자의 전기적 특성에 악영향을 미친다. 따라서 장벽층(230) 및 소스, 드레인 및 게이트 전극(410, 420, 430)을 모두 덮도록 기판 전면을 실리콘막을 이용하여 패시베이션한다. 본 발명의 실시 예에서는 보호층(500)과 함께 정렬층(300)이 패시베이션에 사용된다.
이어서 S419 단계에서 각각의 소스, 드레인, 및 게이트 전극(410, 420, 430)을 연결하는 금속 배선(600)을 형성한다. 이때, 소스, 드레인, 및 게이트 전극(410, 420, 430)의 상면 일부가 각각 노출되도록 보호층(500)을 식각한다. 그런 다음, 금속을 매립한 후 이를 패터닝함으로써, 각각의 소스, 드레인 및 게이트 전극(410, 420, 430)과 전기적으로 연결되는 금속 배선(600)을 형성한다. 이와 같이 형성된 금속 배선(600)을 도 10에 도시하였다. 여기서, 금속 배선(600)은 Ti, Ni, Au 중 적어도 하나를 사용하며, 일례로 Ni/Au 또는 Ti/Au의 적층 구조로 형성함이 바람직하며, 본 발명에서는 20nm/400nm의 두께로 증착되었다. 이후, 도금 공정을 통해 필요한 배선을 더 형성할 수도 있으며 본 발명에서는 5 um 두께의 Au 도금 공정을 통해 금속 배선을 최종적으로 완성했다.
한편, 본 명세서와 도면에 개시 된 본 발명의 실시 예들은 본 발명의 기술 내용을 쉽게 설명하고 본 발명의 이해를 돕기 위해 특정 예를 제시한 것일 뿐이며, 본 발명의 범위를 한정하고자 하는 것은 아니다. 여기에 개시된 실시 예들 이외에도 본 발명의 기술적 사상에 바탕을 둔 다른 변형 예들이 실시 가능하다는 것은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 자명한 것이다.
Claims (15)
- 베이스 기판;
상기 베이스 기판 상면에 형성되는 에피층;
상기 에피층 상에 형성되며, 소스, 드레인 및 게이트 전극이 형성될 영역이 구분되도록 식각된 정렬층 및
상기 정렬층의 구분된 영역에 형성되는 상기 소스, 드레인 및 게이트 전극을 포함하는 것을 특징으로 하는 질화물 반도체 소자. - 제1항에 있어서,
상기 정렬층은 Si3N4, GaN, AlN, InN, Al203, SiNx, 및 SiOx 중 선택된 어느 하나를 이용하여 형성하는 것을 특징으로 하는 질화물 반도체 소자. - 제1항에 있어서,
상기 정렬층은 1nm 이상 1000nm 이하의 두께로 형성되는 것을 특징으로 하는 질화물 반도체 소자. - 제1항에 있어서,
상기 정렬층 및 상기 소스, 드레인 및 게이트 전극을 덮도록 형성된 보호층; 및
상기 소스, 드레인 및 게이트 전극과 연결되는 금속 배선을 더 포함하는 것을 특징으로 하는 질화물 반도체 소자. - 제1항에 있어서,
상기 에피층은 버퍼층, 2DEG층 및 장벽층이 순차로 적층된 구조임을 특징으로 하는 질화물 반도체 소자. - 제1항에 있어서,
상기 소스, 및 드레인 전극은 오믹접합 특성을 가지며 상기 정렬층을 감싸는 형태를 가지는 것을 특징으로 하는 질화물 반도체 소자. - 제1항에 있어서,
상기 게이트 전극은 쇼트키 접합 특성을 가지며 상기 정렬층을 감싸는 형태를 가지는 것을 특징으로 하는 질화물 반도체 소자. - 베이스 기판을 마련하는 과정과,
상기 베이스 기판 상에 에피층을 형성하는 과정과,
상기 에피층 상에 정렬층을 형성하는 과정과,
소스, 드레인 및 게이트 전극이 형성될 영역이 구분되도록 상기 정렬층의 일부를 제거하는 과정과,
상기 정렬층의 구분된 영역에 상기 소스, 드레인 전극과 상기 게이트 전극을 형성하는 과정을 포함하는 것을 특징으로 하는 질화물 반도체 소자 제조 방법. - 제8항에 있어서, 상기 정렬층은
Si3N4, GaN, AlN, InN, Al203, SiNx, 및 SiOx 중 선택된 어느 하나를 이용하여 형성하는 것을 특징으로 하는 질화물 반도체 소자 제조 방법. - 제8항에 있어서, 상기 정렬층은
1nm 이상 1000nm 이하의 두께로 형성되는 것을 특징으로 하는 질화물 반도체 소자 제조 방법. - 제8항에 있어서,
상기 정렬층 및 상기 소스, 드레인 및 게이트 전극을 덮도록 보호층을 형성하는 과정과,
상기 소스, 드레인 게이트 전극과 연결되는 금속 배선을 형성하는 과정을 더 포함하는 것을 특징으로 하는 질화물 반도체 소자 제조 방법. - 제8항에 있어서, 상기 에피층은
버퍼층, 2DEG층 및 장벽층이 순차로 적층된 구조임을 특징으로 하는 질화물 반도체 소자 제조 방법. - 제8항에 있어서, 상기 소스 및 드레인 전극은
오믹접합 특성을 가지며 상기 정렬층을 감싸는 형태를 가지는 것을 특징으로하는 질화물 반도체 소자의 제조 방법. - 제8항에 있어서, 상기 게이트 전극은
쇼트키 접합 특성을 가지며 상기 정렬층을 감싸는 형태를 가지는 것을 특징으로 하는 질화물 반도체 소자의 제조 방법. - 제8항에 있어서, 상기 정렬층의 구분된 영역에 상기 소스, 드레인 전극과 상기 게이트 전극을 형성하는 과정은,
상기 소스 및 드레인 전극을 형성하는 과정,
상기 정렬층 및 상기 에피층을 식각하여 활성 영역을 구분하는 과정, 및
상기 게이트 전극을 형성하는 과정을 포함하는 것을 특징으로 하는 질화물 반도체 소자 제조 방법.
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|---|---|---|---|---|
| KR20170053559A (ko) * | 2015-11-05 | 2017-05-16 | 한국전자통신연구원 | 고신뢰성 전계효과 전력 소자 및 그의 제조 방법 |
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2010
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