JP2020501352A - トランジスタセル - Google Patents

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Abstract

複数のトランジスタセルを含むＧａＮ電界効果トランジスタ（ＦＥＴ）。トランジスタセルのゲート金属層は、ゲート−ドレインオーバーハング（幅０．２μｍ〜２．５μｍ）及びゲート−ソースオーバーハング（幅０．３μｍ〜１μｍ）、並びにトランジスタセルの各々の狭端部におけるワイドニングを含み、ここで、ゲート金属層（１５０）のワイドニングの幅は２〜５μｍである。トランジスタセル（ｓｅｌｌ）の金属（１）層は金属（０）層を超えて延びる。最終金属層は、各々台形形状を有するドレインプレート及びソースプレートを含む。ゲート金属層をゲートバスに接続するための２つより多くのビアがワイドニングに配置される。トランジスタセルの長手方向寸法に沿って分布する６つより多くのビアが金属（１）層を金属（０）層に接続する。複数のタイプ２ビアが金属（１）層を最終金属層に接続する。【選択図】図１

Description

テレビジョン、電動車両、レーダシステム、電動モータ制御装置、及び／又は無停電電源システムなどの、様々な製品及びシステムは、高圧電源から送電することができる比較的大量の電力の供給を必要とし得る。様々なタイプの半導体電界効果トランジスタ（ＦＥＴ：ｆｉｅｌｄ ｅｆｆｅｃｔ ｔｒａｎｓｉｓｔｏｒ）を、製品及び／又はシステムによって必要とされ得るスイッチング機能を実行するための電力スイッチとして使用することができる。
本発明の実施形態によれば、長手方向寸法を有する複数のトランジスタセルを含むＧａＮ電界効果トランジスタ（ＦＥＴ）が提供され、ここで各々のトランジスタセルは、シリコン基板と、ＩＩＩーＶ窒化物半導体層と、オーミック金属ソース端子及びオーミック金属ドレイン端子を含むオーミック金属層と、ゲート−ドレインオーバーハング、ゲート−ソースオーバーハング、及びトランジスタセルの各々の狭端部におけるワイドニングを含み、ゲート−ドレインオーバーハングの幅が０．２μｍ〜２．５μｍ、ゲート−ソースオーバーハングの幅が０．３μｍ〜１μｍ、及びゲート金属層のワイドニングの幅が２〜５μｍである、ゲート金属層と、金属０層と、ゲートバスを含み、金属０層を超えてトランジスタセルの長手方向寸法に沿ってトランジスタセルの中心に向かって延び、第２のフィールドプレートを定める金属１層であって、第２のフィールドプレートの幅が３〜６μｍであり、金属１層と金属０層との間の重なりが−１μｍ〜７μｍである、金属１層と、各々が台形形状を有するドレインプレート及びソースプレートを含む最終金属層と、各々がゲート金属層をゲートバスに電気的に接続するための、ゲート金属層のワイドニングに配置される２つの第１のビア１アレイであって、各々の第１のビア１アレイが２つより多くのビアを含む、第１のビア１アレイと、金属１層を金属０層に電気的に接続するための、トランジスタセルの長手方向寸法に沿って分布する６つより多くのタイプ１ビアと、金属１層からのドレイン領域を最終金属層内のドレインプレートに、並びに、金属１層からのソース領域を最終金属層内のソースプレートに、電気的に接続する複数のタイプ２ビアと、を含むことができ、ここで、ゲート金属層、金属０層及び金属１層は、誘電物質によって絶縁される。
本発明の実施形態によれば、ＧａＮ ＦＥＴはＤモード又はＥモードＧａＮ ＦＥＴである。
本発明の実施形態によれば、金属１層は、各々のトランジスタセルの長手方向寸法に沿って延びる開口を含む。
本発明の実施形態によれば、金属１層からのドレイン領域を最終金属層内のドレインプレートに電気的に接続するタイプ２ビアの数は、ドレインプレートの幅に適合させられ、金属１層からのソース領域を最終金属層内のソースプレートに電気的に接続するタイプ２ビアの数は、ソースプレートの幅に適合させられる。
本発明と考えられる主題は、本明細書の結論部分において具体的に指摘され、明確に特許請求される。説明を簡単且つ明確にするために、図面内に示される要素は必ずしも一定の尺度で描かれてはいない。例えば、幾つかの要素の寸法は、提示を明確にするために他の要素に比べて誇張されている可能性がある。さらに、参照番号は、対応する又は類似の要素を示すために、図面の間で繰り返されている可能性がある。しかし、本明細書は、機構及び操作の方法の両方に関して、それらの目的、特徴及び利点とともに、以下の詳細な説明を、添付の図面と共に読みながら参照することによって最もよく理解されるであろう。
本発明の幾つかの実施形態による、複数の隣接するトランジスタセルの金属１層及び最終金属層の概略的な上面図である。 本発明の幾つかの実施形態による、トランジスタセルのゲート金属層、金属０層及び金属１層の概略的な部分的上面図である。 本発明の幾つかの実施形態による、例示的なトランジスタセルの概略的な部分的断面図である。 本発明の幾つかの実施形態による、トランジスタセルのゲート金属層の概略的な部分的上面図である。 トランジスタセルのゲート金属層、金属０層及び金属１層並びに幾つかの他の層の概略的な部分的上面図である。 本発明の幾つかの実施形態による、トランジスタセルのゲート金属層、金属０層及び金属１層の概略的な部分的上面図である。 本発明の幾つかの実施形態による、金属１層（ゲートバスの部分を含む、セルの最上部）の概略的な部分的上面図である。 本発明の幾つかの実施形態による、最終金属層の概略的な部分的上面図である。
以下の詳細な説明において、幾つかの実施形態の完全な理解を与えるために多くの特定の細部が説明される。しかし、当業者であれば、幾つかの実施形態は、これらの特定の細部なしに実施することができることを理解するであろう。他の例では、周知の方法、手順、構成要素、ユニット及び／又は回路は、議論を不明瞭にしないように、詳細には説明されていない。
用語「複数の（ｐｌｕｒａｌｉｔｙ）」及び「複数の（ａ ｐｌｕｒａｌｉｔｙ）」は、本明細書で使用される場合、例えば、「複数の（ｍｕｌｔｉｐｌｅ）」或いは「２つ又はそれ以上の」を含む。例えば、「複数の項目」は２つ又はそれ以上の項目を含む。
「１つの実施形態」、「一実施形態」、「例証的な実施形態」、「例示的な実施形態」、「種々の実施形態」などに対する言及は、そのように説明された実施形態（単数又は複数）が、特定の特徴、構造、又は特性を含むことができるが、あらゆる実施形態が必ずしも特定の特徴、構造、又は特性を含むわけではない。さらに、語句「１つの実施形態において」の繰り返しの使用は、必ずしも同じ実施形態を指すわけではないが、そうであることもあり得る。
本明細書で使用される場合、特に別に明記されない限り、一般的な対象を記述するための順序を示す形容詞「第１の」、「第２の」、「第３の」などの使用は、単に、同様な対象の異なる例が言及されることを示し、そのように記述された対象が、一時的に、空間的に、序列において、又は任意の他の仕方で、所与の順序になければならないことを意味することを意図したものではない。
幾つかの例証的な実施形態によれば、半導体電界効果トランジスタ（ＦＥＴ）はシリコン（Ｓｉ）材料及び／又は他の材料に依拠し得る。例えば、ＦＥＴは、ソース端子及びドレイン端子を含むことができ、これらは、電源を負荷に接続するために使用することができる。ＦＥＴ内のさらに別の端子を、ソース端子とドレイン端子との間に配置することができ、この端子はゲート端子と呼ぶことができる。ゲート端子は、電流輸送チャネルの抵抗を制御することができる。
動作中、共通接地に対するものとすることができる電圧をゲート端子に印加することができる。例えば、この電圧はＦＥＴ内に電界を生成することができ、この電界が、例えば、ＦＥＴの抵抗を制御するように作用することができ、トランジスタをオン及び／又はオフに変えるように働くことができる。例えば、ＦＥＴがオンに変わると、ゲート端子に印加された電圧は、例えば、ソース端子とドレイン端子との間を比較的大きい電流が流れるのを可能にするように、電流輸送チャネル内の抵抗を減らすことができる。ＦＥＴがオンに変わるとき、ソース端子とドレイン端子との間の全抵抗は、トランジスタのオン抵抗、Ｒｄｓｏｎと呼ぶことができる。
幾つかの例証的な実施形態によれば、窒化物ベースの半導体、例えば、窒化ガリウム（ＧａＮ：Ｇａｌｌｉｕｍ Ｎｉｔｒｉｄｅ）及び窒化アルミニウム（ＡｌＮ：Ａｌｕｍｉｎｕｍ Ｎｉｔｒｉｄｅ）など、は比較的大きいバンドギャップを有するとして特徴付けることができる。例えば、バンドギャップは、ＧａＮに対して約３．４ｅＶ及び／又はＡｌＮに対して約６．２ｅＶとすることができる。例えば、窒化物半導体層構造を含むことができるＦＥＴは、さらに、大きいバンドギャップ層に隣接する小さいバンドギャップ層を含むことができる。それらのＦＥＴは、比較的高濃度の、高飽和ドリフト速度を有するとして特徴付けることができる高移動度電子を有することができる。高移動度電子は、層の間の界面における狭い三角型ポテンシャル井戸の中に蓄積することができて、比較的薄いシート状の電子濃度を形成し、これを２次元電子ガス（２ＤＥＧ：ｔｗｏ−ｄｉｍｅｎｓｉｏｎａｌ ｅｌｅｃｔｒｏｎ ｇａｓ）と呼ぶことができる。例えば、２ＤＥＧの幾何学的構造及び／又は位置のために、２ＤＥＧ内の電子は、一般に、非常に低いドナー不純物散乱を示すことができ、並びに、結果として、例えば、それぞれ１８００ｃｍ２／Ｖ＊ｓ及び１．５×１０７ｃｍ／ｓのオーダの比較的高い電子移動度及び／又は速度を有することができる。２ＤＥＧ内の電子の濃度は、１×１０１３／ｃｍ２ほどにも高くなり得る。上記の結果として、例えば、ＦＥＴトランジスタは非常に低い比Ｒｄｓ（ｏｎ）を有することができる。
幾つかの例示的な実施形態によれば、２ＤＥＧ内の高移動度電子を生成するステップ及び／又は制御ステップによって動作するＦＥＴトランジスタは、高電子移動度トランジスタ（ＨＥＭＴ：ｈｉｇｈ ｅｌｅｃｔｒｏｎ ｍｏｂｉｌｉｔｙ ｔｒａｎｓｉｓｔｏｒ）と呼ぶことができる。異なる組成の複数の層を含むことができる半導体層構造体は、ヘテロ構造体を有するものと呼ぶことができ、異なる組成の２つの隣接する層の間の界面は、ヘテロ接合部と呼ぶことができる。幾つかの実施形態において、本技術は、トランジスタセルの複数の並列接続を含む回路に関わる。
幾つかの実施形態により、用語「セル」又は「トランジスタセル」は、本発明の実施形態により、電流フローモードと電圧遮断モードとの間を切り替えることができる基本デバイスユニットを記述するために使用することができる。ＧａＮスイッチ電力トランジスタ、又はＧａＮ ＦＥＴには、ＧａＮトランジスタの所定の性能をもたらすために、例えば、ＧａＮ ＦＥＴのより高い電流及びより低いＲｄｓｏｎを可能にするために、金属相互接続によって並列に接続された１つ、２つ又はそれ以上のセルを使用することができる。
当技術分野で知られているように、ＧａＮ ＦＥＴトランジスタは、典型的には、通常プロセス設計キット（ＰＤＫ：ｐｒｏｃｅｓｓ ｄｅｓｉｇｎ ｋｉｔ）として供給される、既知のよく確立された鋳造固有の設計ルールを用いて設計され作られる。本明細書で開示されるトランジスタセルの基本動作並びに層構造及び機能は、ＧａＮ ＦＥＴトランジスタに類似するが、本発明の実施形態は、本明細書において詳しく説明されるように、既知の参照セルから大きく逸脱し、ミラー比、ＣｇｓとＣｇｄとの比、スイッチング時間、及びスイッチングエネルギーなどの点で、より優れた性能をもたらす。
ここで、本発明の幾つかの実施形態による、本明細書ではトランジスタセル１００とも呼ばれる複数の隣接するＦＥＴセルの金属１層１７０及び最終金属層１８０の概略的な上面図である図１を参照する。トランジスタセル１００は、Ｄモード又はＥモードＧａＮ ＦＥＴとすることができる。図１中の領域Ｂは、一般に単一のトランジスタセル１００を定める。図から分かるように、トランジスタセル１００は、２つの狭端部１１３を有し、ソースプレート１１１及びドレインプレート１１２を含む一般的な長手方向形状を有する。
次に、本発明の幾つかの実施形態による、トランジスタセル１００のゲート金属層１５０、金属０層１６０及び金属１層１７０の概略的な部分的上面図である図２を参照する。図２は、上で定義された層を有する図１のマーク付けされた領域Ａの拡大図である。軸ＢＢは、トランジスタセル１００のその長手方向寸法に沿った中心を定める。
次に、本発明の実施形態による、図２に描かれた区切り線ＡＡに沿った例示的なトランジスタセル１００の概略的な部分的断面図である図３を参照する。本発明の実施形態によれば、トランジスタセル１００は、底部から頂部へと列挙される以下の層、シリコン基板１１０、ＩＩＩ−Ｖ窒化物半導体層１２０、オーミック金属ソース端子１３０、オーミック金属ドレイン端子１４０、及び、誘電物質１２２によって絶縁された複数の導電性金属相互接続層を含む、層状構造体とすることができる。金属層は（やはり底部から頂部へ列挙される）オーミック金属層１３５、ゲート金属層１５０、金属０層１６０、金属１層１７０及び最終金属層１８０を含むことができる。金属層は、相互接続ビア、例えば、ビア１ １９０及びビア２ １９５により必要に応じて、電気的に相互接続することができる。オーミック金属層１３５は、オーミックドレイン１４０及びオーミックソース１３０を含むことができる。
ゲート金属層１５０は、ゲート金属層１５０から、オーミックドレイン１４０とオーミックソース１３０との間で半導体層１２０まで延びる、突出部であり得るゲート金属１５２を含むことができる。幾つかの実施形態によれば、図３上でＬｒとマーク付けされたゲート金属１５２の長さは、１〜２．５マイクロメートル（μｍ）の２μｍを除いた範囲とすることができる。この範囲は、ゲートの基準長さとは異なる。
ゲート金属層１５０は、ゲート金属層１５０のオーミックドレイン１４０の方への延長であるゲート−ドレインオーバーハング１５４、及び、ゲート金属層１５０のオーミックソース１３０の方への延長であるゲート−ソースオーバーハング１５６を含むことができる。図３上でＬｆｐｇｄとマーク付けされた、ゲート−ドレインオーバーハング１５４の幅、及び、図３上でＬｆｐｇｓとマーク付けされた、ゲート−ソースオーバーハング１５６の幅は、それぞれ、トランジスタセル１００のゲート−ドレイン容量Ｃｇｄ、及びゲート−ソース容量Ｃｇｓに影響を与える可能性がある。ゲート−ドレインオーバーハング１５４の幅Ｌｆｐｇｄは、０．２μｍ〜２．５μｍの範囲とすることができる。ゲート−ソースオーバーハング１５６の幅Ｌｆｐｇｓは、０．３μｍ〜１μｍの範囲とすることができる。ゲート−ドレインオーバーハング１５４及びゲート−ソースオーバーハング１５６の幅の変化は、それぞれ、Ｃｇｄ及びＣｇｓを変化させる可能性があり、ミラー（Ｍｉｌｌｅｒ）比に等しいＣｇｄ対Ｃｇｓ比を減少させる可能性がある。知られているように、ミラー比の減少は、トランジスタセル１００の性能を向上させ得る。
当業者には知られているように、ゲート−ドレインオーバーハング１５４を広げること（Ｌｆｐｇｄを増すこと）は、電界を減らす正の効果、及びミラー効果を増す負の効果をもたらす。ゲート−ドレインオーバーハング１５４の幅を、本明細書において明記される範囲まで減らすことは、トランジスタセル１００の性能を向上させるが、同時に信頼性を低下させることになるレベルまで電界を大きくする危険性を有する。しかし、本明細書で開示されるトランジスタセル１００は、ゲートフィールドプレート１５４の幅を減らすにも関わらず、望ましい信頼性をもたらし、同時に減少したミラー効果の利点をもたらす。
次に、本発明の幾つかの実施形態による、トランジスタセル１００のゲート金属層１５０の概略的な部分的上面図である図４を参照する。ゲート金属層１５０は、トランジスタセル１００の両側に、トランジスタセル１００の狭端部におけるワイドニング１１５を含むことができる。ゲート金属層１５０のワイドニング１１５の幅は２〜５μｍの範囲内にすることができる。そのような構成は、ゲート又はゲートネットワークのＲＣ時定数を改善することができ、ゲート金属層１５０を、金属１層１７０（図６及び図７に示される）の一部であるゲートバス１７２に電気的に接続するためのビア１アレイ１９２（例えば、複数のタイプ１ビアを含むアレイ）を配置するための拡張された面積をもたらすことができる。トランジスタセル１００のビア１アレイ１９２は、図２及び図６の中に見ることができる。従来技術の設計は、典型的には、ゲート金属層をゲートバスに接続するための２つのビアを含む。ゲート容量の充電及び放電電流は典型的にはビア１アレイ１９２を通って流れる。ビア１アレイ１９２内に少数のビアを有することは、ビア１アレイ１９２の過熱をもたらす可能性があり、それ故に、充電及び放電電流を制限し又は減らし、トランジスタの信頼性を低下させる。さらに、充電及び放電電流の制限は、スイッチング時間の劣化をもたらし、システム全体の効率を低下させる。典型的な設計は、ゲート金属層の拡幅がセルトランジスタのソースとゲートとの間の寄生容量を望ましくなく増加させる可能性があるので、既知のゲート金属層は２つより多くのビアを配置することができるには十分に広くないため、２つのみのビアを含む。本明細書において開示されるワイドニング１１５の丸い形状及びサイズは、充電及び放電電流値と余分な寄生容量との間の良好なトレードオフをもたらすことができ、トランジスタの早期故障を引き起こし得る鋭利な端部を除去する。
次に、参照トランジスタセル５００のゲート金属層５５０、金属０層５６０及び金属１層５７０の概略的な部分的上面図である図５、並びに、トランジスタセル１００の金属０層１６０及び金属１層１７０の概略的な部分的上面図である図６を参照する。金属１層１７０はゲートバス１７２を含み、金属１層５７０はゲートバス５７２を含む。図５は、金属１層５７０の金属０層５６０への従来技術の接続を示し、図６は、本発明の幾つかの実施形態による、金属１層１７０の金属０層１６０への接続を示す。金属０層１６０と金属１層１７０とを電気的に接続するビア１９４は、タイプ１ビアである。図５に描かれる従来技術の設計において、典型的には２つのタイプ１ビア５９０が、トランジスタセル５００の各々の丸みを帯びた端部内に配置され、それ故に、全部で４つのタイプ１ビア５９０が金属１層５７０を金属０層５６０へ接続する。本発明の実施形態によれば、図２に示されるように、タイプ１ビア１９４が、トランジスタセル１００の長手方向寸法に沿って配置される。図２から分かるように、タイプ１ビア１９４は、トランジスタセル１００の長手方向寸法に沿って分布させることができる。それ故に、金属０層１６０と金属１層１７０とを電気的に接続するタイプ１ビア１９４の総数は、６より多くすることができる。より多くのビアを使用することの利点は、多数のビアが金属０層１６０を横切る迅速な電圧分布をもたらし、それにより、トランジスタセル１００のスイッチング速度を改善することができることである。
さらに図６には、幾つかの実施形態による金属１層１７０と金属０層１６０との相対的位置が示される。図から分かるように、金属１層１７０は、金属０層１６０を超えてトランジスタセル１００の中心に向かって延びることができ、第２のフィールドプレート１７６を生成するか又は定めることができる。本発明の実施形態により、３〜６μｍの範囲にすることができるフィールドプレート１７６の幅は、図３上でＬｆｐｍ１とマーク付けされる。この第２のフィールドプレート１７６は、トランジスタセル１００のゲート−ドレイン領域内部の電界分布を改善することができる。金属１層１７０と金属０層１６０との間の重なりＬＯＬＭ０Ｍ１は、所望に応じて−１μｍから７μｍまで（即ち、１μｍの離れから１μｍの重なりを有するまで）変化することができる。
次に、本発明の幾つかの実施形態による、金属１層１７０の概略的な部分的上面図である図７を参照する。幾つかの実施形態によれば、金属１層１７０は、トランジスタセル１００の長手方向寸法に沿って延びることができる開口１７４を含むことができる。幾つかの実施形態によれば、開口１７４は、ゲート−ドレイン領域の上方に配置することができる。トランジスタセル１００内の開口１７４のサイズ、形状及び配置は、Ｃｇｄの値に影響を及ぼす可能性がある。具体的には、開口１７４は、望ましいことに、Ｃｇｄを減少させることができる。
次に、本発明の幾つかの実施形態による、最終金属層１８０の概略的な部分的上面図である図８を参照する。幾つかの実施形態によれば、最終金属層１８０は、各々が台形形状（例えば、図８に示される台形の形状）を有してトランジスタセル１００の２つの列の下を延びることができる、ドレインプレート１１２及びソースプレート１１１を含むことができる。例えば、ソースプレート１１１をドレインプレート１１２に対して背中合わせにすることができ、それにより、ドレインプレート１１２の台形の広い底が一方の側にある場合には、ソースプレート１１１の台形の広い底が反対の側にある。ソースプレート１１１及びドレインプレート１１２は、ソースプレート１１１及びドレインプレート１１２におけるタイプ２ビア１９５を通して、金属１層１７０への良好な電気的接続をもたらすことができる。最終金属層１８０上に台形型ドレインプレート１１２及びソースプレート１１１を有することは、最終金属層電極上のソース及びドレインの最も広い端部におけるボンドパッド位置のため、トランジスタセル１００における電流密度をドレインプレート１１２及びソースプレート１１１に沿って実質的に一定に保つために役立ち得る。最終金属層１８０はさらに、引用によりその全体が本明細書に組み入れられる、本出願の出願人による米国特許第９，０６４，８６４号に記載されている。
図１に戻ると、幾つかの例証的な実施形態による、金属１層１７０を最終金属層１８０に電気的に接続するタイプ２ビア１９５の配置が示されている。幾つかの例証的な実施形態によれば、例えばタイプ２ビア１９５は、金属１層１７０からのドレイン領域を、種々のトランジスタセル１００からのドレイン電流を集める最終金属層１８０内のドレインプレート１１２に接続することができる。同様に、タイプ２ビア１９５は、金属１層１７０からのソース領域を、種々のトランジスタセル１００からのソース電流を集める最終金属層１８０内のソース領域１１１に接続することができる。図１から分かるように、タイプ２ビア１９５の数又は量は、最終金属層１８０における対応するドレインプレート１１２又はソースプレート１１１の局所的サイズ又は幅に適合させられる。例えば、図１の最右セル内のドレインプレート１１２は、他のセルに比較して大きい又は幅広であり、金属１層１７０を最終金属層１８０内のドレインプレート１１２に接続するタイプ２ビア１９５の数は、それぞれ大きい。しかし、そのセルのソースプレート１１１は比較的小さいか又は狭いので、比較的少数のタイプ２ビア１９５が、金属１層１７０をこのセル内の最終金属層１８０内のソースプレート１１１に接続する。この状況は、最左セルに対しては逆である。ドレインプレート１１２及びソースプレート１１１のサイズ又は幅は、これらのプレート内の電流密度に対して設計されるので、例えば、電流密度が高くなると予想される場合にはドレインプレート１１２の領域はより大きいか又はより幅広であり、逆もまた同様であり、タイプ２ビア１９５の数は、高い電流密度の領域内では増加する。
本発明の特定の特徴が本明細書において示され、説明されたが、今や、当業者には多くの修正物、置換物、変化物、及び等価物が思い浮かぶであろう。従って、添付の特許請求の範囲は、全てのそのような修正物及び変化物が本発明の真の趣旨の範囲に入るものとして包含することが意図されていることを理解されたい。

Claims (4)

  1. 長手方向の寸法を有する複数のトランジスタセルを備えるＧａＮ電界効果トランジスタ（ＦＥＴ）であって、前記トランジスタセルの各々は、
    シリコン基板と、
    ＩＩＩ−Ｖ窒化物半導体層と、
    オーミック金属ソース端子及びオーミック金属ドレイン端子を備えるオーミック金属層と、
    ゲート−ドレインオーバーハング、ゲート−ソースオーバーハング及び前記トランジスタセルの各々の狭端部におけるワイドニングを備えるゲート金属層であって、前記ゲート−ドレインオーバーハングの幅が０．２μｍ〜２．５μｍであり、前記ゲート−ソースオーバーハングの幅が０．３μｍ〜１μｍであり、前記ゲート金属層の前記ワイドニングの幅が２〜５μｍである、ゲート金属層と、
    金属０層と、
    ゲートバスを備え、前記金属０層を超え、前記トランジスタセルの前記長手方向寸法に沿って、前記トランジスタセルの中心に向かって延びて第２のフィールドプレートを定める金属１層であって、前記第２のフィールドプレートの幅が３〜６μｍであり、前記金属１層と前記金属０層との間の重なりが−１μｍ〜７μｍである、金属１層と、
    各々が台形形状を有するドレインプレート及びソースプレートを備える最終金属層と、
    各々が、前記ゲート金属層のワイドニングに配置され、前記ゲート金属層を前記ゲートバスに電気的に接続するための、２つの第１のビア１アレイであって、各々が２つより多くのビアを含む、２つの第１のビア１アレイと、
    前記トランジスタセルの長手方向寸法に沿って分布し、前記金属１層を前記金属０層に電気的に接続するための、６つより多くのタイプ１ビアと、
    前記金属１層からのドレイン領域を前記最終金属層内の前記ドレインプレートに電気的に接続し、前記金属１層からのソース領域を前記最終金属層内の前記ソースプレートに電気的に接続する、複数のタイプ２ビアと、
    を備え、
    ゲート金属層、金属０層及び金属１層は誘電物質によって絶縁される、
    ＧａＮ ＦＥＴ。
  2. 前記ＧａＮ ＦＥＴは、Ｄモード又はＥモードＧａＮ ＦＥＴである、請求項１に記載のＧａＮ ＦＥＴ。
  3. 前記金属１層は、前記トランジスタセルの各々の前記長手方向寸法に沿って延びる開口を含む、請求項１に記載のＧａＮ ＦＥＴ。
  4. 前記金属１層からのドレイン領域を前記最終金属層内の前記ドレインプレートに電気的に接続するタイプ２ビアの数は、前記ドレインプレートの幅に適合させられ、前記金属１層からのソース領域を前記最終金属層内の前記ソースプレートに電気的に接続するタイプ２ビアの数は、前記ソースプレートの幅に適合させられる、請求項１に記載のＧａＮ ＦＥＴ。
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