JP4383755B2 - 撮像装置 - Google Patents
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Description
【発明の属する技術分野】
本発明は、複数の出力信号を一時蓄積し、蓄積された複数の出力信号を読み出す読み出し回路部を有する撮像装置に係る。
【0002】
【従来の技術】
図13は従来構成の信号処理装置が用いられた撮像装置の回路図である。
従来のラインセンサおよびエリアセンサにおいては、画素1001からの出力信号が垂直出力線1002を介し一旦保持容量1003に保持された後、保持容量1003に保持されている出力信号が水平走査回路1004により水平共通信号線1005に順次読み出され、共通読出しアンプ1007を介して出力されていた。
【0003】
この場合、保持容量1003から水平共通信号線1005への出力は、保持容量Ctと水平共通信号線1005の寄生容量などからなる水平共通信号線容量(Ch)1006の容量分割で行われる。
【0004】
即ち、水平共通信号線1005のリセット電圧Vchr 、Ctの保持されている電圧をVsig+Vchrとすると、水平共通信号線1005の出力される電圧は以下の式で表される。
【0005】
【数1】
に示される通り、光信号の読出しゲインはCt/(Ct+Ch)で与えられる。
【0006】
水平共通信号線容量(Ch)1006は、その配線の配線容量Ch_lとその配線に接続するスイッチのソースドレイン容量Ch_jで構成される。近年の固体撮像装置の多画素化や大判化により、ソースドレイン容量の増大、配線長が長くなり配線容量が増大など、Ch容量が増大する傾向にある。
【0007】
たとえば、近年注目を浴びているフィルムサイズの大判センサにおいては、水平共通信号線の長さは20mm程度にまでおよび、この場合、配線容量Ch_l=5pF、ソースドレイン容量Ch_j=12pFと大きな値になってしまう。
Ct容量=5pFとした場合、光信号の読出しゲイン=0.23となってしまう。
【0008】
一方、多画素化に伴い水平走査回路1004の段数も増大する。加えて、読出しフレームレートを維持した場合はデータレート即ち動作周波数は増大する。画素数をNとすれば、段数は√N、動作周波数はNに比例して増大する。この結果、消費電力Pは以下のように示され、増大する。
【0009】
P=N3/2×C0×V2×F
N:画素数 C0:定数 V:電源電圧 F:フレームレート
【0010】
即ち、水平走査回路1004の駆動用のパルスが入力される度、水平走査回路1004に多大な電流が流れ、大きなクロックノイズが発生する。読出し共通アンプの出力にもこのクロックノイズがのり、正しい出力が得られない場合があった。また、このクロックノイズに起因して、シェーディングが発生する場合もあった。この様な現象は、特に大判のメガピクセルの固体撮像装置において顕著に表れた。
【0011】
まず本発明者らは、この現象について、そのメカニズムを明らかにした。
以下、そのメカニズムについて、図14を用いて詳細な説明を行う。
図14は図13の固体撮像装置に適用された信号処理装置の模式的断面図である。
【0012】
図14の1101はN型半導体基板、1102はN型半導体基板1101中のP型半導体領域である。1108はN型半導体基板1101中のP型MOSトランジスタ、1109は前述のP型半導体領域1102中のN型MOSトランジスタである。特にP型MOSトランジスタ1108、N型MOSトランジスタ1109は水平走査回路1104のCMOS回路を模式的に示すものである。図中1103はpMOS反転容量で構成された保持容量である。画素からの出力信号が0〜3voltの範囲であることから、保持容量(1103)pMOS反転容量が用いられてきた。理由は以下の通りである。撮像装置は光電変換で発生した電荷のうち電子を取り扱うため画素内の増幅回路もnMOSからなるソースフォロワーアンプが用いられる。この結果、例えば電源電圧=5voltの場合、暗時のソースフォロワーアンプの出力は、入力から閾値電圧分低い信号が出力され、2〜3voltとなり、光信号はこの値に重畳されこれよりも低い電圧が出力される。このような電圧範囲において一定値の容量は、nMOS容量では構成できないことから、pMOS反転容量が用いられた。
【0013】
次に、図15に示す従来の信号処理装置の駆動方法について説明する。
図15は、図14に示した信号装置装置からの読出し信号の応答波形と、そのタイミングチャートである。水平走査回路1104に駆動用の基準クロックを入力した際のそれぞれの電圧変化が示されている。
図15を説明するに、基準クロックの立ち上がり、立ち下りに同期して、水平走査回路中のスイッチが同時にON/OFFし、結果として電源線VDD或いはVSSに大量の電流が流れる。この影響によりそれぞれの電源線はその配線抵抗に応じた電圧変動が生じる。また、大量の電流を電源線だけで供給できないため、大きな電荷溜りであるN型半導体基板1101からその電荷が引きぬかれる。従ってNSUBも図15のような電圧変動が生じる。NSUBが変動するとNSUBと容量的に結合している(Ch_l)共通信号線は大きく変動し、結果、図15に示す「出力信号」波形となり、波形が安定するまでに時間が必要になってしまう。このため、動作周波数の高速化ができなかった。
【0014】
さらに、NSUBはpMOS反転容量である保持容量Ctの基準となる端子であるため、NSUBが変動すると、保持容量Ct、転送スイッチを介して共通信号線にノイズが発生する。この場合、シェーディングと呼ばれる水平位置により、大きな出力差を生じる。理由は以下の通りである。
【0015】
NSUBの変動量が水平位置によってことなるためである。保持容量Ctの対地端子であるNSUBは当然のことながら金属配線により、固定するが、センサの大判化によりこの金属配線の抵抗が無視できず、水平位置により対地端子を固定する抵抗値が異なる。結果、NSUBの変動量が水平位置によりことなり、そのため出力値もことなる。クロックノイズが収まるまで、時間をかければ、このシェーディングも抑制されるが、やはり動作周波数の高速化ができなかった。
また、図16は従来の撮像装置の回路図である。図16に示されているとおり、保持容量部1003及び水平共通信号線1005の下は、図15に示されている半導体支持基板1001であった。
【0016】
【発明が解決しようとする課題】
本発明の目的は、複数の信号源からの出力信号を読出しする際に発生する、電源の電圧変動を抑制し、高感度で良好な撮像装置を提供することである。
【0017】
【課題を解決するための手段】
本発明の撮像装置は、複数の信号源に接続される複数の端子と、前記複数の端子から入力される信号を直列信号に変換して出力する読み出し用回路部と、を有する信号処理装置と、光を信号電荷に変換する光電変換素子とを有する撮像装置であって、前記読み出し用回路部は、前記各端子に接続された保持容量と、前記保持容量に保持された信号を共通信号線に出力する転送スイッチと、前記転送スイッチを駆動させる走査回路と、を有しており、前記共通信号線下の半導体層は、第一導電型の半導体支持基板とは反対導電型であり、前記保持容量又は前記転送スイッチは、前記共通信号線下の半導体層中に設けられており、前記共通信号線下の半導体層中に設けられた前記第一導電型と同一導電型からなる不純物層の前記転送スイッチの制御電極用配線を有し、前記転送スイッチの制御電極用配線と前記共通信号線との間に第一の導電層が配されていることを特徴とする。
【0018】
【発明の実施の形態】
以下、本発明の実施形態について図面を用いて詳細に説明する。
(実施形態1)
図1は本発明の第1実施形態による信号処理装置の回路図である。図1において、112は信号源に接続される複数の信号配線と接続される複数の端子、110は端子112を介して転送された並列信号を直列信号に変換して出力する読み出し用回路部、113は読出し共通アンプ107から出力された出力信号を用途に応じて他の回路に接続させるための端子である。
尚、端子113は図示されていないA/D変換回路部に接続されている。
或いは、図示されていないA/D変換回路部が読み出し用回路部103の中に含まれて構成され、端子113を介して処理回路例えばメモリ等に接続されることができる。
【0019】
103は図示されていない信号源からの出力信号を図示されていない垂直出力線を介して保持する保持容量(CT)、105は共通信号線としての水平共通信号線、111は保持容量103に保持された出力信号を水平共通信号線105に転送する転送スイッチ、104は転送スイッチ111を駆動させるシフトレジスタとしての水平走査回路、106は保持容量103と水平共通信号線105の寄生容量などからなる共通信号線容量(CH)である。
【0020】
図2は本発明の信号処理装置の実施形態1の模式的断面図である。
図2は、水平共通信号線105の下に、半導体支持基板とは反対導電型のP型不純物層130を配置している点で従来例の図14と異なる。
図2において、101は半導体支持基板としてのN型半導体基板、102はN型半導体基板中のP型半導体領域、107は絶縁膜として酸化膜、108はN型半導体基板101中のP型MOSトランジスタ、109はP型半導体領域102中のN型MOSトランジスタである。又、水平走査回路104はP型MOSトランジスタ108及びN型MOSトランジスタ109からなるCMOS回路で構成される。
【0021】
本発明の信号処理装置は、水平共通信号線105の下にP型不純物層130を配置することで、N型半導体基板101の電圧変動から水平共通信号線105をシールドしていることが特徴である。このP型不純物層130は例えばN型MOSトランジスタ109が配置されるようなP型半導体領域や、P型MOSトランジスタ108のソース・ドレイン領域に用いられ高濃度なP型層でもかまわない。
【0022】
又、101がP型半導体基板であった場合、すなわち、半導体ウェハーの導電型がP型の場合は、109はN型半導体領域となり、130はN型の高濃度不純物層を配置すればよい。ここで単純にシールド層として、金属配線を用いてしまうと、水平共通信号線105の配線容量成分が極めて大きくなってしまい、センサ性能で重要とされるS/N性能が著しく悪化する。
【0023】
本発明は、S/N比を劣化させることなくN型半導体基板101の電圧変動を抑制するのに有効な手段である。保持容量103においても、保持容量103がPMOS反転容量のみで構成される場合は、N型半導体基板101の電圧変動の影響が保持容量103の容量値に比例して水平共通信号線105に混入してしまっていたのに対し、P型不純物層130に設けられるN型の容量を用いることでN型半導体基板101の電圧変動をシールドできる。広い動作範囲を確保するためには、例えば、1018cm-3程度の比較的高濃度なN型層上に酸化をし、酸化膜107を形成する。その上に電極を設けるなどの容量素子を用いることが望ましい。P型不純物層と酸化膜107とで挟まれたN型層は、グランド(固定電圧)に接続される。通常の設計概念では、前述の高濃度N型層−酸化膜107−電極から成る容量は増殖酸化の影響から酸化膜厚が厚くなるため、保持容量としては用いない。本実施形態は、今まで述べてきたように新たな問題点に対し、そのメカニズムを解明した結果、従来敬遠されてきた容量が最適であることを見出した。また同様な効果は多結晶シリコン−酸化膜−多結晶シリコンからなる容量においても得られる。
【0024】
又、本実施形態並びに実施形態3以降に後述する信号処理装置は、実施形態2に述べる撮像装置に好適に用いることができる。
【0025】
(実施形態2)
図3は本発明の第2実施形態による撮像装置の回路図である。図3において、100は光電変換回路部を示しており、120は入射した光を信号電荷に変換する受光領域、121は受光領域120で光電変換された信号電荷を蓄積する電極間容量、St-tはそれぞれが受光領域120、電極間容量121とスイッチング素子Tt-tを有する画素である。例えば、画素S1-3は受光領域120、電極間容量121及びスイッチング素子T1-3を有している。
【0026】
尚、画素S1-1〜S3-3は用途に応じて増幅トランジスタ及び/又はリセットトランジスタを含む構成であって良い。例えば、図4は本発明の撮像装置に適用され得る別の画素構造の一例を示した回路図である。図4において、140は単位画素領域、125はフォトダイオード120で光電変換された信号電荷を転送する転送MOSトランジスタ、124は転送MOSトランジスタを介して転送された信号電荷を保持するフローティングディフュージョン部、126はフローティングディフュージョン部をリセットさせるリセットMOSトランジスタ、123はソースフォロア回路を構成する増幅MOSトランジスタ、127は画素を選択する選択MOSトランジスタである。
【0027】
再度図3の説明に戻るに、M1、M2、M3は信号配線としての垂直出力線、T1-1〜T3-3は画素S1-1〜S3-3で形成された信号電荷を垂直出力線M1,M2,M3に転送するスイッチング素子、G1、G2、G3はスイッチング素子T1-1〜T3-3を駆動させるゲート駆動配線である。画素内において、光を信号電荷に変換させる光電変換素子としては、例えば、水素化非晶質シリコン膜を用いたMIS型或いはPIN型の薄膜光電変換素子、単結晶シリコンを用いたPNフォトダイオードなどが挙げられる。スイッチング素子としては、非晶質シリコン、多結晶シリコン、単結晶シリコンなどを用いた薄膜トランジスタや、周知のMOSトランジスタを用いることができる。
【0028】
122はゲート駆動配線G1〜G3に駆動用信号を印加する駆動用回路部(垂直シフトレジスタ:SR1)である。150は光電変換素子のバイアス電源である。
光電変換素子やスイッチング素子を薄膜素子で形成した場合には、駆動用回路部は単結晶シリコンを用いた少なくとも1個のLSIチップで構成するとよく、読み出し用回路部も同様にトランジスタ単結晶シリコンを用いた少なくとも1個のLSIチップで構成するとよい。
尚、図3では簡単の為に3×3=9画素の2次元光電変換装置を表しているが、実際の固体撮像装置はその用途により更に多画素で構成される。
尚、図3における読出し回路部110は図1の読出し回路部110と同一である。
従って、同じ符号を付した部分については前述してあり、その説明は省略する。
【0029】
以上の実施形態及び以下にのべる各実施形態を含めて、本発明に用いられる信号源としては、光及び/又は放射線を受けて電荷を発生する変換素子や、熱を感知して信号を発するセンサ、音を感知して信号を発するセンサ等が挙げられる。固体撮像装置のように、信号源として、光及び/又は放射線を受けて電荷を発生する変換素子を用いる場合には、変換素子を有する回路部として、CMOS型、CCD型、バイポーラ型、或いは薄膜型のイメージセンサを用いることができる。
【0030】
(実施形態3)
次に図5について説明する。
図5は本発明の実施形態3の信号処理装置の模式的断面図である。本実施形態の回路図は図1と同様である。尚、同じ符号を付した部分については前述してあり、その説明は省略する。
【0031】
図1に示されているとおり、保持容量103に保持された出力信号を水平共通信号線105に読み出すためには、転送スイッチ111が必要であり、この転送スイッチ111の開閉は水平共通信号線105をはさんで保持容量103の反対側に配置された水平走査回路104により行われる。この場合、水平走査回路104からの制御信号は、水平共通信号線105の下に配された信号配線を通る。
【0032】
具体的に説明するに、図5において、212はフィールド酸化膜213上に配された信号配線としてのLogic信号線である。本発明者らは、この信号配線212を介しても、水平走査回路104の電源変動が水平共通信号線105に混入することを見出した。即ち、これらの制御線に対してもシールドを行う必要があることを見出した。
【0033】
そこで、211は信号配線212と水平共通信号線105との間に配された選択シールド層である。
本実施形態を具体的に説明するに、以下のように配置することでセンサ性能を著しく損なうことなく、良好なシールドを行うことができる。
ただし、前述した通り、従来技術にあるような単純な金属配線によるシールドでは、センサ性能で重要とされるS/N性能が著しく悪化してしまう。
【0034】
▲1▼水平共通信号線105の下は、N型半導体基板101と反対導電型のP型不純物層130を配置する。
▲2▼転送スイッチ111のゲート制御線は、多結晶Siなどによるゲート制御線で結線をおこなう。
▲3▼▲2▼のゲート制御線に対し1層目の金属配線で選択シールド層211を配置するが、そのシールド領域はゲート制御線に対しオーバーサイズ Xミクロンで配置する。このときのXミクロンは制御電極と1層目の金属配線間の距離=Y*0.3以上とする。
▲4▼選択シールド層211は少なくとも一部が開口(図6参照)し、▲1▼のN型半導体基板101と反対導電型のP型不純物層130が、水平共通信号線105と容量結合していること。
【0035】
図6は、選択シールド層211のオーバーサイズとN型半導体基板101との電圧変動の影響度との関係を示したグラフである。
前述の通り、容量分割比などで代表される読出しゲインも考慮するため、Y軸は読出しゲインと電圧変動の影響度との比をとった。この値が大きいほうほどセンサ性能が良いことを意味している。
図6からわかるとおり、オーバーサイズ/層間厚が0.3を境に大きく改善している。即ち、Y*0.3以上にすることで、良好なセンサ性能を得ることができる。
【0036】
更に本実施形態の特徴は、選択シールド層211を全面に覆うのではなく、少なくとも一部を開口するとともに、▲1▼のN型半導体基板101と反対導電型のP型不純物層130が水平共通信号線105と容量結合していることである。
具体的には図7に示すとおりである。図7は本発明の実施形態3の信号処理装置の平面図である。尚、図5は図7の線5−5における模式的断面図である。また、図7ではフィールド酸化膜213は図示していない。
【0037】
図7において、図中301が選択シールド層211の開口領域である。この結果、P型不純物層130と水平共通信号線105の間には絶縁物としてたとえばSiO2などが存在するだけであるため、P型不純物層130と水平共通信号線105が容量結合することになる。
【0038】
このような構成にする理由は、選択シールド層211の大きさをある程度大きくするとゲート制御電極からの電圧変動の影響度は改善されるものの、むしろ水平共通信号線105の容量が大きくなり、S/N比の劣化だけが発生してしまう。そのため、選択シールド層211を全面に覆うのではなく、一部を開口することが好適である。従来では、1層目の選択シールド層211の金属配線でシールドされていない部分はNSUBの電圧変動の影響を大きくうけるが、本実施形態においては、▲1▼の通り、N型半導体基板101を用いた場合、水平共通信号線105の下にP型不純物層130を配置することにより、N型半導体基板101からの電圧変動も抑制できる。即ち、P型不純物層130と選択シールド層211を合わせて配置することが撮像装置には好適であり、この結果、良好なS/N比で代表されるセンサ性能を有した撮像装置を提供できる。
【0039】
更には、上記構造を形成する場合に、配線形成工程にCMP工程(ケミカル・メカニカル・ポリッシング)を用いるとより効果的である。
CMP工程を用いない場合と用いた場合の、水平共通信号線105とP型不純物層130間の距離は、選択シールド層−Si面 間の距離=Y、選択シールド層厚=Z1、選択シールド層−水平共通信号線 間の距離=Z2とすると、CMP工程を用いた場合の水平共通信号線105とP型不純物層130の距離 = Y+Z1+Z2、CMP工程を用いない場合の水平共通信号線105とP型不純物層130間の距離 = Y+Z2で与えられるため、CMP工程を用いた場合の方が、水平共通信号線105とP型不純物層130間の容量が小さくなりより高い容量分割比を得ることができ、より高いセンサ性能を得る。
【0040】
図8を用いて、本実施形態をさらに詳しく説明する。
図8は、は本発明の実施形態3の信号処理装置を搭載した撮像装置の回路図である。
具体的に説明するに、画素140からの出力を垂直出力線M3を介し一旦保持容量103に保持した後、水平走査回路104により、保持容量103に保持されている出力信号を、順次読出し水平共通信号線105に出力し、共通読出しアンプ107を含んだ本実施形態の等価回路図である。本実施形態における共通読み出しアンプ107は電圧フォロワーであり、保持容量103上の出力信号は、保持容量CTと水平共通信号線105の容量CHとすると、上記の式(1)で与えられる、容量分割による電圧読み出し方式である。図中501領域はP型不純物層130が形成されている領域である。
【0041】
本実施形態においては、このP型不純物層130領域を保持容量103、水平共通信号線105の下にまで拡張した。すなわち、保持容量103はP型不純物層130中の容量とした。具体的には、ゲート電極を形成する前にN型不純物をイオン注入法により導入し、酸化後、N型不純物領域上にゲート電極を形成する。この構造により、容量は若干減少するものの、容量値の電圧依存性のない良好な容量を得ることができる。
【0042】
図11に示した従来技術においては、保持容量1003および水平共通信号線1005の下はN型半導体領域であった。
尚、本実施形態では、画素140を含むP型領域501の電圧を固定するための配線が、水平走査回路104のGND電源に生じる電圧変動から受ける影響を抑えるため、チップ502から分けて配線をおこなった。
また、本実施形態においては、転送スイッチ111のゲート制御線に対しては、選択シールド層を挿入しなかった。
【0043】
本実施形態によれば、以下の通りの特性改善が確認された。
【表1】
【0044】
電源の電圧変動による出力変動が小さくなった、すなわち出力波形のヒゲがなくなったため、出力が安定するまでの時間の短縮ができ、読み出し動作周波数を25MHzに改善することができた。
【0045】
又、転送スイッチ111のゲート制御線に対しては、選択シールド層の挿入をおこなった。
その際の選択シールド層のゲート制御線に対するオーバーサイズ量=図7のXは0.8umとした。また、ゲート制御線と選択シールド層との層間膜厚は900nmであった。また、選択シールド層で全面覆うことはせず、図7に示すとおり、一部を開口した。開口比率は65%であった。
【0046】
この結果以下の通りの特性改善が確認された。
【表2】
【0047】
容量分割比は8%程度小さくなるが、出力変動が1/10まで減少し、結果としてセンサ特性の改善がなされた。読み出し動作周波数は、出力変動が律速するのではなく、アンプなどの性能で律速する領域まで改善することができた。
また、選択シールド層を全面に配置した、結果も示す。
電源の電圧変動による出力変動はさらに改善されるものの、容量分割比は0.22まで劣化してしまう。
【0048】
その一方で、読み出し動作周波数は出力変動の影響が十分小さく、その他の要因できまる状態にまで改善しているため、出力変動改善によるメリットがあまりない状況となった。結果として、選択シールド層を開口することで、電源の電圧変動による出力変動の影響を抑えるととも、高い読み出しゲインを確保し、良好なセンサ特性を得ることができた。
【0049】
(実施形態4)
図9は本発明の実施形態4の撮像装置の回路図である。
本実施形態の特徴は、出力変動を引き起こす原因となるデジタル系の電源配線と、センサ部およびシールド(P型不純物層および選択シールド層)に用いる電源配線とにおいてチップから取り出すパッドを、図8に示すパッド502とは異なり、パッド602及びパッド604に分離したところにある。
【0050】
図8に示したパッド502では、完全な分離ができなかったため、若干のシェーディングなどが残っていたものの、本実施形態のようにパッドを分離することにより、更に改善を図ることができた。この結果、より多画素の固体撮像装置においても、本実施例のような構成をとることで高いセンサ性能を維持することができた。
【0051】
【表3】
【0052】
(実施形態5)
図10は本発明の実施形態5の撮像装置の回路図である。
本実施形態の特徴は、電荷読み出し型のアンプ707を用いたものである。
この場合、水平共通信号線105の容量CHは、読み出しゲインには現れない。
すなわち、読み出しゲインは、CT/CFとなる。しかしながら、アンプの熱雑音が(CF+CT+CH)/CFで与えられるため、S/N比で考えると電圧読み出し型と類似したものとなる。
従って、この様なアンプ形式においても本発明は有効であり、結果、実施形態4と同等の特性を得た。
【0053】
(実施形態6)
図11は本発明の実施形態6の撮像装置の回路図である。
本実施形態は、その他実施形態が単位垂直出力線に対して保持容量103を1つ有することに対して、単位出力信号線に対して保持容量として保持容量CTNと保持容量CTSを有する。具体的に説明するに、画素140からのN信号を保持容量CTNに、画素からのS信号をCTSに保持する、ノイズ除去方式を採用した、読み出し方式である。この場合、水平共通信号線105の下がN型半導体領域であっても、理想的にはN側にも同様な電圧変動が発生するため、後段の減算アンプにより、引き算されるので、電圧変動による出力変動はないはずである。しかしながら、現実的には、水平共通信号線105のS配線とN配線の対称性や減算アンプの抵抗の対称性から除去能力に限界がある。概ね40dB程度は確保できるものの、場合によっては30dB程度まで悪化するケースがある。本実施形態において測定したところ除去能は40dBであった。
【0054】
この読み出し系に対し本発明を適用した結果、以下のような結果が得られた。
【表4】
結果、更なる特性改善を確認し、良好なセンサ特性を得ることができた。
【0055】
(実施形態7)
図12は本発明の信号処理装置の別の実施形態を示した模式的断面図である。
本実施形態は、転送スイッチ111のゲート制御線であるLOGIC信号線212として保持容量103と同一工程で形成できるN型不純物層を用い、且つ選択シールド層211として転送スイッチ111のゲート電極等に用いる多結晶シリコン系の配線層を用い、ゲート電極と同一工程で形成する点で図5と異なる。この結果、電圧変動の影響を抑制しつつ、容量分割比を0.34という高い値で実現することができた。
【0056】
以上説明したように、本発明の撮像装置は、図示されていない第1導電型を有する半導体支持基板上に光電変換部を含む画素140と、画素からの出力信号を保持する保持容量103と、該保持容量103に保持された出力信号を水平共通信号線105に順次読み出すための水平走査回路104と、水平共通信号線105の出力信号を読み出すための共通読出し回路107を有する。
【0057】
その際、第1に、水平共通信号線105下の半導体層は、第1導電型の半導体支持基板としての半導体支持基板1010とは反対導電型とする。第2に、保持容量103を半導体支持基板101とは反対導電型を有する半導体層中に形成する。上記項目のいずれかもしくは両方を行うことにより、高い読出しゲインを損なうことなく半導体支持基板に発生する電源の電圧変動の影響を抑制し、多画素で高速読出し可能にする効果がある。
【0058】
また、水平共通信号線105下の半導体層は、第1導電型の半導体基板としての半導体支持基板101とは反対導電型で、かつ保持容量103と水平共通信号線105との間に配置された第1のスイッチ111の制御電極用配線層212と水平共通信号線104との間に第1の導電層211が配置されている。
【0059】
また、少なくとも、水平共通信号線105下においては、第1の導電層211は第1のスイッチ111の制御電極用配線層212を被覆するように配置されており、かつ第1の導電層211の一部は開口し、水平共通信号線105下の半導体層と容量的に結合している。
【0060】
また、第1のスイッチ111の制御電極用配線層212が第1の導電型と反対導電型の半導体層中の第1導電型からなる不純物層である。
【0061】
なお、上記実施例は、何れも本発明を実施するにあたっての具体化の例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、またはその主要な特徴から逸脱することなく、様々な形で実施することができる。
【0062】
【発明の効果】
以上説明したように、本発明によれば、高い読出しゲインを損なうことなく半導体支持基板に発生する電源の電圧変動の影響を抑制し、多画素で高速読出し可能にすることができる。
【図面の簡単な説明】
【図1】本発明の実施形態1による信号処理装置の回路図である。
【図2】本発明の信号処理装置の実施形態1の模式的断面図である。
【図3】本発明の実施形態1の信号処理装置を搭載した撮像装置の回路図である。
【図4】本発明の撮像装置に適用され得る別の画素構造の一例を示した回路図である。
【図5】本発明の実施形態3の信号処理装置の模式的断面図である。
【図6】選択シールド層のオーバーサイズとN型半導体基板との電圧変動の影響度との関係を示したグラフである。
【図7】本発明の実施形態3の信号処理装置の平面図である。
【図8】本発明の実施形態3の信号処理装置を搭載した撮像装置の回路図である。
【図9】本発明の実施形態4の撮像装置の回路図である。
【図10】本発明の実施形態5の撮像装置の回路図である。
【図11】図11は本発明の実施形態6の撮像装置の回路図である。
【図12】本発明の信号処理装置の別の実施形態を示した模式的断面図である。
【図13】従来の信号処理装置が搭載された撮像装置の回路図である。
【図14】従来の信号処理装置が適用された撮像装置の模式的断面図である。
【図15】従来の信号処理装置からの読出し信号の応答波形とタイミングチャートである。
【図16】従来の信号処理装置が搭載された撮像装置の回路図である。
【符号の説明】
101 N型半導体基板
102 P型半導体領域
103 保持容量
104 水平走査回路
105 水平共通信号線
107 SiO2膜
108 P型MOSトランジスタ
109 N型MOSトランジスタ
110 水平共通信号線
111 転送スイッチ
Claims (3)
- 複数の信号源に接続される複数の端子と、前記複数の端子から入力される信号を直列信号に変換して出力する読み出し用回路部と、を有する信号処理装置と、
光を信号電荷に変換する光電変換素子とを有する撮像装置であって、
前記読み出し用回路部は、前記各端子に接続された保持容量と、前記保持容量に保持された信号を共通信号線に出力する転送スイッチと、前記転送スイッチを駆動させる走査回路と、を有しており、
前記共通信号線下の半導体層は、第一導電型の半導体支持基板とは反対導電型であり、
前記保持容量又は前記転送スイッチは、前記共通信号線下の半導体層中に設けられており、
前記共通信号線下の半導体層中に設けられた前記第一導電型と同一導電型からなる不純物層の前記転送スイッチの制御電極用配線を有し、
前記転送スイッチの制御電極用配線と前記共通信号線との間に第一の導電層が配されていることを特徴とする撮像装置。 - 前記共通信号線下の半導体層と前記共通信号線とが容量結合していることを特徴とする請求項1記載の撮像装置。
- 前記保持容量が、第一の多結晶シリコン上に形成された第一絶縁膜と、前記第一絶縁膜上に形成された第二の多結晶シリコンから構成され、前記第一の多結晶シリコンが固定電圧に接続されていることを特徴とする請求項1記載の撮像装置。
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