JP2005175152A - 半導体装置およびその製造方法 - Google Patents
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Abstract
【解決手段】LOCOS酸化膜5上の層間絶縁膜であるILD22上に形成されるパッド用電極33の形成領域に、CMP処理でのストッパ膜21を形成することで、回路形成領域34の面積を小さくすることがなく、ストッパ膜21の面積を十分とることができて、ILD22の研磨量のばらつきが抑制される。また、ストッパ膜21があることで、ILD22の厚みを所定の厚みに確保できて、コンタクトのための開口部24、25、26を確実に形成することができてコンタクト不良を防止できる。
【選択図】 図1
Description
図12は、従来の半導体装置の要部構成図であり、同図(a)は平面図、同図(b)は同図(a)のX1−X1線で切断した断面図である。
図12(a)は、例えばCMOSとキャパシタ69が形成される回路形成領域84とそれを取り囲むチップ200の外周部に配置されたパッド用電極83を示す。
NMOSはpウェル領域53の表面層に形成されるnソース領域56、nドレイン領域57とこれらの領域と接続するプラグ77とゲート酸化膜60とゲート電極62で構成される。また、PMOSはnウェル領域52の表面層に形成されるpソース領域58、pドレイン領域59とこれらの領域と接続するプラグ78とゲート酸化膜61とゲート電極63で構成される。これらのプラグ77、78は配線80、81と接続する。
キャパシタ69はLOCOS酸化膜55上に形成された第1電極64、酸化膜66、第2電極67で構成され、キャパシタ用配線82はプラグ79で第2電極67と接続しILD72上に形成される。また、パッド用電極83はILD72上に形成される。
図13に示すように、p基板51の表面層に、図示しないフォトレジストをマスクにnウェル領域52を形成し、このときnウエル領域52上に形成された図示しない酸化膜をマスクにpウェル領域53を形成し、酸化膜を除去する。この酸化膜除去により、pウェル領域53の表面の高さよりnウェル領域52の表面の高さが低くなり、段差54が生じる。
つぎに、図14に示すように、素子分離のために、pウェル領域53上、pウェル領域53とnウェル領域52の境界付近に選択酸化膜(以下、LOCOS酸化膜55と称す。LOCOSとはLocal Oxidation of Siliconである)を形成する。その後、図示しない犠牲酸化膜を形成し、nウェル領域52とpウェル領域53にそれぞれにイオン注入などによりゲート電極形成箇所下に図示しないチャネル領域を形成する。
つぎに、図16に示すように、キャパシタ69の誘電膜となる酸化膜66をCVD(Chemical Vapor Deposition)により形成し、その上にポリシリコンでキャパシタ69の第2電極67を形成する。
つぎに、図17に示すように、表面にILD72となる酸化膜をCVDで堆積し、例えば、数10秒程度のCMP処理をして、0.6μm程度表面を削って平坦化を行う。
上記プロセスにより集積回路を作製した場合、ILD72をCMP処理により平坦化すると、コンタクトを取る箇所のILD72の厚さが場所によって変わってくる。ソース領域56、58およびドレイン領域57、59などシリコン層とコンタクトする箇所のILD72の厚さは厚く、キャパシタ69を構成する第2電極67とコンタクトする箇所のILD72の厚さは薄い。そのため、ILD72の薄い第2電極67とのコンタクトは、オーバーエッチして、図19のA部で示すように、第2電極67が削れて取られると、第2電極67とプラグ79とのコンタクトは第2電極67の側面から取るようになり接触抵抗が増大してコンタクト不良となる。また、図示しないが誘電膜である酸化膜66を突き抜けて第1電極64に達してキャパシタ69が短絡することもある。
これらを解決するために、CMP処理でストッパ膜を用いると、ストッパ膜のパターンを形成するためにフォトマスクを追加しなければならず製造コストが増大する。
このストッパ膜を回路形成領域に設けた場合について説明する。
回路形成領域84には、キャパシタ69とストッパ膜65が4箇所に形成されている。同図(b)は図12(b)に相当する図であるが、X−X線上にはキャパシタ69が形成されていない場合の図である。
ストッパ膜65の表面の高さをキャパシタ69の第2電極67より高くするために、ストッパ膜65を形成する箇所のILD72内には高さ調整用の第1ポリシリコン膜64、第2ポリシリコン膜67がキャパシタ69の第1電極64、第2電極67と同時に形成されている。このストッパ膜65を設けることで、ILD72の研磨量を所定量にすることができる(例えば、特許文献1)。
この回路形成領域の面積を減少させないために、層間絶縁膜の膜厚を管理するモニターパターンをスクライブラインに設けて、層間絶縁膜の膜厚を測定して管理する方法が報告されている(例えば、特許文献2)。
この発明の目的は、前記の課題を解決してコンタクト不良を防止できる半導体装置およびその製造方法を提供することにある。
また、前記研磨停止層の真下にポリシリコン層を有するとよい。
また、半導体基板上の層間絶縁膜上に形成されたパッド用電極と、該層間絶縁膜内に形成した上下二層の電極を有するキャパシタとを有する半導体装置において、前記パッド電極の真下および前記キャパシタ上部電極の真上の前記層間絶縁膜に研磨停止層を有する構成とする。
また、半導体基板上の層間絶縁膜上に形成されたパッド用電極を有する半導体装置の製造方法において、前記半導体基板上に第1層間絶縁膜を形成する工程と、前記パッド用電極を形成する箇所の真下で前記第1層間絶縁膜上に研磨停止層を形成する工程と、前記第1層間絶縁膜上と前記研磨停止層上に第2層間絶縁膜を形成する工程と、該第2層間絶縁膜を前記研磨停止層が露出するまで研磨し平坦化する工程と、前記研磨停止層の真上にパッド用電極を形成する工程とを含む製造方法とする。
前記半導体基板上に選択的に第1層間絶縁膜を形成する工程と、
第1導電材料を前記第1層間絶縁膜上に形成し、前記キャパシタを形成する箇所および前記パッド用電極を形成する箇所の真下の前記第1導電材料を残し他を除去する工程と、 前記半導体基板上全面に第2層間絶縁膜を形成する工程と、
第2電極材料を前記第1導電材料の真上の前記第2層間絶縁膜上に形成する工程と、
前記半導体基板上全面に第3層間絶縁膜を形成する工程と、
前記パッド用電極を形成する箇所の真下の前記第2導電材料の真上の前記第3層間絶縁膜上に研磨停止層を形成する工程と、
前記半導体基板上全面に第4層間絶縁膜を形成する工程と、
前記第4層間絶縁膜を前記研磨停止層が露出するまで平坦化する工程と、
前記研磨停止層の真上に前記パッド電極を形成する工程と、を含む製造方法とする。
また、前記第1層間絶縁膜が前記半導体基板を選択酸化した選択酸化膜であるとよい。 また、前記パッド用電極を形成する箇所の真下の前記第2導電材料の真上の前記第3層間絶縁膜上に研磨停止層を形成する工程において、前記キャパシタを形成する箇所の前記第2導電材料の真上の前記第3層間絶縁膜上にも研磨停止層を形成するとよい。
また、前記平坦化する工程の後または前記第5層間絶縁膜を形成する工程の後に、前記キャパシタを形成する箇所の前記研磨停止層を貫通し、第2導電材料に達するコンタクト孔を形成する工程を含むとよい。
また、前記コンタクト孔を形成する工程は、前記半導体基板に達するコンタクト孔を形成する工程と同時に、前記研磨停止層のエッチングレートが前記第1から第4または第1から第5層間絶縁膜のエッチングレートより小さい条件で行うとよい。
また、前記平坦化する工程をCMP処理で行うとよい。
また、このストッパ膜をパッド用電極形成箇所に設けることで、回路形成領域の面積の減少を防止できる。
また、キャパシタの第2電極に達する開口部と同時に半導体基板に達する開口部を形成する場合、キャパシタ上に形成されるストッパ膜のエッチングレートがILDのエッチングレートより小さい条件でエッチングを行うことで、キャパシタの第2電極が過度に削れることを防止することができて、コンタクト不良を防止できる。
また、このストッパ膜をパッド用電極形成箇所に設けることで、回路形成領域の面積の減少を防止できる。
図1(a)は、例えばCMOSとキャパシタ19が形成される回路形成領域34とそれを取り囲むチップ100の外周部に配置されたパッド用電極33を示す。
図1(b)において、CMOSはNMOSとPMOSで構成され、NMOSはp基板1の表面層に形成されたpウェル領域3に形成され、PMOSはp基板1の表面層に形成されたnウェル領域2に形成され、キャパシタ19とパッド用電極33はpウェル領域3上のLOCOS酸化膜5上に形成される。
NMOSはpウェル領域3の表面層に形成されるnソース領域6、nドレイン領域7とこれらの領域と接続するプラグ27とゲート酸化膜10とゲート電極12で構成される。また、PMOSはnウェル領域2の表面層に形成されるpソース領域8、pドレイン領域9とこれらの領域と接続するプラグ28とゲート酸化膜11とゲート電極13で構成される。これらのプラグ27、28は配線30、31と接続する。
また、パッド用電極33はLOCOS酸化膜5上のILD22内部に形成された第1ポリシリコン膜15、第2ポリシリコン膜18とILD22から露出したストッパ膜21上に形成される。
パッド用電極33下のストッパ膜21の表面の高さがキャパシタ19の第2電極17の表面の高さやソース領域/ドレイン領域の表面の高さより高くなるようにする。尚、表面の高さとは、ここでは半導体基板表面で最も低い表面からの高さをいう。
図2に示すように、p基板1の表面層に、図示しないフォトレジストをマスクにnウェル領域2を形成し、このときnウエル領域2上に形成された図示しない酸化膜をマスクにpウェル領域3を形成し、酸化膜を除去する。この酸化膜除去により、pウェル領域3の表面の高さよりnウェル領域1の表面の高さが低くなり、段差4が生じる。
つぎに、図3に示すように、素子分離のために、pウェル領域3上、pウェル領域3とnウェル領域1の境界付近にLOCOS酸化膜5を形成する。その後、図示しない犠牲酸化膜を形成し、nウェル領域1とpウェル領域3のそれぞれにイオン注入などによりゲート電極形成箇所下に図示しないチャネル領域を形成する。
つぎに、図5に示すように、キャパシタ19の誘電膜となる酸化膜16をCVDにより形成し、その上にポリシリコンでキャパシタ19の第2電極17と、高さ調整用の第2ポリシリコン膜18を同時に形成する。この第2ポリシリコン膜18を形成するのは、後で形成するパッド用電極33形成箇所に形成されるストッパ膜21の表面の高さをキャパシタ19形成箇所のストッパ膜20の表面の高さと同一にして、キャパシタ19の第2電極17がCMP処理で削られることを防止する。
つぎに、図6に示すように、第2電極17上と第2ポリシリコン膜18上にILD22となる酸化膜を形成し、この酸化膜上のキャパシタ19形成箇所とパッド用電極33形成箇所に窒化膜でストッパ膜20、21を形成する。その後、さらにその表面にILD22となる酸化膜をCVDで堆積させた後、このILD22となる酸化膜をパッド用電極33形成箇所のストッパ膜21が露出するまでCMP処理をして平坦化する。このとき、第2電極17上のストッパ膜20も露出する。尚、CPM処理した後はストッパ膜20、21は役目を終えるので削除しても構わない。
パッド用電極33形成箇所にストッパ膜21を形成することで、回路形成領域34の面積を小さくすることがない。
また、開口部24、25、26を同時にエッチングにより形成する際、第2電極20上に形成されるストッパ膜20のエッチングレートをILD22のエッチングレートより小さい条件で行うことで、第2電極17のオーバーエッチングを減少できるので、コンタクト不良を防止できる。
第2実施例との違いは、図6の工程で、ILD22となる酸化膜を第2電極17上および第2ポリシリコン膜18上に形成しないで、窒化膜のストッパ膜20、21を形成した点である。こうすることで、ストッパ膜20、21の形成と、第2電極17、第2ポリシリコン膜18の形成を1枚のマスクで同時にできるため、工程の短縮とフォトマスク枚数の削減ができる。
尚、パッド用電極33下のストッパ膜21はpウェル領域3上のLOCOS酸化膜5上に形成されており、その表面の高さはチップ100内で一番高くなる。
第3実施例との違いは、キャパシタ19がnウェル領域2上のLOCOS酸化膜5上にに形成されている点である。こうすることで、キャパシタ19となる部分の第2電極17上のB部にはnウエル領域2とpウェル領域3の段差分のILD22が形成される。
第2電極20と隣接してILD22上に配線35が形成された場合、このILD22が層間絶縁膜となって、配線35と第2電極17との間の絶縁を確保できる。
尚、パッド用電極33下のストッパ膜21はpウェル領域3上のLOCOS酸化膜5上に形成されており、その表面の高さはチップ100内で一番高くなる。
第3実施例との違いは、CMP処理での平坦化した後の図8(a)のILD22の表面36(スパッタ膜20、22の表面でもある)にさらにILDとなる酸化膜37を形成した点である。こうすることにより、窒化膜のストッパ膜20、21が多少CMP処理で削られても、ILD22の膜厚を十分厚く確保することができる。この場合も第4実施例と同様にILD22上に形成される配線35と第2電極17との間の絶縁を確保できる。
2 nウェル領域
3 pウェル領域
4 段差
5 LOCOS酸化膜
6 nソース領域
7 nドレイン領域
8 pソース領域
9 pドレイン領域
10、11 ゲート酸化膜
12、13 ゲート電極
14 第1電極
15 第1ポリシリコン膜
16 酸化膜
17 第2電極
18 第2ポリシリコン膜
19 キャパシタ
20、21 ストッパ膜
22 ILD
24、25、26 開口部
27、28、29 プラグ
30、31 配線
32 キャパシタ配線
33 パッド用電極
34 回路形成領域
35 配線
100 チップ
Claims (12)
- 半導体基板上の層間絶縁膜上に形成されたパッド用電極を有する半導体装置において、
前記パッド用電極の真下の前記層間膜に研磨停止層を有することを特徴とする半導体装置。 - 前記研磨停止層の真下にポリシリコン層を有することを特徴とする請求項1に記載の半導体装置。
- 半導体基板上の層間絶縁膜上に形成されたパッド用電極と、該層間絶縁膜内に形成した上下二層の電極を有するキャパシタとを有する半導体装置において、
前記パッド電極の真下および前記キャパシタ上部電極の真上の前記層間絶縁膜に研磨停止層を有することを特徴とする半導体装置。 - 半導体基板上の層間絶縁膜上に形成されたパッド用電極を有する半導体装置の製造方法において、
前記半導体基板上に第1層間絶縁膜を形成する工程と、前記パッド用電極を形成する箇所の真下で前記第1層間絶縁膜上に研磨停止層を形成する工程と、前記第1層間絶縁膜上と前記研磨停止層上に第2層間絶縁膜を形成する工程と、該第2層間絶縁膜を前記研磨停止層が露出するまで研磨し平坦化する工程と、前記研磨停止層の真上にパッド用電極を形成する工程とを含むことを特徴とする半導体装置の製造方法。 - 半導体基板上の層間絶縁膜上に形成されたパッド用電極と、該層間絶縁膜内に形成した上下二層の電極を有するキャパシタとを有する半導体装置の製造方法において、
前記半導体基板上に選択的に第1層間絶縁膜を形成する工程と、
第1導電材料を前記第1層間絶縁膜上に形成し、前記キャパシタを形成する箇所および前記パッド用電極を形成する箇所の真下の前記第1導電材料を残し他を除去する工程と、 前記半導体基板上全面に第2層間絶縁膜を形成する工程と、
第2電極材料を前記第1導電材料の真上の前記第2層間絶縁膜上に形成する工程と、
前記半導体基板上全面に第3層間絶縁膜を形成する工程と、
前記パッド用電極を形成する箇所の真下の前記第2導電材料の真上の前記第3層間絶縁膜上に研磨停止層を形成する工程と、
前記半導体基板上全面に第4層間絶縁膜を形成する工程と、
前記第4層間絶縁膜を前記研磨停止層が露出するまで平坦化する工程と、
前記研磨停止層の真上に前記パッド電極を形成する工程と、を含むことを特徴とする半導体装置の製造方法。 - 前記平坦化する工程の後に前記半導体基板全面に第5層間絶縁膜を形成する工程を含むことを特徴とする請求項5に記載の半導体装置の製造方法。
- 前記第1層間絶縁膜が前記半導体基板を選択酸化した選択酸化膜であることを特徴とする請求項5または6のいずれかに記載の半導体装置の製造方法。
- 前記パッド用電極を形成する箇所の真下の前記第2導電材料の真上の前記第3層間絶縁膜上に研磨停止層を形成する工程において、前記キャパシタを形成する箇所の前記第2導電材料の真上の前記第3層間絶縁膜上にも研磨停止層を形成することを特徴とする請求項5〜7のいずれか一項に記載の半導体装置の製造方法。
- 前記平坦化する工程の後または前記第5層間絶縁膜を形成する工程の後に、前記キャパシタを形成する箇所の前記研磨停止層を貫通し、第2導電材料に達するコンタクト孔を形成する工程を含むことを特徴とする請求項8に記載の半導体装置の製造方法。
- 前記コンタクト孔を形成する工程は、前記半導体基板に達するコンタクト孔を形成する工程と同時に、前記研磨停止層のエッチングレートが前記第1から第4または第1から第5層間絶縁膜のエッチングレートより小さい条件で行うことを特徴とする請求項9に記載の半導体装置の製造方法。
- 前記研磨停止層がシリコン窒化膜からなり、前記第1から第4または第1から第5層間絶縁膜がシリコン酸化膜からなることを特徴とする請求項5〜10のいずれか一項に記載の半導体装置の製造方法。
- 前記平坦化する工程をCMP処理で行うことを特徴とする請求項5〜11のいずれか一項に記載の半導体装置の製造方法。
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A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20060516 |
|
RD02 | Notification of acceptance of power of attorney |
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|
RD04 | Notification of resignation of power of attorney |
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A977 | Report on retrieval |
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|
RD02 | Notification of acceptance of power of attorney |
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RD04 | Notification of resignation of power of attorney |
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A61 | First payment of annual fees (during grant procedure) |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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R150 | Certificate of patent or registration of utility model |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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S111 | Request for change of ownership or part of ownership |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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R350 | Written notification of registration of transfer |
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R250 | Receipt of annual fees |
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