JP2009105261A - 半導体装置 - Google Patents
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Abstract
【課題】メタルCMP本来の平坦化効果を維持しつつ、マスクずれが発生してもトランジスタ特性の不均一性を可能な限り抑制し得るような、メタルダミーパターンの構造を提案する。
【解決手段】ゲート電極1の上方に形成されたメタルダミーパターン6は、ゲート長方向D1に延びており、かつ、その両端がゲート電極1の領域から突き出している。配線のマスクずれの発生により、メタルダミーパターン6の位置が設計時からずれた場合であっても、ゲート電極1の領域内において、ゲート電極1の中心GCから見たメタルダミーパターン6の形状は、左右対称性が保たれる。
【選択図】図3
【解決手段】ゲート電極1の上方に形成されたメタルダミーパターン6は、ゲート長方向D1に延びており、かつ、その両端がゲート電極1の領域から突き出している。配線のマスクずれの発生により、メタルダミーパターン6の位置が設計時からずれた場合であっても、ゲート電極1の領域内において、ゲート電極1の中心GCから見たメタルダミーパターン6の形状は、左右対称性が保たれる。
【選択図】図3
Description
本発明は半導体装置に関するものであり、特にメタルCMP(Chemical Mechanical Polishing)用ダミーパターンの生成技術に関する。
半導体装置のパターン微細化に伴って、多層配線における層間絶縁膜の平坦化技術として、メタルCMP技術が使用されるに至っている。
従来、パターンの粗密差が大きい半導体装置にメタルCMPを適用する場合には、パターン密度の小さい部分(粗の部分)が過度に削られ易くなるため、この点を回避してパターン剥がれを防止するとともに層間絶縁膜のより一層の平坦化を実現するべく、本来必要な正規パターン以外に、ダミーパターンをパターン密度の小さい領域に設けることが提案されている(特許文献1参照)。このようなダミーパターンの形成過程は、配線パターンのレイアウト設計のデザインルール、及び、マスクパターンを作成する際のデータ量によって異なる。
特開平9−306996号公報
特開2002−373896号公報(図1、図2)
H.P Tuinhout,et al.,"Test Structures for Investigation of Metal Coverage Effects on Mosfet Matching",Proc.IEEE 1997 Int.Conference on Micorelectoronic Test Structures,Vol.11,pp.179-183,Mar. 1997
比較的大きい、例えばゲート長が10μm前後のゲート長を有するMOSFET(Metal Oxide Semiconductor Field Effect Transistor)を半導体基板上に形成する場合には、当該MOSFET形成領域におけるパターン密度が他の部分よりも小さくなってしまう。このため、このような半導体装置の製造時にメタルCMPを適用すると、MOSFET形成領域に過度侵食が発生する可能性が高くなり、所望の平坦度が得られなくなるおそれがある。そこで、比較的大きいゲート長を有するMOSFETのゲート電極の上方に、メタルCMP用のメタルダミーパターンを配置する必要性が生じる。
ところが、非特許文献1によると、MOS構造トランジスタの上部をメタル層で被覆する場合に、ドレイン電流の劣化等のトランジスタの特性変動が起こることが報告されている。このため、ゲート電極の上方にダミーパターンを形成する場合、複数のMOS構造トランジスタ各々の特性を均一化することが困難になる、という問題が生じる。
そこで、特許文献2では、比較的大きいゲート長を有するMOSFETに対してメタルCMP本来の目的を果たしつつ、素子特性の均一化を図ることを目的として、素子に対してゲート長方向のチャネル中心を幾何中心としてダミーパターンを配置する構造が提案されている。この場合、マスク寸法通りに仕上がれば、デバイス上から見た平面図は図16のようになり、図16におけるI−II線の断面構造は図17のようになる。
しかしながら、実際の製造プロセスでは、メタル配線のマスクずれが生じる。メタル配線のマスクずれが生じた場合、図16および図17のデバイス構造は、図18および図19のように仕上がり形状が変化する。特に、ゲート長方向においてマスクずれが生じたことによって、ゲート電極の中心GCから見たときのメタルダミーパターンの左右対称性が失われている。これにより、ソース・ドレイン間における電流の流れる向きによるトランジスタ特性の不一致が生じる。このようなトランジスタ特性の不一致は、特に、ペア性を重視するカレントミラー回路や差動入力部などのアナログ回路特性にとって好ましくない。
前記の問題に鑑み、本発明は、メタルCMP本来の平坦化効果を維持しつつ、マスクずれが発生してもトランジスタ特性の不均一性を可能な限り抑制し得るような、メタルダミーパターンの構造を提案することを目的とする。
本発明は、半導体装置として、半導体基板と、前記半導体基板上に形成されており、ソースおよびドレインとなる第1および第2主電極領域と、前記ソースおよびドレイン間を流れる電流を制御するためのゲート電極とを有するMOS構造トランジスタと、前記MOS構造トランジスタの上に構成された配線層において、前記ゲート電極の上方に形成されたメタルダミーパターンとを備え、前記メタルダミーパターンは、ゲート長方向に延びており、かつ、両端が前記ゲート電極の領域から突き出しているものである。
本発明によると、ゲート電極の上方に形成されたメタルダミーパターンは、ゲート長方向に延びており、かつ、両端がゲート電極の領域から突き出している。このため、配線のマスクずれの発生により、メタルダミーパターンの位置が設計時からずれた場合であっても、ゲート電極の領域内において、ゲート電極の中心から見たメタルダミーパターンの形状は、左右対称性が保たれる。したがって、メタルダミーパターンが各MOS構造トランジスタに対して与えるトランジスタ特性の劣化への影響は、マスクずれが生じた場合でも、均一となる。
本発明によると、マスクずれが生じた場合でも、ゲート電極の領域内において、メタルダミーパターンの形状が左右対称性を保つため、メタルCMP本来の平坦化の目的を果たしつつ、各MOS構造トランジスタの特性を均一化することができる。
以下、本発明を実施するための最良の形態について、図面を参照しながら説明する。
(実施形態1)
図1は本発明の実施形態1に係る半導体装置における複数のMOS構造トランジスタ(MOSFET)を示す平面図である。また図2は複数のMOS構造トランジスタのうち任意の一つの構造を示す縦断面図あり、図1の線A1−A2における縦断面図に相当している。
図1は本発明の実施形態1に係る半導体装置における複数のMOS構造トランジスタ(MOSFET)を示す平面図である。また図2は複数のMOS構造トランジスタのうち任意の一つの構造を示す縦断面図あり、図1の線A1−A2における縦断面図に相当している。
図1および図2に示すとおり、半導体基板10上に形成されたMOS構造トランジスタは、ソースおよびドレインとなる第1および第2主電極領域2,3(以下、単にソース2およびドレイン3と呼ぶ場合もある)と、ソース−ドレイン間を流れる電流を制御するためのゲート電極1とを有する。第1および第2主電極領域2,3は半導体基板10内部に向けて形成されている。ゲート電極1は、半導体基板10の主面10S上における第1および第2主電極領域2,3の間の部分に形成されたゲート絶縁膜7の上面上に形成されている。
ここで、ゲート長方向すなわちソース−ドレイン間の電流が流れる方向を第1方向D1と規定し、ゲート幅方向を第2方向D2と規定し、半導体基板10の主面に直交する方向を第3方向D3と規定する。第1方向D1、第2方向D2および第3方向D3は互いに直交している。第1および第2主電極領域2,3は、第1方向D1に関して対向配置されている。また、ゲート電極1並びに第1および第2主電極領域2,3は第2方向D2に沿って延在している。また、ゲート電極1のゲート長(トランジスタチャネル長)Lは、例えば3μmから10μm前後の値であって、比較的大きいものとする。
そして、半導体基板10の主面10S上、およびゲート電極1の上面1Sおよび側面1W上には、MOS構造トランジスタを覆う層間絶縁膜11が形成されている。そして、層間絶縁膜11内には、ソース用コンタクトホール8およびドレイン用コンタクトホール9が形成されている。なお、両コンタクトホール8,9はともに金属プラグで充填されている。
さらに、層間絶縁膜11の上面11S上に配線層が構成されており、この配線層において、ゲート電極1の上方に、メタルダミーパターン6が形成されている。配線層がアルミニウムを用いるものである場合は、メタルダミーパターン6はアルミニウムの膜から成る。
メタルダミーパターン6は第1方向D1に沿って延在しており、第2方向D2に関して幅WD(<トランジスタチャネル幅W)を有する。また、第1方向D1における長さはゲート長Lよりも長く、ゲート電極1の領域から突き出し長DAだけ突き出している。この突き出し長DAは、第1方向D1におけるマスク最大ずれ距離以上に設定するのが好ましい。突き出し長DAは露光装置の性能に依存するが、具体的には例えば、およそ0.1μm〜0.2μmとなるか、またはゲート長Lが2μm程度のときはゲート長の5%〜10%、ゲート長Lが10μm程度のときはゲート長の1〜2%という値を取る。またメタルダミーパターン6は、第2方向D2においてソース・ドレイン端から間隔DBを有している。この間隔DBは、第2方向D2におけるマスク最大ずれ距離以上に設定するのが好ましい。さらに、第1方向D1において、メタルダミーパターン6の幾何中心はゲート電極1の幾何中心GCと一致している。
また、層間絶縁膜11の上面11Sのうち、ソース2の直上方に位置する部分にはアルミニウムの膜から成るソース電極4が形成されており、ドレイン3の直上方に位置する部分にはアルミニウムの膜から成るドレイン電極5が形成されている。ここで第3方向D3におけるメタルダミーパターン6の厚さは、ソース電極4およびドレイン電極5の厚さと等しい。メタルダミーパターン6の寸法は、具体的には、ソース電極4とドレイン電極5とで挟まれたゲート電極1の上方領域におけるパターンの密度が所定の値以上になるように、決定される。
本実施形態の特徴は、ゲート電極1に対するメタルダミーパターン6の配置位置にある。すなわち本実施形態では、メタルダミーパターン6は第1方向D1に延びており、突き出し長DAを有し、かつ、第2方向D2においてソース・ドレイン端から間隔DBを有している。
図3および図4はマスクずれが生じた場合における、本実施形態に係る半導体装置におけるMOS構造トランジスタを示す平面図および断面図である。図3および図4では、図1および図2の構造において、メタルのマスクが第1方向D1においてD1M、第2方向D2においてD2Mだけずれたものとしている。
図3および図4から分かるように、ゲート長方向すなわち第1方向D1に延びたメタルダミーパターン6に突き出し長DAを設定していたため、第1方向D1において距離D1Mのマスクずれが生じた場合でも、メタルダミーパターン6の両端はゲート電極1の領域から突き出している。すなわち、ゲート長Lの範囲すなわちゲート電極1の領域内において、ゲート電極1の中心GCから見たメタルダミーパターン6の形状は、左右対称性が保たれている。したがって、メタルダミーパターン6が各MOS構造トランジスタに対して与えるトランジスタ特性の劣化への影響は、マスクずれが生じた場合でも、均一となる。
また、第2方向D2においてソース・ドレイン端から間隔DBを有していたため、第2方向D2において距離D2Mのマスクずれが生じた場合でも、メタルダミーパターン6がチャネル領域からはみ出ることはない。このため、チャネル領域上のメタル面積率も一定に保つことができる。
以上のように本実施形態によると、ゲート長方向に延びるメタルダミーパターンに所定の突き出し長を設定したため、マスクずれが生じた場合でも、その両端がゲート電極の領域から突き出すように配置される。したがって、メタルCMPの目的である平坦化を実現しつつ、マスクずれが生じた場合であっても、ゲート電極の領域において、メタルダミーパターンの形状の左右対称性を保つことができる。したがって、デバイス特性の均一化を実現することができる。
(実施形態2)
本発明の実施形態2は、上述した実施形態1に係る半導体装置の改良に関するものである。図5は本実施形態に係る半導体装置のMOS構造トランジスタを示す平面図であり、図1と共通の構成要素には図1と同一の符号を付している。なお、図5の線A3−A4における縦断面図は、図2と同様である。
本発明の実施形態2は、上述した実施形態1に係る半導体装置の改良に関するものである。図5は本実施形態に係る半導体装置のMOS構造トランジスタを示す平面図であり、図1と共通の構成要素には図1と同一の符号を付している。なお、図5の線A3−A4における縦断面図は、図2と同様である。
図5に示すように本実施形態では、ゲート電極1の上方において、実施形態1で示した突き出し長DAを有するメタルダミーパターン6が複数個、第2方向D2すなわちゲート幅方向に並んでストライプ状に配置されている。例えば、MOS構造トランジスタのチャネル幅がデザインルールの許容する最大配線幅よりも広くなる場合、図5に示すように、複数のメタルダミーパターン6をストライプ状に配置させる。このとき、メタルダミーパターン6の本数は、ソース電極4とドレイン電極5とに挟まれたゲート電極1の直上方領域におけるパターンの密度が所定の値以上になるように、定めればよい。
なお、図5では、メタルダミーパターン6同士の間隔PAは均等であるものとしているが、図6に示すように、必ずしも均等にしなくてもかまわない。
以上のように本実施形態によると、実施形態1で示したメタルダミーパターンをストライプ状に配置することによって、チャネル幅が広いMOS構造トランジスタに関しても、メタルCMPの目的である平坦化を実現しつつ、マスクずれが生じた場合であっても、ゲート電極の領域において、メタルダミーパターンの形状の左右対称性を保つことができる。したがって、デバイス特性の均一化を実現することができる。
(実施形態3)
本発明の実施形態3は、上述した実施形態1に係る半導体装置の改良に関するものである。図7は本実施形態に係る半導体装置のMOS構造トランジスタを示す平面図であり、図1と共通の構成要素には図1と同一の符号を付している。また図8は図7の線A5−A6における縦断面図、図9は図7の線A7−A8における縦断面図である。
本発明の実施形態3は、上述した実施形態1に係る半導体装置の改良に関するものである。図7は本実施形態に係る半導体装置のMOS構造トランジスタを示す平面図であり、図1と共通の構成要素には図1と同一の符号を付している。また図8は図7の線A5−A6における縦断面図、図9は図7の線A7−A8における縦断面図である。
図7〜図9に示すように本実施形態では、実施形態1に係るMOS構造トランジスタをよりコンパクトに実現するために、メタルダミーパターン6と第1および第2のメタル電極としてのソース電極4およびドレイン電極5とが、第1方向D1すなわちゲート長方向においてオーバーラップすることを許容している。すなわち、ソース用コンタクト8およびドレイン用コンタクト9を、ゲート電極1からデザインルールが許容し得る最近接距離DDの間隔で配置している。また、メタルダミーパターン6を、デザインルールが許容する最近接距離DCの間隔でソース電極4およびドレイン電極5と離間させている。
このような構造によって、MOS構造トランジスタをアレイ配置したときの単位面積あたりのトランジスタ数を増加させることができ、実施形態1と同様の効果を得つつ、省面積化を実現させることができる。
なお、図7では、メタルダミーパターン6は、ゲート幅方向において、ソース電極4およびドレイン電極5の片側のみに配置されているが、例えば図10に示すように、ソース電極4およびドレイン電極5の両側に配置してもかまわない。また、図7および図10の例では、メタルダミーパターン6は、ゲート長方向においてソース電極4およびドレイン電極5の両方とオーバーラップしているが、いずれか一方のみとオーバーラップしている場合であっても、省面積化の効果を得ることができる。
(配線層構造および配線材料が異なる例)
上述した各実施形態では、MOS構造トランジスタの上に構成される配線層は、層間絶縁膜の上面上に構成されており、この配線層に形成される配線およびメタルダミーパターンは、例えばアルミニウムによって形成されるものとした。ただし、本発明は、このような配線層構造および配線材料に限定されるものではない。例えば、配線およびメタルダミーパターンの材料が銅であり、層間絶縁膜の上面に形成された溝に埋め込まれて形成される構造であっても、上述した各実施形態と同様の効果が得られる。この場合、平面図は上述の各実施形態と同様であるが、断面図は異なる。
上述した各実施形態では、MOS構造トランジスタの上に構成される配線層は、層間絶縁膜の上面上に構成されており、この配線層に形成される配線およびメタルダミーパターンは、例えばアルミニウムによって形成されるものとした。ただし、本発明は、このような配線層構造および配線材料に限定されるものではない。例えば、配線およびメタルダミーパターンの材料が銅であり、層間絶縁膜の上面に形成された溝に埋め込まれて形成される構造であっても、上述した各実施形態と同様の効果が得られる。この場合、平面図は上述の各実施形態と同様であるが、断面図は異なる。
銅(Cu)は、配線材料として広く用いられているアルミニウム(Al)よりも比抵抗が低く、かつ高電流密度が可能である。このため、高集積が必要となったデバイス部品や高電流密度を必要とする半導体製品への適用が進んでいる。また、銅を用いる場合、従来のパターニング技術を適用すると材質の腐食が起こるため、絶縁層に予め形成した溝に銅を配線材料として埋め込み、その後に不要な銅を化学的機械的研磨(メタルCMP)により形成するダマシン法が用いられている。また、下層配線と上層配線とを接続するために、コンタクト用導電体として、同じく銅を埋め込んだコンタクトが用いられている。さらに、いわゆるデユアルダマシン法によれば、ダマシン法で形成された下層配線に対して、コンタクトと上層配線とが同時に形成される。
ダマシン法やデュアルダマシン法においても、アルミニウム配線の場合と同様に、ダミーパターンの生成を必要としており、かつ、メタルによる素子への影響も同様に発生している。
図11は実施形態1において配線材料を銅に変更した場合の構造を示す縦断面図であり、図1の線A1−A2における縦断面図である。メタルダミーパターン6、並びにソース電極4およびドレイン電極5は、銅によって形成されており、層間絶縁膜11の上面11Sに形成された溝に埋め込まれている。ダマシン法またはデユアルダマシン法を用いた微細プロセスにおいてマスクずれが生じた場合であっても、実施形態1と同様に、メタルダミーパターン6の両端はゲート電極1の領域から突き出すことになり、ゲート長Lの範囲において、メタルダミーパターン6の形状は左右対称性が保たれる。図12はマスクずれが生じた場合におけるMOS構造トランジスタの断面図である。したがって、メタルCMPの目的である平坦化を実現しつつ、マスクずれが生じた場合であってもメタルダミーパターン6の左右対称性を保つことができる。
また、実施形態2,3において配線材料を銅に変更した場合も、実施形態2,3と同様の効果が得られる。図13および図14は実施形態3において配線材料を銅に変更した場合の構造を示す縦断面図であり、図13は図7の線A5−A6における縦断面図、図14は図7の線A7−A8における断面図である。
(適用される回路例)
上述した各実施形態に係るMOS構造トランジスタは、回路における様々なトランジスタに用いることができるが、特に、アナログ回路における差動対またはカレントミラー対を構成するトランジスタに用いるのが効果的である。
上述した各実施形態に係るMOS構造トランジスタは、回路における様々なトランジスタに用いることができるが、特に、アナログ回路における差動対またはカレントミラー対を構成するトランジスタに用いるのが効果的である。
図15は差動増幅回路の回路構成の一例である。図15の回路構成において、上述したMOS構造トランジスタを差動対M1,M2に適用することによって、メタルダミーパターンによる特性劣化が差動対M1,M2を成すペアトランジスタで均一となるため、オフセット電圧の抑制が期待できる。また、上述したMOS構造トランジスタをカレントミラー対M5,M6に適用することによって、メタルダミーパターンによる特性劣化がカレントミラー対M5,M6を成すペアトランジスタで均一となるため、オフセット電流の抑制が期待できる。なお、図15はあくまでも回路構成の一例であり、差動対またはカレントミラー対を含む他のアナログ回路にも適用することができる。
本発明に係るメタルダミーパターンは、配線のマスクずれを考慮した構造を有し、半導体装置における素子特性の均一化に有用であり、差動増幅回路の入力段やカレントミラー回路などのアナログ基本回路、またアナログ基本回路を搭載したアナログMOS集積回路にも応用が可能である。
1 ゲート電極
2 第1主電極領域(ソース)
3 第2主電極領域(ドレイン)
4 第1メタル電極(ソース電極)
5 第2メタル電極(ドレイン電極)
6 メタルダミーパターン
10 半導体基板
11 層間絶縁膜
11S 層間絶縁膜の上面
D1 第1方向(ゲート長方向)
D2 第2方向(ゲート幅方向)
M1,M2 差動対を構成するトランジスタ
M5,M6 カレントミラー対を構成するトランジスタ
2 第1主電極領域(ソース)
3 第2主電極領域(ドレイン)
4 第1メタル電極(ソース電極)
5 第2メタル電極(ドレイン電極)
6 メタルダミーパターン
10 半導体基板
11 層間絶縁膜
11S 層間絶縁膜の上面
D1 第1方向(ゲート長方向)
D2 第2方向(ゲート幅方向)
M1,M2 差動対を構成するトランジスタ
M5,M6 カレントミラー対を構成するトランジスタ
Claims (6)
- 半導体基板と、
前記半導体基板上に形成されており、ソースおよびドレインとなる第1および第2主電極領域と、前記ソースおよびドレイン間を流れる電流を制御するためのゲート電極とを有するMOS構造トランジスタと、
前記MOS構造トランジスタの上に構成された配線層において、前記ゲート電極の上方に形成されたメタルダミーパターンとを備え、
前記メタルダミーパターンは、ゲート長方向に延びており、かつ、両端が前記ゲート電極の領域から突き出している
ことを特徴とする半導体装置。 - 請求項1において、
前記メタルダミーパターンは、複数個、ゲート幅方向に並んでストライプ状に、配置されている
ことを特徴とする半導体装置。 - 請求項1において、
前記配線層に形成されており、前記第1および第2主電極領域とそれぞれ電気的に接続された第1および第2のメタル電極を備え、
前記メタルダミーパターンは、前記第1および第2のメタル電極と離間しており、かつ、ゲート長方向において、前記第1および第2のメタル電極の少なくともいずれか一方とオーバーラップしている
ことを特徴とする半導体装置。 - 請求項1において、
前記メタルダミーパターンは、前記MOS構造トランジスタを覆う層間絶縁膜の上面上に、形成されている
ことを特徴とする半導体装置。 - 請求項1において、
前記メタルダミーパターンは、前記MOS構造トランジスタを覆う層間絶縁膜の上面に形成された溝に埋め込まれている
ことを特徴とする半導体装置。 - 請求項1において、
前記MOS構造トランジスタは、アナログ回路における差動対またはカレントミラー対を構成するトランジスタである
ことを特徴とする半導体装置。
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Citations (1)
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