JP2022027604A - 集積回路素子 - Google Patents

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Abstract

Figure 2022027604000001
【課題】前段プロセス（ＦＥＯＬ）素子としての負荷抵抗器を含む集積回路素子を提供する。
【解決手段】集積回路素子１００は、アクティブ領域ＡＡＸ及びアクティブ領域ＡＡＤの間のゲート構造と、アクティブ領域ＡＡＸを上から覆うＳ／Ｄ金属部分ＳＤＭＸと、のアクティブ領域ＡＡＤを上から覆うＳ／Ｄ金属部分ＳＤＭＤと、を含むトランジスタを備える。Ｓ／Ｄ金属部分ＳＤＭＲ１を含む負荷抵抗器は、誘電体層ＦＯＸ１に位置決めされかつＳ／Ｄ金属部分ＳＤＭＸ及びＳ／Ｄ金属部分ＳＤＭＤと同じ層に位置する。介在層孔Ｖ３は、Ｓ／Ｄ金属部分ＳＤＭＸを上から覆う。介在層孔Ｖ１及び介在層孔Ｖ２は、Ｓ／Ｄ金属部分ＳＤＭＲ１を上から覆い、かつ、第１の導電構造ＭＳ２は、介在層孔Ｖ３をの介在層孔Ｖ２に電気的に接続するために用いられる。
【選択図】図１Ｂ

Description

本明細書は集積回路素子に関し、特に前段プロセス素子としての負荷抵抗器を含む集積回路素子である。
集積回路（ｉｎｔｅｇｒａｔｅｄ ｃｉｒｃｕｉｔ、ＩＣ）は負荷抵抗器を含むことにより回路能力を金属酸化物半導体（ｍｅｔａｌ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ、ＭＯＳ）トランジスタの提供する能力以外に拡張する場合がある。電流モード論理（ｃｕｒｒｅｎｔ ｍｏｄｅ ｌｏｇｉｃ、ＣＭＬ）及び他の回路は常に負荷抵抗に依存して印加された電流に基づいて電圧降下を生成する。
ＩＣは一般的に一つ又は複数のＩＣレイアウトパターンに基づいて製造された多くのＩＣ素子を含む。ＩＣレイアウトパターンは階層式であり、かつＩＣ素子の設計仕様に基づいてより高いレベルの機能を実行するモジュールを含む。これらのモジュールは常にユニットの組み合わせで構成され、そのうち各モジュールは特定の機能を実行するための一つ又は複数のＩＣ構造を示す。
より高いレベルのモジュールを形成しかつ外部接続を実現するために、ユニット及び他のＩＣ特徴は複数の上部金属被覆層に形成された相互接続構造により互いに配線される。ユニット配置及び相互接続配線はＩＣ素子の全体設計プロセスの一部である。様々な電子設計自動化（ｅｌｅｃｔｒｏｎｉｃ ｄｅｓｉｇｎＡｕｔｏｍａｔｉｏｎ、ＥＤＡ）ツールはＩＣ素子の設計を生成し、修正し検証し、同時に設計及び製造仕様に合致することを確保するために用いられる。
本開示のいくつかの実施例は集積回路素子を開示する。集積回路素子は、トランジスタと、負荷抵抗と、第１の介在層孔と、第２の介在層孔と、第３の介在層孔と、第１の導電構造とを含む。トランジスタは、第１のアクティブ領域と第２のアクティブ領域との間のゲート構造と、第１のアクティブ領域を上から覆う第１のソース／ドレインメタル部分と、第２のアクティブ領域を上から覆う第２のソース／ドレインメタル部分と、を含む。負荷抵抗器は、誘電体層に位置決めされかつ第１のソース／ドレインメタル部分及び第２のソース／ドレインメタル部分と同じ層に位置する第３のソース／ドレインメタル部分を含む。第１の介在層孔は、第１のソース／ドレイン金属部分を上から覆う。第２の介在層孔及び第３の介在層孔は、第３のソース／ドレインメタル部分を上から覆う。第１の導電構造は、第１の介在層孔を第２の介在層孔に電気的に接続するために用いられる。
添付図面を参照しながら読むと、以下の詳細な説明から本開示のいくつかの実施例の態様を最適に理解することができる。注意すべきことは、業界の標準的な実務に基づいて、様々な特徴を比率に応じて描画しない。実際に、明確に説明するために、様々な特徴のサイズを任意に増加させるか又は減少させることが
いくつかの実施例に係るＩＣ部品の図面である。 いくつかの実施例に係るＩＣ部品の図面である。 いくつかの実施例に係るＩＣ部品の図面である。 いくつかの実施例に係るＩＣ部品の図面である。 いくつかの実施例に係るＩＣ部品の図面である。 いくつかの実施例に係るＩＣ部品の図面である。 いくつかの実施例に係るＩＣ部品の図面である。 いくつかの実施例に係るＩＣ部品の概略図である。 いくつかの実施例に係るＩＣ部品の概略図である。 いくつかの実施例に係るＩＣ部品の概略図である。 いくつかの実施例に係るＩＣ部品の概略図である。 いくつかの実施例に係るＩＣ部品の図面である。 いくつかの実施例に係るＩＣ部品の図面である。 いくつかの実施例に係るＩＣ部品の図面である。 はいくつかの実施例に係るＩＣ部品の図面である。 いくつかの実施例に係るＩＣ素子を操作する方法のフローチャートである。 いくつかの実施例に係る様々な製造段階にあるＩＣ素子の図面である。 いくつかの実施例に係る様々な製造段階にあるＩＣ素子の図面である。 いくつかの実施例に係る様々な製造段階にあるＩＣ素子の図面である。 いくつかの実施例に係る様々な製造段階にあるＩＣ素子の図面である。 いくつかの実施例に係るＩＣ素子を製造する方法のフローチャートである。 いくつかの実施例に係るＩＣレイアウトパターンを生成する方法のフローチャートである。 いくつかの実施例に基づいてＩＣレイアウトパターンを示す。 いくつかの実施例に基づいてＩＣレイアウトパターンを示す。 いくつかの実施例に係る電子設計自動化（ＥＤＡ）システムのブロック図である。 いくつの実施形態に係るＩＣ製造システム及びそれに関連するＩＣ製造フローのブロック図である。
以下の開示内容は多くの異なる実施例又は実施例を提供することにより、提供された標の異なる特徴を実施する。以下、部品、材料、値、ステップ、動作、配置又は類似な特定例を説明し、本発明の実施の形態を簡単に説明する。当然、これらは例示的のみでありかつ限定的ではない。その他の部品、値、動作、材料、配置又は類似なものは想定される。例えば、以下の説明において、第１の特徴が第２の特徴の上方又は第２の特徴に形成されることは、直接接触することで第１の特徴及び第２の特徴を形成する実施例を含んで、且つ第１の特徴と第２の特徴との間に別の特徴を形成することにより第１の特徴と第２の特徴が直接接触して形成もよい。また、本開示のいくつか実施例は各実施例において素子符号及び／又はアルファベットを繰り返してもよい。この繰り返しは説明を簡略化しかつ明瞭な目的を達成するためであり、かつ自体が述べた各実施例及び／又は配置の間の関係を指示しない。
また、説明を容易にするために、本明細書は空間相対的用語（例えば「…の下」、「…の下方」、「下部」、「…上方」、「上部」及び類似なもの）を使用して各図に図示された一つの素子又は特徴と他の素子（又は複数の素子）又は特徴（又は複数の特徴）との関係を説明することができる。諸図に描かれた指向性の以外に、空間相対的用語は使用又は操作中の素子の異なる配向を含むことを意図する。装置は他の方式で（９０度回転するか又は他の方向にある）方向を特定するので本明細書で使用された空間相対的説明語を同様に解読することができる。
以下に提供された対象の異なる特徴を実施するための多くの異なる実施例又は実例を提供する。以下に、本願の実施の形態の一部を簡略化するために、構成要素、数値、作用、材料、配置等の具体例を示す。当然のことながら、これらは単に実施例であり、かつ限定するものではない。その他の構成要素、数値、動作、材料、配置等は、想定される。例えば、以下の説明において第１の特徴が第２の特徴の上又は第２の特徴の上に形成されることはそのうち第１の特徴と第２の特徴が直接接触するように形成される実施例を含むことができ、かつそのうち追加の特徴が第１の特徴と第２の特徴との間に形成されることにより第１の特徴と第２の特徴が直接接触しないように形成される実施例を含むことができる。また、本開示のいくつかの実施例は様々な実施例において要素符号及び／又はアルファベットを繰り返すことができる。この繰り返しは簡略化及び明確化の目的であり、かつそれ自体は説明された様々な実施例及び／又は配置の間の関係を示さない。
また、簡単に説明するために、本明細書で「下にある」、「下にある」、「下にある」、「下にある」、「上にある」、「上にある」及びその類似用語のような空間相対用語を使用することにより、様々な図に示された一つの素子又は特徴と別の（別の）素子又は特徴との関係を説明することができる。各図に示された指向性以外に、これらの空間相対用語は素子の使用中又は操作中の異なる指向性をカバーしようとする。装置は他の方式で配向（９０度回転するか又は他の配向）することができ、かつ同様に本明細書に使用される空間相対説明語を対応して解釈することができる。
様々な実施例において、ＩＣ素子はＩＣ（例えば、ＣＭＬ回路）の負荷抵抗として用いられるソース／ドレイン（ｓｏｕｒｃｅ／ｄｒａｉｎ、Ｓ／Ｄ）金属部分を含む。ここで他の構造（例えば、例えば薄膜抵抗器の後段プロセス（ｂａｃｋ－ｅｎｄ－ｏｆ－ｌｉｎｅ、ＢＥＯＬ）構造）を負荷抵抗器として用いる方法と比較して、Ｓ／Ｄ部分及び他の前段プロセス（ｆｒｏｎｔ－ｅｎｄ－ｏｆ－ｌｉｎｅ、ＦＥＯＬ）素子（例えば、ＭＯＳトランジスタ）を含むことにより、ＩＣ素子は減少した面積要件及び寄生容量を有し、かつこれにより減少した電力及び増大した速度を有する。いくつかの実施例において、負荷抵抗器を含むＩＣ素子がＦＥＯＬ素子であるため、対応するＩＣレイアウトは負荷抵抗器がＦＥＯＬ素子ではない方法におけるＩＣレイアウトより拡張しやすい。
図１Ａ～図１Ｇはいくつかの実施例に係るＩＣ素子１００の図面であり、このＩＣ素子１００は負荷抵抗として用いられるＳ／Ｄ金属部ＳＤＭＲ１を含み、この負荷抵抗はＭＯＳトランジスタに含まれるＳ／Ｄ金属部ＳＤＭＸに電気的に接続される。様々な実施例において、ＩＣ素子１００は方法５００及び／又は６００の操作のうちの一部又は全部を実行することにより形成され、及び／又は以下の図４Ａ～図７Ｂに関して説明されたＩＣレイアウトパターン７００Ａ又は７００Ｂに基づいて配置される。いくつかの実施例において、ＩＣ素子１００は以下の図９に関して説明するＩＣ製造業者／製造業者（「ウェハ製造業者」）９５０により製造されたＩＣ素子９６０に含まれる。
様々な実施例において、以下にさらに説明するように、一つ又は複数のＳ／Ｄ金属部分（例えば、Ｓ／Ｄ金属部分ＳＤＭＲ１）は対応する誘電体層（例えば、誘電体層ＦＯＸ１）に位置決めされることにより負荷抵抗器として用いられ、これにより一つ又は複数の基板部分（例えば、アクティブ領域ＡＡＸ）と電気的に分離され、かつ少なくとも二つの誘電体層孔（例えば、誘電体層孔Ｖ１及びＶ２）に電気的に接続され、この少なくとも二つの誘電体層孔はこれにより一つ又は複数のＳ／Ｄ金属部分を他のＩＣ素子に電気的に接続することができる負荷抵抗器端子に対応する。
図１Ａ～図１ＣはそのうちＩＣ素子１００が単一の負荷抵抗として用いられる単一のＳ／Ｄ金属部分を含む実施例を示し、図１Ｄ及び図１ＥはそのうちＩＣ素子１００が単一の負荷抵抗として用いられる複数のＳ／Ｄ金属部分を含む実施例を示し、図１ＦはそのうちＩＣ素子１００が単一の負荷抵抗として用いられる単一の、拡張されたＳ／Ｄ金属部分を含む実施例を示し、かつ図１ＧはそのうちＩＣ素子１００がＣＭＬ回路として用いられる複数の負荷抵抗として用いられる複数のＳ／Ｄ金属部分を含む実施例を示す。
図１Ａ～図１Ｃに示す実施例において、図１ＡはＩＣ素子１００の平面図を示し、この平面図はＸ及びＹ方向、Ｙ方向に沿って平面Ａ－Ａ’との交点、及びＸ方向に沿って平面Ｂ－Ｂ’との交点を含む。図１ＢはＩＣ素子１００のＹ方向及びＺ方向を含む平面Ａ－Ａ’に沿う断面図を示し、かつ図１ＣはＩＣ素子１００のＸ方向及びＺ方向を含む平面Ｂ－Ｂ’に沿う断面図を示す。
図１Ｄ～図１Ｇの平面図に示された実施例のそれぞれにおいて、ＩＣ素子１００は図１Ｂ及び図１Ｃに示されたそれら（図１Ａに示された平面図に対応する）に類似する断面輪郭を有する対応する特徴を含む。したがって、図１Ｄ～図１Ｇに示された実施例に対応する横断面輪郭をさらに描画しない。
図１Ａ～図１Ｃに示す実施例において、ＩＣ素子１００はゲート構造ＧＡ１～ＧＡ４の列ＲＡを含み、列ＲＡはゲート構造ＧＢ１～ＧＢ４の列ＲＢに隣接する。ゲート構造ＧＡ１－ＧＡ４、ＧＢ１－ＧＢ４の各々は、Ｙ方向に延在しており、基板１００Ｂを覆っている。基板１００Ｂのアクティブ領域ＡＡＸは、隣り合うゲート構造ＧＡ１、ＧＡ２、ＧＡ３、ＧＡ４、ＧＢ１、ＧＢ２、ＧＢ２、ＧＢ３、ＧＢ３、ＧＢ４のペアの間に延在している。Ｓ／Ｄ金属部ＳＤＭＸはＹ方向に延在しかつアクティブ領域ＡＡＸのそれぞれを覆い、かつＳ／Ｄ金属部ＳＤＭＲ１はＹ方向にゲート構造ＧＡ２とＧＡ３との間に延在しかつ誘電体層ＦＯＸ１を覆う。
図１Ａ～図１Ｃに示された実施例において、ゲート構造ＧＤ（いくつかの実施例においてダミーゲート構造ＧＤとも呼ばれる）は列ＲＡのゲート構造ＧＡ１～ＧＡ４及び列ＲＢのゲート構造ＧＢ１～ＧＢ４と正及び負Ｘ方向でかつ正及び負Ｙ方向で整列する。アクティブ領域ＡＡＤ（いくつかの実施例においてダミーアクティブ領域ＡＡＤとも呼ばれる）はアクティブ領域ＡＡＸと正及び負Ｙ方向に位置合わせされ、かつＳ／Ｄ金属部分ＳＤＭＤ（いくつかの実施例においてダミーＳ／Ｄ金属部分ＳＤＭＤとも呼ばれる）はＳ／Ｄ金属部分ＳＤＭＸ及びＳＤＭＲと正及び負Ｙ方向に位置合わせされる。いくつかの実施例において、一つ又は複数の追加のアクティブ領域ＡＡＤ（図示せず）及び／又は一つ又は複数の追加のＳ／Ｄ金属部分ＳＤＭＤ（図示せず）は列ＲＡ及び／又はＲＢと正及び／又は負Ｘ方向に位置合わせされる。誘電体層ＦＯＸは、ゲート構造ＧＤ、活性領域ＡＡＤおよびＳ／Ｄメタル部ＳＤＭＤの各例と、ゲート構造ＧＡ１－ＧＡ４およびＧＢ１－ＧＢ４、活性領域ＡＡＸおよびＳ／Ｄメタル部ＳＤＭＸおよびＳＤＭＲの各例との間に位置している。
これにより、ゲート構造ＧＤ、アクティブ領域ＡＡＤおよびＳ／Ｄメタル部ＳＤＭＤは、ゲート構造ＧＡ１－ＧＡ４およびＧＢ１－ＧＢ４、アクティブ領域ＡＡＸおよびＳ／Ｄメタル部ＳＤＭＸおよびＳＤＭＲを一括して取り囲む。いくつかの実施例において、ゲート構造ＧＤ、アクティブ領域ＡＡＤ及びＳ／Ｄ金属部分ＳＤＭＤはダミー領域ＤＺと呼ばれる。いくつかの実施例において、ダミー領域ＤＺはゲート構造ＧＤ、アクティブ領域ＡＡＤ及びＳ／Ｄ金属部分ＳＤＭＤのサブセットを含む。いくつかの実施例において、ＩＣ素子１００はゲート構造ＧＤ、アクティブ領域ＡＡＤ及びＳ／Ｄ金属部分ＳＤＭＤを含まず、かつこれによりダミー領域ＤＺを含まない。
説明の目的のために、図１Ａ～図１Ｃにゲート構造ＧＤ、アクティブ領域ＡＡＤ及びＳ／Ｄ金属部分ＳＤＭＤのそれぞれゲート構造ＧＡ１～ＧＡ４及びＧＢ１～ＧＢ４、アクティブ領域ＡＡＸ及びＳ／Ｄ金属部分ＳＤＭＸ及びＳＤＭＲに対するそれらの大きさの大きさを示す。様々な実施例において、ゲート構造ＧＤ、アクティブ領域ＡＡＤ及びＳ／Ｄ金属部分ＳＤＭＤのうちの一つ又は複数は図１Ａ～図１Ｃに示された大きさと異なるゲート構造ＧＡ１～ＧＡ４及びＧＢ１～ＧＢ４、アクティブ領域ＡＡＸ及びＳ／Ｄ金属部分ＳＤＭＸ及びＳＤＭＲのうちの対応する大きさを有する。
図１Ａ～図１Ｃに示された実施例において、ＩＣ素子１００は四つのゲート構造の二つの列を含み、各列はダミー領域ＤＺに囲まれる。様々な実施例において、ＩＣ素子１００は列ＲＡ又はＲＢのうちの単一の列又は列ＲＡ及びＲＢ以外の一つ又は複数の列（図１Ａ～図１Ｆに図示せず）を取り囲むダミー領域ＤＺを含み、及び／又は各列に四つ以下のゲート構造（例えば、ゲート構造ＧＡ１～ＧＡ４又はＧＢ１～ＧＢ４）を含む。
介在層孔Ｖ１及びＶ２にＳ／Ｄ金属部分ＳＤＭＲ１が被覆されかつＳ／Ｄ金属部分ＳＤＭＲ１に電気的に接続され、介在層孔Ｖ３にＳ／Ｄ金属部分ＳＤＭＸの一例が被覆されかつＳ／Ｄ金属部分ＳＤＭＸの一例に電気的に接続され、導電セグメントＭＳ１に介在層孔Ｖ１が被覆されかつ介在層孔Ｖ１に電気的に接続され、かつ導電セグメントＭＳ２に介在層孔Ｖ２及びＶ３のそれぞれが被覆されかつ介在層孔Ｖ２及びＶ３のそれぞれに電気的に接続される。
第１の素子の少なくとも一部がそれぞれ正又は負のＺ方向に第２の素子の少なくとも一部と位置合わせすることに基づいて、第１の素子を第２の素子に重ねるか又は下げると見なす。
Ｓ／Ｄ金属部分ＳＤＭＲ１はこれにより抵抗性素子として用いられ、この抵抗性素子は誘電層孔Ｖ１及び導電セグメントＭＳ１に対応する端子、及び誘電層孔Ｖ２及び導電ＭＳ２に対応しかつ誘電層孔Ｖ３を介してＳ／Ｄ金属部分ＳＤＭＸの一例に電気的に接続された端子を含む。
明確にするために、図１Ａ～図１ＧにおけるＩＣ素子１００の説明を簡略化する。図１Ａ～図１Ｇは形状を含み、排除するか又は簡略化するか及び／又は簡略化する大きさ、形状及び／又は他の特徴との位置合わせ関係を有する様々な特徴を有するＩＣ素子１００の図を示し、本明細書における説明を促進する。様々な実施例において、図１Ａ～図１Ｇに示された素子以外に、ＩＣ素子１００も一つ又は複数の特徴（図示せず）を含み、例えば、接触部材、誘電体層、誘電体層孔、導電セグメント、又は電力ガイドレール、金属相互接続部材、トランジスタ素子、ウェル、分離構造又はその類似のものである。
基板１００Ｂは一つ又は複数のＩＣ素子を形成することに適する半導体ウェハ（例えば、以下に図９に関して説明された半導体ウェハ９５３）の一部である。様々な実施例において、基板１００Ｂはｎ型シリコン（Ｓｉ）を含み、このｎ型シリコン（Ｓｉ）は一種又は複数種のドナードーパント、例えば、リン（Ｐ）又はヒ素（Ａｓ）、又はｐ型シリコンを含み、このｐ型シリコンは一種又は複数種のアクセプタードーパント、例えば、ホウ素（Ｂ）又はアルミニウム（Ａｌ）を含む。
アクティブ領域ＡＡＸ及びＡＡＤ（いくつかの実施例においてＳ／Ｄ構造ＡＡＸ及びＡＡＤとも呼ばれる）のそれぞれはＸ方向に隣接するゲート構造の間に延在しかつ一種又は複数種の半導体材料を含む一つ又は複数の半導体構造であり、これによりＦＥＴ素子の部品として使用することができる。様々な実施例において、アクティブ領域ＡＡＸ及び／又はＡＡＤのうちの一つ又は複数はシリコン、リン化インジウム（ＩｎＰ）、ゲルマニウム（Ｇｅ）、ガリウムヒ素（ＧａＡｓ）、シリコンゲルマニウム（ＳｉＧｅ）、インジウムヒ素（ＩｎＡｓ）、炭化シリコン（ＳｉＣ）又は他の適切な半導体材料のうちの一つ又は複数を含む。様々な実施例において、アクティブ領域は基板１００Ｂに関して上述したようなドーパントを含む。
様々な実施例において、アクティブ領域ＡＡＸ及び／又はＡＡＤのうちの一つ又は複数はエピタキシャル層、ナノシート（ｎａｎｏｓｈｅｅｔ）又は他の適切な半導体構造のうちの一つ又は複数を含む。用語「ナノシート」は単一の単層厚さ又は複数の単層厚さの実質的に二次元の材料を代表し、それによりいくつかの実施例において範囲が１ナノメートル（ｎｍ）～１００ｎｍの厚さを有し、かつ（例えば）数百ナノメートル～一ミクロンより大きい横方向寸法を有する。
様々な実施例において、Ｓ／Ｄ金属部分（例えば、Ｓ／Ｄ金属部分ＳＤＭＲ１、ＳＤＭＸ又はＳＤＭＤ）は少なくとも一つの金属層の一部であり、例えば、銅（Ｃｕ）、銀（Ａｇ）、タングステン（Ｗ）、チタン（Ｔｉ）、ニッケル（Ｎｉ）、スズ（Ｓｎ）、アルミニウム（Ａｌ）又はＩＣ構造部品の間の低抵抗電気的接続を提供することに適する（すなわち、抵抗レベルが所定の閾値より低く、この所定の閾値は回路性能に対する抵抗の影響に基づく一つ又は複数の許容レベルに対応する）他の金属又は材料のうちの一つ又は複数に対応する。いくつかの実施例において、Ｓ／Ｄ金属部分は類金属定義（ｍｅｔａｌ－ｌｉｋｅ ｄｅｆｉｎｅｄ、ＭＤ）セグメントと呼ばれる。
様々な実施例において、Ｓ／Ｄ金属部分はドーパントを含み、かつこれにより（例えば、布植プロセスに基づく）この部分が低抵抗レベルを有することに十分なドーピングレベルを有する。様々な実施例において、ドープされたＳ／Ｄ金属部分はＳｉ、ＳｉＧｅ、ＳｉＣ、Ｂ、Ｐ、Ａｓ、Ｇａ、前記のような金属又は低抵抗レベルを提供することに適する他の材料のうちの一つ又は複数を含む。いくつかの実施例において、Ｓ／Ｄ金属部分はドーパントを含み、このドーパントは約１＊１０１６毎立方センチメートル（ｃｍ－３）以上のドーピング濃度を有する。
図１Ａ～図１Ｇに示された実施例において、Ｓ／Ｄ金属部分ＳＤＭＲ１～ＳＤＭＲ５のうちの少なくとも一つはＳ／Ｄ金属部分ＳＤＭＸ及び／又はＳＤＭＤのうちの少なくとも一つと同じ金属層の一部である。
ゲート構造（例えば、ゲート構造ＧＡ１～ＧＡ４、ＧＢ１～ＧＢ４又はＧＤ）はゲート電極（図示せず）を含むＩＣ構造である。ゲート電極は一種又は複数種の導電材料を含む体積であり、この一種又は複数種の導電材料は少なくとも部分的に一つ又は複数の誘電体層（図示せず）で囲まれ、この一つ又は複数の誘電体層は一種又は複数種の導電材料を上張、下張及び／又は隣接する構造（例えば、アクティブ領域ＡＡＸ）と電気的に分離するための一種又は複数種の誘電体材料を含む。
導電材料は多結晶シリコン、銅（Ｃｕ）、アルミニウム（Ａｌ）、タングステン（Ｗ）、コバルト（Ｃｏ）、ルテニウム（Ｒｕ）又は一種以上の他の金属及び／又は一種以上の他の適切な材料のうちの一つ又は複数を含む。誘電体材料は二酸化ケイ素（ＳｉＯ２）、窒化ケイ素（Ｓｉ３Ｎ４）及び／又は高誘電率誘電体材料（例えば、３．８又は７．０より高い誘電率値を有する誘電体材料）のうちの一つ又は複数を含み、この高誘電率誘電体材料は例えば酸化アルミニウム（Ａｌ２Ｏ３）、酸化ハフニウム（ＨｆＯ２）、五酸化タンタル（Ｔａ２Ｏ５）又は酸化チタン（ＴｉＯ２）又は他の適切な材料である。
上記配置により、所定のゲート構造及び隣接するアクティブ領域はＭＯＳ電界効果トランジスタ（ｆｉｅｌｄＥｆｆｅｃｔ ｔｒａｎｓｉｓｔｏｒ、ＦＥＴ）の部材として配置され、ここで対応するゲート電極上の電圧はｎ型又はｐ型ドープを有する隣接するアクティブ領域の間の導電を制御することができる。様々な実施例において、ゲート構造はこれによりＮＭＯＳトランジスタ、ＰＭＯＳトランジスタ、又はＮＭＯＳとＰＭＯＳトランジスタの組み合わせとして配置される。
ＭＯＳトランジスタのチャネル長は、ＭＯＳトランジスタに含まれる所定のゲート構造のゲート長によって決定される。図１Ａ～図１Ｇに示された実施例において、各ゲート構造は同じゲート長さを有することにより、各ＭＯＳトランジスタは同じチャネル長さを有する。様々な実施例において、一つ又は複数のゲート構造は一つ又は複数の他のゲート構造の一つ又は複数のゲート長と異なるゲート長を有することにより、対応するＭＯＳトランジスタは一つ又は複数の他の対応するＭＯＳトランジスタの一つ又は複数のチャネル長と異なる一つ又は複数のチャネル長を有する。
誘電層孔（例えば、誘電層孔Ｖ１、Ｖ２又はＶ３）は一種又は複数種の導電材料を含むＩＣ構造であり、この一種又は複数種の導電材料は下地のＩＣ構造（例えば、Ｓ／Ｄ金属部分ＳＤＭＲ１又はＳＤＭＸ）を上方被覆の金属セグメント（例えば、導電セグメントＭＳ１又はＭＳ２）に接続するために用いられる。導電セグメント（例えば、導電セグメントＭＳ１又はＭＳ２）は一種又は複数種の導電性材料を含むＩＣ構造であり、この一種又は複数種の導電性材料は一つ又は複数の隣接し、下地及び／又は上方被覆ＩＣ構造を一つ又は複数の追加の隣接し、下地及び／又は上方被覆ＩＣ構造に電気的に接続するために用いられる。いくつかの実施例において、導電セグメントは金属相互接続構造の製造プロセスの第１の金属層を形成するためのセグメントである。
誘電体層（例えば、誘電体層ＦＯＸ又はＦＯＸ１）は一種又は複数種の誘電体材料を含むＩＣ構造であり、この一種又は複数種の誘電体材料は一つ又は複数の隣接、下地及び／又は上方被覆のＩＣ構造と一つ又は複数の追加の隣接、下地及び／又は上方被覆のＩＣ構造とを電気的に分離するために用いられる。いくつかの実施例において、誘電体層はフィールド酸化物と呼ばれる。
図１Ａ～図１Ｃに示された実施例において、ＩＣ素子１００は誘電体層ＦＯＸ１を含み、この誘電体層ＦＯＸ１はゲート構造ＧＡ２とＧＡ３との間にありかつＳ／Ｄ金属部分ＳＤＭＤの正Ｙ方向での一例とＳ／Ｄ金属部分ＳＤＭＸの負Ｙ方向での一例との間に延在し、かつこのＩＣ素子１００はこれにより被覆されたＳ／Ｄ金属部分ＳＤＭＲ１を下地のＩＣ構造（例えば、基板１００Ｂ）と電気的に分離するために用いられる。様々な実施例において、ＩＣ素子１００は誘電体層ＦＯＸ１を含み、この誘電体層ＦＯＸ１は他の方式で被覆されたＳ／Ｄ金属部分ＳＤＭＲ１を下地のＩＣ構造と電気的に分離するために用いられる。
上記配置により、ＩＣ素子１００はＳ／Ｄ金属部ＳＤＭＲ１を含み、このＳ／Ｄ金属部ＳＤＭＲ１はＳ／Ｄ金属部ＳＤＭＲ１と同じ層のＳ／Ｄ金属部ＳＤＭＸの一例に電気的に接続された抵抗性素子として用いられる。Ｓ／Ｄ金属部ＳＤＭＸの一例は隣接するゲート電極ＧＢ２及びＧＢ３に基づいて一つ又は複数のＭＯＳトランジスタに含まれるため、ＩＣ素子１００は回路（一つ又は複数のＭＯＳトランジスタを含む）の負荷抵抗として用いることができるＳ／Ｄ金属部ＳＤＭＲ１を含む。
ここで他の構造（例えば、薄膜抵抗器のＢＥＯＬ構造）を負荷抵抗器として用いる方法と比較して、Ｓ／Ｄ金属部ＳＤＭＲ１及び一つ又は複数のＭＯＳトランジスタがＦＥＯＬ素子であるため、ＩＣ素子１００は低減された面積要件及び寄生容量を有し、かつこれにより低減された電力及び増大された速度を有する。
図１Ａ～図１Ｃに示された実施例において、説明の目的を簡略化するために、ＩＣ素子１００は列ＲＡに位置決めされたＳ／Ｄ金属部分ＳＤＭＲ１を含み、このＳ／Ｄ金属部分ＳＤＭＲ１は隣接する列ＲＢに位置決めされたＳ／Ｄ金属部分ＳＤＭＸの単一の例に電気的に接続される。様々な実施例において、ＩＣ素子１００は同一列又は非隣接列に位置決めされたＳ／Ｄ金属部分ＳＤＭＲ１及びＳＤＭＸを含む。いくつかの実施例において、ＩＣ素子１００はＳ／Ｄ金属部分ＳＤＭＸのうちの図１Ａ～図１Ｃに示された単一の例以外の一つ又は複数の例に電気的に接続されたＳ／Ｄ金属部分ＳＤＭＲ１を含む。
図１Ａ～図１Ｃに示された実施例において、ＩＣ素子１００は誘電層孔Ｖ１を介して導電セグメントＭＳ１に電気的に接続されかつ単一の導電セグメントＭＳ２及び誘電層孔Ｖ２及びＶ３を介してＳ／Ｄ金属部分ＳＤＭＸに電気的に接続された一例のＳ／Ｄ金属部分ＳＤＭＲ１を含む。様々な実施例において、ＩＣ素子１００は他の方式で配置された導電セグメントＭＳ１及び／又は一つ又は複数の追加のＩＣ構造（図示せず）を含み、この一つ又は複数の追加のＩＣ構造は導電セグメントＭＳ１を介してＳ／Ｄ金属部分ＳＤＭＲ１を一つ又は複数の回路素子に電気的に接続するために用いられ、例えば、Ｓ／Ｄ金属部分ＳＤＭＸの他の例、電力ガイドレール（図示せず）、又はＩＣ素子１００以外の回路素子（図示せず）である。
様々な実施例において、導電セクションＭＳ２及び／又は介在層孔Ｖ３以外又は導電セクションＭＳ２及び／又は介在層孔Ｖ３に代わり、ＩＣ素子１００は一つ又は複数の導電セクション（図示せず）及び／又は介在層孔（図示せず）を含み、それによりＳ／Ｄ金属部分ＳＤＭＲ１は導電セクションＭＳ２を介して一つ又は複数の回路素子に電気的に接続され、例えば、Ｓ／Ｄ金属部分ＳＤＭＸの他の例、電力ガイドレール（図示せず）、又はＩＣ素子１００以外の回路素子（図示せず）である。
図１Ｄ～図１Ｆに示された実施例において、ＩＣ素子１００は列ＲＡにおけるゲート構造ＧＡ１～ＧＡ４、列ＲＢにおけるゲート構造ＧＢ１～ＧＢ４、アクティブ領域ＡＡＸの例、Ｓ／Ｄ金属部分ＳＤＭＲ１、Ｓ／Ｄ金属部分ＳＤＭＸの例、介在層孔Ｖ１、及び導電セグメントＭＳ１を含み、それぞれは以上に図１Ａ～図１Ｃに関して説明する。図１Ｄ～図１Ｆに示されたいくつかの実施例において、ＩＣ素子１００もダミー領域ＤＺ（図示せず）を含む。
図１Ｄに示された実施例において、ＩＣ素子１００はゲート構造ＧＢ２及びＧＢ３の間にアクティブ領域ＡＡＸの一例及びＳ／Ｄ金属部分ＳＤＭＸの一例を含まず、代わりに介在層孔Ｖ２及びＶ３及び導電セグメントＭＳ２を介してＳ／Ｄ金属部分ＳＤＭＲ１に電気的に接続されたＳ／Ｄ金属部分ＳＤＭＲ２を含む。また、ＩＣ素子１００は、Ｓ／Ｄメタル部ＳＤＭＲ２に電気的に接続され、かつ、Ｓ／Ｄメタル部ＳＤＭＲ２に電気的に接続された介在層孔Ｖ４と、ゲート構造ＧＢ３とゲート構造ＧＢ４との間のＳ／Ｄメタル部ＳＤＭＸの一例に電気的に接続され、かつ、ゲート構造ＧＢ３とゲート構造ＧＢ４との間のＳ／Ｄメタル部ＳＤＭＸの一例に電気的に接続された介在層孔Ｖ５と、介在層孔Ｖ４と介在層孔Ｖ５とに電気的に接続され、かつ、介在層孔Ｖ４と介在層孔Ｖ５とに電気的に接続された導電部ＭＳ３とを備えている。
図１Ｄに示された実施例において、ＩＣ素子１００はこれによりＳ／Ｄ金属部ＳＤＭＲ１及びＳＤＭＲ２を含み、Ｓ／Ｄ金属部ＳＤＭＲ１及びＳＤＭＲ２は誘電体層ＦＯＸを上から覆い、かつ直列接続されて導電セグメントＭＳ１に対応する端子及び導電セグメントＭＳ３に対応する端子を含む抵抗性素子（例えば、負荷抵抗）として用いられ、かつ誘電体層孔Ｖ５を介してＳ／Ｄ金属部ＳＤＭＸの一例に電気的に接続され、かつこのＩＣ素子１００はこれにより図１Ａ～図１Ｃに関して上述した利点を実現することができる。
図１Ｅに示された実施例において、ＩＣ素子１００は図１Ｄに関して上述したように配置されたＳ／Ｄ金属部分ＳＤＭＲ２及び介在層孔Ｖ４及びＶ５を含み、かつゲート構造ＧＡ１とＧＡ２との間及びゲート構造ＧＢ１とＧＢ２との間にアクティブ領域ＡＡＸ及びＳ／Ｄ金属部分ＳＤＭＸの一例を含まない。また、ＩＣ素子１００は、ゲート構造ＧＡ１とゲート構造ＧＡ２との間のＳ／Ｄメタル部ＳＤＭＲ３と、ゲート構造ＧＢ１とゲート構造ＧＢ２との間のＳ／Ｄメタル部ＳＤＭＲ４と、介在層孔Ｖ６－Ｖ９と、導電部ＭＳ４－ＭＳ６とを備えている。
Ｓ／Ｄ金属部ＳＤＭＲ３は介在層孔Ｖ６及びＶ１と導電セグメントＭＳ４及びＭＳ１を介してＳ／Ｄ金属部ＳＤＭＲ１に電気的に接続され、かつ介在層孔Ｖ７及びＶ８と導電セグメントＭＳ５を介してＳ／Ｄ金属部ＳＤＭＲ４に電気的に接続される。Ｓ／Ｄ金属部ＳＤＭＲ４は介在層孔Ｖ９及びＶ４と導電部ＭＳ６を介してＳ／Ｄ金属部ＳＤＭＲ２に電気的に接続され、かつ介在層孔Ｖ５と導電部ＭＳ６を介してゲート構造ＧＢ３及びＧＢ４の間のＳ／Ｄ金属部ＳＤＭＸの一例に電気的に接続される。
図１Ｅに示された実施例において、ＩＣ素子１００はこれによりＳ／Ｄ金属部分ＳＤＭＲ１及びＳＤＭＲ２の直列接続を含み、誘電体層ＦＯＸを上から覆いかつ誘電体層ＦＯＸを上から覆うＳ／Ｄ金属部分ＳＤＭＲ３及びＳＤＭＲ４の直列接続と並列に配置され、導電セグメントＭＳ１及びＭＳ４に対応する端子及び導電セグメントＭＳ６に対応する端子を含む抵抗性素子（例えば、負荷抵抗器）として共に用いられ、かつ誘電体層孔Ｖ５を介してＳ／Ｄ金属部分ＳＤＭＸの一つの例に電気的に接続され、かつこのＩＣ素子１００はこれにより以上の図１Ａ～図１Ｃに関して説明された利点を実現することができる。
図１Ｆに示された実施例において、ＩＣ素子１００は図１Ｄに関して上述したように配置された介在層孔Ｖ４及びＶ５と導電セグメントＭＳ３を含み、かつＳ／Ｄ金属部分ＳＤＭＲ２、介在層孔Ｖ２及びＶ３、及び導電セグメントＭＳ２を含まない。ＩＣ素子１００は代わりにＳ／Ｄ金属部ＳＤＭＲ１を含み、このＳ／Ｄ金属部ＳＤＭＲ１はゲート構造ＧＡ２とＧＡ３との間及びゲート構造ＧＢ２とＧＢ３との間に延在する。
図１Ｆに示された実施例において、ＩＣ素子１００はこれによりＳ／Ｄ金属部分ＳＤＭＲ１を含み、このＳ／Ｄ金属部分ＳＤＭＲ１は誘電体層ＦＯＸを上から覆い、かつ導電セグメントＭＳ１に対応する端子及び導電セグメントＭＳ３に対応する端子を含む抵抗性素子（例えば、負荷抵抗器）として用いられ、かつ誘電体層孔Ｖ５を介してＳ／Ｄ金属部分ＳＤＭＸの例に電気的に接続され、かつこのＩＣ素子１００はこれにより図１Ａ～図１Ｃに関して上述した利点を実現することができる。
図１Ａ～図１Ｆに示された実施例は一つ以上のＳ／Ｄ金属部分を含むＩＣ素子１００の非限定的な実施例であり、この一つ以上のＳ／Ｄ金属部分は抵抗性素子として用いられかつ一つ以上のＭＯＳトランジスタの素子として用いられる一つ以上のＳ／Ｄ金属部分と同じ層に位置する。様々な実施例において、ＩＣ素子１００は一つ又は複数のＳ／Ｄ金属部分を含み、この一つ又は複数のＳ／Ｄ金属部分は他の方式で抵抗性素子として用いられかつ一つ又は複数のＭＯＳトランジスタの素子として用いられる一つ又は複数のＳ／Ｄ金属部分と同じ層に位置する。
図１Ｇに示された実施例において、ＩＣ素子１００は列ＲＡにおけるゲート構造ＧＡ１～ＧＡ４及び列ＲＢにおけるゲート構造ＧＢ１～ＧＢ４、アクティブ領域ＡＡＸの一例、誘電体層ＦＯＸ１を上から覆うＳ／Ｄ金属部分ＳＤＭＲ１、Ｓ／Ｄ金属部分ＳＤＭＸの一例、介在層孔Ｖ１～Ｖ３、導電セグメントＭＳ２を含み、それぞれはいずれもダミー領域ＤＺに囲まれかつ図１Ａ～図１Ｃに関して上述したように配置される。ＩＣ素子１００はダミー領域ＤＺを含み、このダミー領域ＤＺは列ＲＡにおけるゲート構造ＧＡ５及びＧＡ６、列ＲＢにおけるＧＢ５及びＧＢ６並びに列ＲＣにおけるＧＣ１～ＧＣ６、アクティブ領域ＡＡＸ及び対応するＳ／Ｄ金属部ＳＤＭＸの追加例、誘電体層ＦＯＸ２を上から覆うＳ／Ｄ金属部ＳＤＭＲ５、誘電体層孔Ｖ１０～Ｖ１５、及び導電部ＭＳ７～ＭＳ１１を取り囲む。いくつかの実施例において、ＩＣ素子１００はゲート構造ＧＤ、アクティブ領域ＡＡＤ及びＳ／Ｄ金属部ＳＤＭＤを含まず、かつこれにより図１Ｇに示すようなダミー領域ＤＺを含まない。
Ｓ／Ｄ金属部ＳＤＭＲ５は介在層孔Ｖ１０及びＶ１と導電セグメントＭＳ７を介してＳ／Ｄ金属部ＳＤＭＲ１に電気的に接続され、かつ介在層孔Ｖ１１及びＶ１２と導電セグメントＭＳ８を介してゲート構造ＧＢ４とＧＢ５との間のＳ／Ｄ金属部ＳＤＭＸの一例に電気的に接続される。ゲート構造ＧＢ３及びＧＢ４の間のＳ／Ｄメタル部ＳＤＭＸの一例は、介在層孔Ｖ１３及びＶ１４、並びに、導電部ＭＳ９及びＭＳ１０を介して、ゲート構造ＧＣ５及びＧＣ６の間のＳ／Ｄメタル部ＳＤＭＸの一例と電気的に接続される。ゲート構造ＧＣ１とゲート構造ＧＣ２との間のＳ／Ｄメタル部ＳＤＭＸの一例は、介在層孔Ｖ１５を介して導電部ＭＳ１１に電気的に接続される。
これにより金属セグメントＭＳ７は第１の抵抗性素子として用いられるＳ／Ｄ金属部分ＳＤＭＲ１の第１の端子、及び第２の抵抗性素子として用いられるＳ／Ｄ金属部分ＳＤＭＲ５の第１の端子として用いられる。いくつかの実施例において、金属セグメントＭＳ７は第１の電源電圧レベルを担持するための金属セグメント（図示せず）に電気的に接続され、例えば、電力ガイドレールである。
ゲート構造ＧＢ３及びアクティブ領域ＡＡＸ及びＳ／Ｄ金属部分ＳＤＭＸの隣接する例はこれにより第１のＭＯＳトランジスタとして用いられ、この第１のＭＯＳトランジスタは導電セグメントＭＳ２に対応しかつ第１の抵抗性素子の第２の端子に電気的に接続された第１のＳ／Ｄ端子を含む。ゲート構造ＧＢ４及びアクティブ領域ＡＡＸ及びＳ／Ｄ金属部分ＳＤＭＸの隣接する例はこれにより第２のＭＯＳトランジスタとして用いられ、この第２のＭＯＳトランジスタは導電セグメントＭＳ８に対応しかつ第２の抵抗性素子の第２の端子に電気的に接続された第１のＳ／Ｄ端子を含む。これにより、ゲート構造ＧＢ３とゲート構造ＧＢ４との間の活性領域ＡＡＸおよびＳ／Ｄメタル部ＳＤＭＸの一例と、介在層孔Ｖ１３と、メタルセクションＭＳ９とが、第１のおよび第２ののＭＯＳトランジスタの共有Ｓ／Ｄ端子として用いられる。
ゲート構造ＧＣ２～ＧＣ５と対応する隣接するアクティブ領域ＡＡＸ及びＳ／Ｄ金属部分ＳＤＭＸはこれによりＭＯＳトランジスタスタックに配置され、このＭＯＳトランジスタスタックはゲート構造ＧＣ５とＧＣ６との間のアクティブ領域ＡＡＸ及びＳ／Ｄ金属部分ＳＤＭＸの一例、介在層孔Ｖ１４及び金属セグメントＭＳ１０を含み、これらは第１の及び第２のＭＯＳトランジスタの共有Ｓ／Ｄ端子に電気的に接続された第１のＳ／Ｄ端子として用いられる。これにより、ゲート構造ＧＣ１とゲート構造ＧＣ２との間の活性領域ＡＡＸおよびＳ／Ｄメタル部ＳＤＭＸの一例と、介在層孔Ｖ１５と、金属部ＭＳ１１とが、ＭＯＳトランジスタスタックの第２ののＳ／Ｄ端子として用いられる。いくつかの実施例において、金属セグメントＭＳ１１は第２の電源電圧レベルを携帯するための金属セグメント（図示せず）に電気的に接続され、例えば、電力ガイドレールである。
上記配置により、図１Ｇに示されたＩＣ素子１００の実施例はＣＭＬ回路に対応し、このＣＭＬ回路は第１のＭＯＳトランジスタと直列接続された第１の負荷抵抗として用いられるＳ／Ｄ金属部ＳＤＭＲ１、第２のＭＯＳトランジスタと直列接続された第２の負荷抵抗として用いられるＳ／Ｄ金属部ＳＤＭＲ５、及びＭＯＳトランジスタと直列接続された第１の及び第２のＭＯＳトランジスタを含み、かつこの実施例はこれにより図１Ａ～図１Ｃに関して上述した利点を実現することができる。ＣＭＬ回路がＭＯＳトランジスタスタックを含まない方法と比較して、ＭＯＳトランジスタスタックを含むことにより、図１Ｇに示されたＩＣ素子１００の実施例はさらに拡張された出力インピーダンス帯域幅を有することができる。
動作において、第１の及び第２のＭＯＳトランジスタはスイッチとして機能し、かつＭＯＳトランジスタスタックは直列チャネル抵抗に基づく電流制限回路素子として機能する。負荷抵抗器を流れる各電流レベル及び関連する電圧降下の値はそれにより第１の及び第２のＭＯＳトランジスタの各オン／オフ状態、ＭＯＳトランジスタスタックの直列チャネル抵抗、導電セグメントＭＳ７及びＭＳ１１に存在する電圧レベル（例えば、第１の及び第２の電源電圧レベル）の間の差、及び負荷抵抗器の抵抗値に基づく。
図１Ｇに示す例は、列ＲＡに含まれる第１のおよび第２のの負荷抵抗と、列ＲＢに含まれる第１のおよび第２ののＭＯＳトランジスタと、列ＲＣに含まれるＭＯＳトランジスタとを積層してＣＭＬ回路として用いたＩＣ素子１００の例である。様々な実施例において、以下に図２Ｅ～図２Ｈについてさらに説明するように、ＩＣ素子１００は他の方式で配置された（例えば、三列より少ないか又はそれより多い）第１の及び第２の負荷抵抗、第１の及び第２のＭＯＳトランジスタ及びＭＯＳトランジスタのスタックを含むことによりＣＭＬ回路として用いられる。
図１Ｇに示す実施例において、ＩＣ素子１００はＭＯＳトランジスタスタックを含み、このＭＯＳトランジスタスタックは単列ＲＣに配置された合計四つのＭＯＳトランジスタを含む。様々な実施例において、ＩＣ素子１００は合計で四つ以上のＭＯＳトランジスタを含むＭＯＳトランジスタスタックを含み、ＭＯＳトランジスタスタックの直列チャネル抵抗はそれに応じて減少するか又は増大する。いくつかの実施例において、ＩＣ素子１００は総数範囲が１～２００のＭＯＳトランジスタを含むＭＯＳトランジスタスタックを含む。いくつかの実施例において、ＩＣ素子１００は総数範囲が２～１００のＭＯＳトランジスタを含むＭＯＳトランジスタスタックを含む。
様々な実施例において、ＩＣ素子１００は一つ以上の列に配置されたＭＯＳトランジスタを含みかつそれに対応して追加の導電構造（例えば、介在層孔及び導電セグメント）を含むＭＯＳトランジスタスタックを含む。いくつかの実施例において、ＩＣ素子１００は総数範囲が二～二十個の列に配置されたＭＯＳトランジスタを含むＭＯＳトランジスタスタックを含む。いくつかの実施例において、ＩＣ素子１００は総数の範囲が五～十個の列に配置されたＭＯＳトランジスタを含むＭＯＳトランジスタスタックを含む。
図１Ｇに示す実施例において、ＩＣ素子１００は図１Ｇに示すように配置されたＳ／Ｄ金属部ＳＤＭＲ１及びＳＤＭＲ５に基づく抵抗値を有する負荷抵抗器を含む。様々な実施例において、以下に図２Ｆについてさらに説明するように、ＩＣ素子１００は他の配置（例えば、図１Ｄに示すように配置されたＳ／Ｄ金属部分ＳＤＭＲ１及びＳＤＭＲ２、図１Ｅに示すように配置されたＳ／Ｄ金属部分ＳＤＭＲ１～ＳＤＭＲ４、又は図１Ｆに示すように配置されたＳ／Ｄ金属部分ＳＤＭＲ１）に基づく抵抗値を有する負荷抵抗器を含む。
図２Ａ～図２Ｄは、一部の実施形態に係るＩＣ素子２００Ａ－２００Ｄの模式図である。以上の図１Ａ～図１Ｇに関して説明したＩＣ素子１００の一つ又は複数の実施例によれば、以下に説明するように、ＩＣ素子２００Ａ～２００Ｄのそれぞれは少なくとも一つの負荷抵抗器及び一つのＭＯＳトランジスタ、電源電圧レベルＶＤＤ、及び接地符号で示された基準電圧レベルを含む。
ＩＣ素子２００Ａは図１Ｇに示されたＩＣ素子１００のＮＭＯＳ ＣＭＬ回路の実施例に対応し、かつ負荷抵抗Ｒ０及びＲ１とＮＭＯＳトランジスタＮ１～Ｎ３Ｎを含む。負荷抵抗Ｒ０及びＲ１はＳ／Ｄ金属部分（例えば、Ｓ／Ｄ金属部分ＳＤＭＲ１及びＳＤＭＲ５）を含み、及び（例えば）導電セグメントＭＳ７を介して電源電圧レベルＶＤＤを携帯するための電源電圧ノードの第１の端子に結合される。ＮＭＯＳトランジスタＮ３１～Ｎ３ＮはＮＭＯＳトランジスタスタックを示し、それは数Ｎ個のＮＭＯＳトランジスタを含み、これらのＮＭＯＳトランジスタは（例えば）導電セグメントＭＳ１１を介して基準電圧レベルを携帯するための基準電圧ノードのソース端に結合され、及び（例えば）導電セグメントＭＳ１０を介してトランジスタＮ１及びＮ２の共有ソース端（例えば、導電セグメントＭＳ９）のドレイン端に結合されるように配置される。ＮＭＯＳトランジスタＮ１は（例えば）導電セグメントＭＳ２を介して負荷抵抗Ｒ０の第２の端子に結合されたドレイン端を含み、かつＮＭＯＳトランジスタＮ２は（例えば）導電セグメントＭＳ８を介して負荷抵抗Ｒ１の第２の端子に結合されたドレイン端を含む。
ＩＣ素子２００Ａはこれにより動作中にＮＭＯＳトランジスタＮ１のゲート（例えば、ゲート構造ＧＢ３）での入力信号Ｉｐ、ＮＭＯＳトランジスタＮ２のゲート（例えば、ゲート構造ＧＢ４）での入力信号Ｉｎ、及び各ＮＭＯＳトランジスタＮ３１～Ｎ３Ｎのゲート（例えば、ゲート構造ＧＣ２～ＧＣ５）でのバイアス電圧レベルＶｂｉａｓを受信することに用いられる。電源電圧レベルＶＤＤ、基準電圧レベル、入力信号Ｉｐ及びＩｎ及びバイアス電圧レベルＶｂｉａｓに応答し、ＩＣ素子２００Ａはこれにより動作中に負荷抵抗Ｒ０とＮＭＯＳトランジスタＮ１との間の出力信号Ｏｎ、及び負荷抵抗Ｒ１とＮＭＯＳトランジスタＮ２との間の出力信号Ｏｐを生成するために用いられる。
ＩＣ素子２００Ｂは図１Ｇに示されたＩＣ素子１００のＰＭＯＳ ＣＭＬ回路の実施例に対応し、かつ負荷抵抗Ｒ０及びＲ１とＰＭＯＳトランジスタＰ１１～Ｐ３を含む。負荷抵抗Ｒ０及びＲ１はＳ／Ｄ金属部分（例えば、Ｓ／Ｄ金属部分ＳＤＭＲ１及びＳＤＭＲ５）を含み、及び（例えば）導電セグメントＭＳ７を介して基準電圧レベルを担持するための基準電圧ノードの第１の端子に結合される。ＰＭＯＳトランジスタＰ１１～Ｐ１ＮはＰＭＯＳトランジスタスタックを示し、それは数Ｎ個のＰＭＯＳトランジスタを含み、これらのＰＭＯＳトランジスタは（例えば）導電セグメントＭＳ１１を介して電源電圧レベルＶＤＤを携帯するための電源電圧ノードのソース端に結合され、及び（例えば）導電セグメントＭＳ１０を介してトランジスタＰ２及びＰ３の共有ソース端（例えば、導電セグメントＭＳ９）のドレイン端に結合されるように配置される。ＰＭＯＳトランジスタＰ２は（例えば）導電セグメントＭＳ２を介して負荷抵抗Ｒ０の第２の端子に結合されたドレイン端を含み、かつＰＭＯＳトランジスタＰ３は（例えば）導電セグメントＭＳ８を介して負荷抵抗Ｒ１の第２の端子に結合されたドレイン端を含む。
ＩＣ素子２００Ｂはこれにより動作中にＰＭＯＳトランジスタＰ２のゲート（例えば、ゲート構造ＧＢ３）での入力信号Ｉｐ、ＰＭＯＳトランジスタＰ３のゲート（例えば、ゲート構造ＧＢ４）での入力信号Ｉｎ、及び各ＰＭＯＳトランジスタＰ１１～Ｐ１Ｎのゲート（例えば、ゲート構造ＧＣ２～ＧＣ５）でのバイアス電圧レベルＶｂｉａｓを受信するために用いられる。電源電圧レベルＶＤＤ、基準電圧レベル、入力信号Ｉｐ及びＩｎ及びバイアス電圧レベルＶｂｉａｓに応答し、ＩＣ素子２００Ｂはこれにより動作中に負荷抵抗Ｒ０とＰＭＯＳトランジスタＰ２との間の出力信号Ｏｎ、及び負荷抵抗Ｒ１とＰＭＯＳトランジスタＰ３との間の出力信号Ｏｐを生成するために用いられる。
ＩＣ素子２００ＣはＰＭＯＳラッチ回路に対応し、このＰＭＯＳラッチ回路は図２Ｂに関して上述したＩＣ素子２００Ｂ、及びダミー領域ＤＺ（存在すれば）に囲まれたＭＯＳトランジスタ（図１Ａ～図１Ｇに関して上述したように）に対応するＰＭＯＳトランジスタＰ４～Ｐ８を含む。ＰＭＯＳトランジスタＰ４は電源電圧ノードとＰＭＯＳトランジスタＰ６及びＰ７のソース端との間に結合され、ＰＭＯＳトランジスタＰ５はＰＭＯＳトランジスタＰ１１のドレインと基準電圧ノードとの間に結合され、ＰＭＯＳトランジスタＰ６及びＰ７は互いに交差して結合されかつ負荷抵抗Ｒ０及びＲ１の第２の端子に結合され、かつＰＭＯＳトランジスタＰ８はＰＭＯＳトランジスタＰ４のドレインと基準電圧ノードとの間に結合される。
ＩＣ素子２００Ｃはこれにより動作中にＩＣ素子２００Ｂ及び図２Ｂに関して上述した入力信号Ｉｐ及びＩｎ、ＰＭＯＳトランジスタＰ１１～Ｐ１Ｎ及びＰ４のゲートでのバイアス電圧レベルＶｂｉａｓ、及びＰＭＯＳトランジスタＰ５及びＰ８の対応するゲートでの相補クロック信号Ｃｋ及びＣｋｂを受信することに用いられる。相補クロック信号Ｃｋ及びＣｋｂに応答して、ＩＣ素子２００ＣはさらにＩＣ素子２００Ｂに関して上述した出力信号Ｏｎ及びＯｐに応答してラッチ動作を実行するために用いられる。
ＩＣ素子２００Ｄは図１Ａ～図１Ｆに示すＩＣ素子１００のＣＭＯＳ交流（ＡＣ）レベルシフト回路の実施例に対応し、かつ負荷抵抗Ｒ２、ＰＭＯＳトランジスタＰ９及びＰ１０、ＮＭＯＳトランジスタＮ４及びＮ５を含む。負荷抵抗Ｒ２はＳ／Ｄ金属部分（例えば、Ｓ／Ｄ金属部分ＳＤＭＲ１～ＳＤＭＲ４）を含む抵抗性素子に対応し、かつＰＭＯＳトランジスタＰ９及びＰ１０とＮＭＯＳトランジスタＮ４及びＮ５はＭＯＳトランジスタに対応し、それぞれはいずれもダミー領域ＤＺ（存在すれば）に囲まれる。ＩＣ素子１００以外の容量素子Ｃ１（例えば、金属－絶縁体－金属（ｍｅｔａｌ－ｉｎｓｕｌａｔｏｒ－ｍｅｔａｌ、ＭＩＭ）コンデンサ）は第１の端子を含み、この第１の端子（例えば）は一つ又は複数の誘電層孔及び金属セグメントを介して負荷抵抗Ｒ２の第１の端子及びＰＭＯＳトランジスタＰ９及びＮＭＯＳトランジスタＮ４のゲートに電気的に接続され、電源電圧ノードと基準電圧ノードとの間にカップリングされた第１のインバータとして用いられる。負荷抵抗Ｒ２の第２の端子及び第１のインバータの出力ノードはＰＭＯＳトランジスタＰ１０及びＮＭＯＳトランジスタＮ５のゲートに電気的に接続され、電源電圧ノードと基準電圧ノードとの間に結合された第２のインバータとして用いられる。
ＩＣ素子２００Ｄはこれにより操作中にコンデンサ素子の第２の端子での入力信号Ｖｉｎを受信し、入力信号Ｖｉｎに応答しかつ負荷抵抗Ｒ２に基づいて調整し、第２のインバータの出力ノードでレベルシフトの出力信号Ｖｏｕｔを生成するために用いられる。
図２Ａ～図２Ｄに示されたＩＣ素子２００Ａ～２００Ｄはこれにより非限定的な例を示し、ここで負荷抵抗Ｒ０～Ｒ２はＳ／Ｄ金属部分と同じ層におけるＳ／Ｄ金属部分ＳＤＭＸの一例に電気的に接続されたＳ／Ｄ金属部分（例えば、Ｓ／Ｄ金属部分ＳＤＭＲ１～ＳＤＭＲ５）を含み、ＩＣ素子２００Ａ～２００Ｄのそれぞれはこれにより図１Ａ～図１Ｇに関して上述した利点を実現することができる。
図２Ｅ～図２Ｈは、一部の実施形態に係るＩＣ素子２００Ａを示す図である。以下に説明するように、図２Ｅは図１Ｇに示された構成により実施されたＩＣ素子２００Ａの非限定的な実施例を示し、図２Ｆは図１Ｄ～図１Ｆに示された構成により実施された負荷抵抗を含むＩＣ素子２００Ａの非限定的な実施例を示し、図２ＧはＭＯＳトランジスタスタックを含み並列に実施されたＩＣ素子２００Ａの非限定的な実施例を示し、かつ図２ＨはＩＣ素子２００Ａの様々な構成の非限定的な実施例を示す。
図２Ｅ～図２Ｈは図２Ａに示されたＮＭＯＳ ＣＭＬ回路の実施例と図２Ｅ～図２Ｈに示された実施との間の関係を示し、かつ明確にするために（例えば）図１Ｇの説明に含まれた一つ又は複数のマークを省略することにより簡略化する。
図２ＥはＩＣ素子２００Ａの概略図を含み、それは（矢印で示されるように）簡略化平面図にマッピングされ、かつさらに図１Ａに示された平面Ａ－Ａ’に対応する平面Ｂ－Ｂ’に沿った断面図にマッピングされる。図２Ｅに示すように、ＩＣ素子２００Ａは負荷抵抗Ｒ０及びＲ１を含む負荷抵抗部Ｓ１、ＮＭＯＳトランジスタＮ１及びＮ２を含むスイッチトランジスタ部Ｓ２、及びＮＭＯＳトランジスタＮ３１～Ｎ３Ｎを含むＭＯＳトランジスタスタック部Ｓ３を含む。いくつかの実施例において、ダミー領域ＤＺは負荷抵抗部Ｓ１、スイッチトランジスタ部Ｓ２及びＭＯＳトランジスタ積層部Ｓ３のそれぞれを取り囲む。
平面図に示すように、負荷抵抗器Ｒ０はＳ／Ｄ金属部ＳＤＭＲ１と負荷抵抗器部Ｓ１を上から覆う誘電体層ＦＯＸ１（図２Ｅに示されていない）の対応する誘電体層孔Ｖ１及びＶ２（図２Ｅに示されていない）により実施される。平面図及び横断面図に示すように、負荷抵抗Ｒ１はＳ／Ｄ金属部ＳＤＭＲ５と負荷抵抗部Ｓ１内の誘電体層ＦＯＸ２（図２Ｅに表記せず）を上から覆う対応する誘電体層孔Ｖ１０及びＶ１１と金属部ＭＳ７及びＭＳ８に対応する。
ＮＭＯＳトランジスタＮ１、Ｎ２は、スイッチングトランジスタ部Ｓ２のＳ／Ｄメタル部およびゲート構造の隣接する一例（図２（ｅ）には図示せず）と、スイッチングトランジスタ部Ｓ２介在層孔Ｖ１２を介して、平面図および断面図に示すように、負荷抵抗Ｒ１に電気的に接続されたＮＭＯＳトランジスタＮ２とにより実現される。
ＮＭＯＳトランジスタＮ３１－Ｎ３Ｎは、ＭＯＳトランジスタ積層部Ｓ３において、平面視でＳ／Ｄメタル部とゲート構造の隣接例（図２（ｅ）では不図示）により実現される。平面図及び断面図に示すように、ＮＭＯＳトランジスタＮ３２及び被覆された金属セグメントＭＳ１０（ＮＭＯＳトランジスタＮ３１とＮＭＯＳトランジスタＮ１及びＮ２との間の導電経路の一部）はＭＯＳトランジスタ積層部Ｓ３内に位置する。
図２Ｅの非限定的な実施例に示すように、ＣＭＬ回路（例えば、ＩＣ素子２００Ａ）は図１Ａ～図１Ｇに関して上述した利点を実現することができ、このＣＭＬ回路は負荷抵抗部Ｓ１におけるＳ／Ｄ金属部により実施された負荷抵抗、スイッチトランジスタ部Ｓ２に実施されたスイッチトランジスタ、及びＭＯＳトランジスタスタック部Ｓ３に実施されたＭＯＳトランジスタスタックを含む。そのうちの他の構造（例えば、ＢＥＯＬ構造）を負荷抵抗として用いる方法と比較して、負荷抵抗部Ｓ１とＭＯＳトランジスタスタック部Ｓ３との間にありかつ負荷抵抗部Ｓ１及びＭＯＳトランジスタスタック部Ｓ３に隣接する（かついくつかの実施例においてダミー領域ＤＺに囲まれる）スイッチトランジスタ部Ｓ２の構成を有することにより、ＣＭＬ回路はさらに改良されたパターン密度及び均一性を有することができ、それにより面積要件及び製造装置への悪影響を低減する。
図２ＦはＩＣ素子２００Ａの負荷抵抗部Ｓ１を含み、それは図１Ｄ～図１Ｆに示された対応する構成に対応する簡略化平面図Ｓ１Ｄ、Ｓ１Ｅ及びＳ１Ｆにマッピングされる（矢印で示される）。ＩＣ素子２００Ａの負荷抵抗部Ｓ１に描かれた単一列と比較して、平面図Ｓ１Ｄ、Ｓ１Ｅ及びＳ１Ｆに描かれた実施のそれぞれは三つ以上の列を含む。
平面図Ｓ１Ｄにおいて、図１Ｄの構成と同様に、負荷抵抗Ｒ０及びＲ１のそれぞれは三つ以上のＳ／Ｄ金属部分、介在層孔及び金属セグメントの直列接続により実施される。いくつかの実施例において、ＩＣ素子２００Ａの負荷抵抗器部分Ｓ１の実施と比較して、平面図Ｓ１Ｄの実施は増大した抵抗値を有する負荷抵抗器Ｒ０及びＲ１に対応する。
平面図Ｓ１Ｅにおいて、負荷抵抗Ｒ０及びＲ１のそれぞれは二つの行の並列配置により実施され、それぞれは三つ以上のＳ／Ｄ金属部分、介在層孔及び金属セグメントの直列接続を含み、これにより図１Ｅに示された構成と類似する構成を有する。様々な実施例において、負荷抵抗器Ｒ０及びＲ１のそれぞれは二つ以上の行の並列配置により実施される。いくつかの実施例において、ＩＣ素子２００Ａの負荷抵抗器部分Ｓ１の実施と比較して、平面図Ｓ１Ｅの実施は増大した電力容量及び／又は減少した抵抗値を有する負荷抵抗器Ｒ０及びＲ１に対応する。
平面図Ｓ１Ｆにおいて、図１Ｆの構成と同様に、負荷抵抗Ｒ０及びＲ１のそれぞれは拡張されたＳ／Ｄ金属部分及び介在層孔及び金属セグメントにより実施される。いくつかの実施例において、ＩＣ素子２００Ａの負荷抵抗器部分Ｓ１の実施と比較して、平面図Ｓ１Ｆの実施は増大した抵抗値を有する負荷抵抗器Ｒ０及びＲ１に対応する。
図２Ｇは、平面図Ｓ３Ｐを矢印で示すように簡略化したＩＣ素子２００ＡにマッピングされたＭＯＳトランジスタ積層部Ｓ３を有する。ＩＣ素子２００ＡのＭＯＳトランジスタ積層部Ｓ３に描かれたＮ個のＮＭＯＳトランジスタの直列トランジスタ積層と比較して、平面図Ｓ３Ｐに描かれた実施は二列のＮＭＯＳトランジスタの並列配置を含み、それぞれはＮ／２個のＮＭＯＳトランジスタを含む。いくつかの実施例において、ＩＣ素子２００ＡのＭＯＳトランジスタ積層部Ｓ３の実施と比較して、平面図Ｓ３Ｐの実施は抵抗値が低減されたＭＯＳトランジスタ積層に対応する。
図２ＨはＩＣ素子２００Ａを含み、このＩＣ素子２００Ａは負荷抵抗部Ｓ１、スイッチトランジスタ部Ｓ２及びＭＯＳトランジスタスタック部Ｓ３の構成の三つの非限定的な実施例を有する。第１の配置は図２Ｅに示されたＩＣ素子２００Ａの簡略化平面図に対応し、ここでスイッチトランジスタ部Ｓ２は負荷抵抗部Ｓ１とＭＯＳトランジスタ積層部Ｓ３との間に位置しかつ負荷抵抗部Ｓ１及びＭＯＳトランジスタ積層部Ｓ３に隣接する。
第２の配置は負荷抵抗部Ｓ１及びＭＯＳトランジスタスタック部Ｓ３のそれぞれを取り囲むスイッチトランジスタ部Ｓ２を含み、かつ負荷抵抗部Ｓ１及びＭＯＳトランジスタスタック部Ｓ３のそれぞれはスイッチトランジスタ部Ｓ２内の単一、連続的な部分である。
第３の配置は負荷抵抗部Ｓ１及びＭＯＳトランジスタスタック部Ｓ３のそれぞれを取り囲むスイッチトランジスタ部Ｓ２を含み、かつ負荷抵抗部Ｓ１及びＭＯＳトランジスタスタック部Ｓ３のそれぞれはスイッチトランジスタ部Ｓ２内の複数の個別のサブ部分を含む。
これにより、図２Ｈに示す各構成は、図２Ｅに関して上述した効果を奏することができる。
図３は、一部の実施形態に係るＩＣ素子の動作方法３００のフローチャートである。方法３００はＣＭＬ回路に対応するＩＣ素子（例えば、図１Ａ～図２Ｃに関して上述したＩＣ素子１００～２００Ｃ）と共に使用することができる。
操作３１０では、ＣＭＬ回路のトランジスタのゲートで入力信号を受信する。様々な実施例において、入力信号を受信することは対応するＮＭＯＳトランジスタＮ１及びＮ２（以上でＩＣ素子２００Ａ及び図２Ａに関して説明した）のゲート又はＰＭＯＳトランジスタＰ２及びＰ３（以上でＩＣ素子２００Ｂ及び２００Ｃ及び図２Ｂ及び図２Ｃに関して説明した）のゲートで入力信号Ｉｐ及びＩｎを受信することを含む。
いくつかの実施例において、入力信号を受信することはＣＭＬ回路の電流調整トランジスタのゲートにバイアス電圧レベルを受信することを含む。様々な実施例において、受信バイアス電圧レベルはＮＭＯＳトランジスタＮ３（以上ＩＣ素子２００Ａ及び図２Ａに関して説明した）のゲートで、ＰＭＯＳトランジスタＰ１（以上ＩＣ素子２００Ｂ及び２００ Ｃ並びに図２Ｂ及び図２Ｃに関して説明した）のゲートで、又はトランジスタＰ１及びＰ４（以上ＩＣ素子２００Ｃ及び図２Ｃに関して説明した）のゲートで、受信バイアス電圧レベルＶｂｉａｓを含む。
操作３２０において、入力信号に応答して、一対の抵抗性素子を通過する電流を制御することにより一対の出力信号を生成し、この一対の抵抗性素子における各抵抗性素子はＣＭＬ回路のトランジスタのＳ／Ｄ金属部分と同じ層に位置するＳ／Ｄ金属部分を含む。
様々な実施例において、出力信号を生成することは負荷抵抗Ｒ０及びＲ１（例えば上記ＩＣ素子２００Ａ～２００Ｃ及び図２Ａ～図２Ｃに関して説明される）を通過する電流を制御することにより出力信号Ｏｎ及びＯｐを生成することを含む。
様々な実施例において、トランジスタのＳ／Ｄ金属部分と同じ層に含まれるＳ／Ｄ金属部分の各抵抗性素子は抵抗性素子を含み、これらの抵抗性素子はゲート構造ＧＢ３及びＧＢ４に対応するＳ／Ｄ金属部分ＳＤＭＸの一例（以上ＩＣ素子１００及び図１Ｇに関して説明した）と同じ層に含まれるＳ／Ｄ金属部分ＳＤＭＲ１及びＳＤＭＲ５を含む。
操作３３０において、いくつかの実施例において、出力信号に応答してラッチ操作を実行する。いくつかの実施例において、ラッチ動作を実行することは出力信号Ｏｎ及びＯｐ並びに相補クロック信号Ｃｋ及びＣｋｂ（以上のＩＣ素子２００Ｃ及び図２Ｃに関して説明した）に応答してラッチ動作を実行することを含む。
方法３００の操作のうちの一部又は全部を実行することにより、負荷抵抗（ここでＳ／Ｄ金属部分がＣＭＬ回路のトランジスタのＳ／Ｄ金属部分と同じ層に位置する）を使用してＣＭＬ回路を操作し、それによりＩＣ素子１００～２００Ｃに関して上述した利点を実現する。
図４Ａ～図４Ｄはいくつかの実施例に係る様々な製造段階にあるＩＣ素子の図面であり、かつ図５はいくつかの実施例に係るＩＣ素子の製造方法５００のフローチャートである。図４Ａ～図４Ｄに示された製造段階は図１Ａ～図１Ｃに示されたＩＣ素子１００を製造する非限定的な実施例に対応し、かつ方法５００の操作に対応する。様々な特徴の説明を促進するために、図４Ａ～図４Ｄに示された平面図は様々なＩＣ素子部品（例えば、誘電体層、スペーサ又はその類似物）の一部又は全部を省略する。
図５において方法５００の操作を示す順序は説明のためだけである。方法５００の操作は同時に実行するか又は図５に示す順序と異なる順序で実行することができる。いくつかの実施例において、図５に示された操作の前、その間、その間及び／又はその後に図５に示されたそれら以外の操作を実行する。
操作５１０において、いくつかの実施例において、ゲート構造を構築する。いくつかの実施例において、構築ゲート構造はダミーゲート構造のダミー領域に囲まれたゲート構造を構築することを含む。いくつかの実施例において、ダミーゲート構造のダミー領域に囲まれたゲート構造を構築することは製造装置を均一にロードするように設計された一つ又は複数のパターンに基づいて一つ又は複数のＩＣ特徴の一部を構築することである。
いくつかの実施例において、構築ゲート構造は構築パターン４Ａ～図４Ｃに示されたＩＣ素子１００のゲート構造ＧＳのいくつか又は全ての例を含む。いくつかの実施例において、構築ゲート構造ＧＳは図１Ａ～図１Ｇ及び図４Ｄに示されたゲート構造ＧＡ１～ＧＡ４、ＧＢ１～ＧＢ４及び／又はＧＤと異なる構築ゲート構造ＧＳを含み、置換ゲート製造プロセス（例えば、高誘電率金属ゲート（ｒｅｐｌａｃｅｍｅｎｔ ｈｉｇｈ－ｋ ｍｅｔａｌ ｇａｔｅ、ＲＨＭＧ）を置換するプロセス）の一部とする。いくつかの実施例において、構築ゲート構造ＧＳは構築ゲート構造ＧＡ１～ＧＡ４、ＧＢ１～ＧＢ４及び／又はＧＤと同じゲート構造ＧＳを含む。
構築ゲート構造は一つ又は複数の堆積製造プロセスを実行することにより、図１Ａ～図１Ｇに関して上述した一つ又は複数の誘電体材料層を形成することを含む。様々な実施例において、堆積プロセスは化学気相堆積（ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ、ＣＶＤ）、プラズマ強化ＣＶＤ（ｐｌａｓｍａＥｎｈａｎｃｅｄ ＣＶＤ、ＰＥＣＶＤ）、原子層堆積（ａｔｏｍｉｃ ｌａｙｅｒ ｄｅｐｏｓｉｔｉｏｎ、ＡＬＤ）、又は一つ又は複数の材料層を堆積することに適する他のプロセスを含む。
いくつかの実施例において、構築ゲート構造は一つ又は複数の堆積プロセスを実行することにより、図１Ａ～図１Ｇに関して上述した一つ又は複数の導電性材料層を形成することを含む。様々な実施例において、構築ゲート構造はゲート電極又はダミーゲート電極を形成することを含む。
様々な実施例において、構築ゲート構造は第１の対の隣接するゲート構造の間に少なくとも一つの誘電体層（例えば、図４Ａ～図４Ｄに描画されかつ図１Ａ～図１Ｇに関して上述された誘電体層ＦＯＸ１）を堆積するか又は成長することと、第２の対の隣接するゲート構造の間に少なくとも一つのアクティブ領域（例えば、図４Ａ～図４Ｄに描画されかつ図１Ａ～図１Ｇに関して上述されたアクティブ領域ＡＡＸ）を形成することとを含む。
操作５２０において、一対のゲート構造の間に第１の及び第２のＳ／Ｄ金属部分を堆積し、第１のＳ／Ｄ金属部分が酸化物層にありかつ第２のＳ／Ｄ金属部分がアクティブ領域にある。第１の及び第２のＳ／Ｄ金属部分を堆積することは同じ金属層を堆積する部分を含み、それにより誘電体層上の第１のＳ／Ｄ金属部分を含む第１の抵抗性素子、及びアクティブ領域上の第２のＳ／Ｄ金属部分を含む第１のトランジスタを形成する。
いくつかの実施例において、第１の及び第２のＳ／Ｄ金属部分を堆積することは図４Ｂ～図４Ｄに示されかつ図１Ａ～図１Ｇに関して上述した誘電体層ＦＯＸ１にＳ／Ｄ金属部分ＳＤＭＲ１を形成しかつアクティブ領域ＡＡＸにＳ／Ｄ金属部分ＳＤＭＸを形成することを含む。いくつかの実施例において、第１の及び第２のＳ／Ｄ金属部分を堆積することは図１Ａ～図１Ｇに関して上述したＳ／Ｄ金属部分ＳＤＭＲ２～ＳＤＭＲ５のうちの一つ又は複数を形成することを含む。
いくつかの実施例において、第１の及び第２のＳ／Ｄ金属部分を堆積することはＣｕ、Ａｇ、Ｗ、Ｔｉ、Ｎｉ、Ｓｎ、Ａｌのうちの一つ又は複数を堆積することを含む。様々な実施例において、第１の及び第２のＳ／Ｄ金属部分を堆積することはドーピング操作を実行することを含み、例えば、布植プロセスである。様々な実施例において、ドーピング操作を実行することはＳｉ、ＳｉＧｅ、ＳｉＣ、Ｂ、Ｐ、Ａｓ、Ｇａ、金属又は低抵抗レベルを提供することに適する他の材料のうちの一つ又は複数を使用することを含む。いくつかの実施例において、ドーピング操作を実行することは約１＊１０１６立方センチメートル（ｃｍ－３）以上のドーピング濃度にドーピングすることを含む。
操作５３０において、第１の及び第２のＳ／Ｄ金属部分の間に第１の電気的接続を形成し、かつ第１のＳ／Ｄ金属部分までの第２の電気的接続を形成する。いくつかの実施例において、第１の及び第２の電気的接続を形成してＩＣの金属相互接続構造の一部を形成する。
いくつかの実施例において、第１の及び第２の電気的接続を形成することは図４Ｃ及び図４Ｄに示されかつ以上の図１Ａ～図１Ｇに関して説明された介在層孔Ｖ１～Ｖ３及び金属セグメントＭＳ１及びＭＳ２を形成することを含む。いくつかの実施例において、第１の及び第２の電気的接続を形成することは以上の図１Ａ～図１Ｇに関して説明した誘電層孔Ｖ４～Ｖ１５及び／又は金属セグメントＭＳ３～ＭＳ１０のうちの一つ又は複数を形成することを含む。
操作５４０において、いくつかの実施例において、高誘電率金属ゲートでゲート構造の部分を置き換え、例えば、ＲＨＭＧ製造プロセスの一部とする。いくつかの実施例において、ゲート構造を取り替える部分は図４Ａ～図４Ｃに示されたゲート構造ＧＣで図４Ｄに示されたゲート構造ＧＡ１～ＧＡ４、ＧＢ１～ＧＢ４及び／又はＧＤを形成することを含む。
方法５００の操作は一つ又は複数の負荷抵抗器を含むＩＣ素子を形成するために用いられ、ここでＳ／Ｄ金属部分はＩＣ素子のトランジスタのＳ／Ｄ金属部分と同じ層にあり、これによりＩＣ素子１００～２００Ｃに関して上述した利点を実現する。
図６はいくつかの実施例に係るＩＣレイアウトパターンを生成する方法６００のフローチャートである。いくつかの実施例において、ＩＣレイアウトパターンを生成することは以下に説明するＩＣレイアウトパターン７００Ａ又は７００Ｂのうちの一つ又は複数を生成することを含み、それは生成されたＩＣレイアウトパターンに基づいて製造されたＩＣ素子に対応し、このＩＣ素子はそのうちのＳ／Ｄ金属部分がトランジスタのＳ／Ｄ金属部分と同じ層に位置する負荷抵抗器を含み、例えば、図１Ａ～図２Ｄに関して上述したＳ／Ｄ金属部分ＳＤＭＲ１～ＳＤＭＲ５及びＳＤＭＸのうちの一つ又は複数のＩＣ素子１００～２００Ｄを含む。ＩＣ素子の非限定的な実例はメモリ回路、論理素子、処理素子、信号処理回路、及びそれに類似するものを含む。
いくつかの実施例において、コンピュータのプロセッサにより方法６００の一部又は全部を実行する。いくつかの実施例において、以下の図８に関して説明された電子設計自動化（ＥＤＡ）システム８００のプロセッサ８０２により方法６００の一部又は全部を実行する。
いくつかの実施例において、方法６００の一つ又は複数の操作はＩＣ素子を形成する方法の操作のサブセットである。いくつかの実施例において、方法６００の一つ又は複数の操作はＩＣ製造フロー（例えば、以下に製造システム９００及び図９に説明されたＩＣ製造フローに関する）の操作のサブセットである。
いくつかの実施例において、図６に示された順序で方法６００の操作を実行する。いくつかの実施例において、方法６００の操作を同時に及び／又は図６に示された順序以外の順序で実行する。いくつかの実施例において、方法６００の一つ又は複数の操作を実行する前、その間、その間及び／又はその後に一つ又は複数の操作を実行する。
いくつかの実施例において、図７Ａ及び図７Ｂは方法６００の一つ又は複数の操作を実行することにより生成された対応するＩＣレイアウトパターン７００Ａ及び７００Ｂの非限定的な実施例を説明する。ＩＣレイアウトパターン７００Ａは図１Ａ～図１Ｃに示されたＩＣ素子１００の実施例に対応し、かつＩＣレイアウトパターン７００Ｂは図１Ｇに示されたＩＣ素子１００の実施例に対応する。ＩＣレイアウトパターン７００Ａ又は７００Ｂに加えて、図７Ａ及び図７Ｂのそれぞれは図１Ａ～図１Ｇ及び図４Ａ～図４Ｄに関して上述したＸ及びＹ方向を含む。
ＩＣレイアウトパターン７００Ａ及び７００Ｂは、明確化のために簡略化されている。様々な実施例において、ＩＣレイアウトパターン７００Ａ又は７００Ｂのうちの一つ又は複数は図７Ａ及び図７Ｂに示されたそれらの特徴以外の特徴を含み、例えば、一つ又は複数のトランジスタ素子、電力ガイドレール、分離構造、トラップ、導電性素子又はその類似のものである。様々な実施例において、ＩＣレイアウトパターン７００Ａ及び７００Ｂのそれぞれは明確にするために不必要に図示するか又は部分的に図示する特徴を含む。
図７Ａに示すように、ＩＣレイアウトパターン７００Ａは以上の図１Ａ～図１Ｇに関して説明した列ＲＡ及びＲＢ、列ＲＡにおけるゲート領域ＧＲＡ１～ＧＲＡ４及び列ＲＢにおけるＧＲＢ１～ＧＲＢ４、ゲート領域ＧＲＡ１及びＧＲＡ２、ＧＲＡ３及びＧＲＡ４とＧＲＢ１～ＧＲＢ４における各隣接ペアの間のアクティブ領域ＡＲＸ、ゲート領域ＧＲＡ２及びＧＲＡ３の間の誘電領域ＯＸＲ１、ゲート領域ＧＲＡ２及びＧＲＡ３の間の誘電領域ＯＸＲ１と重畳するＳ／Ｄ金属領域ＳＤＲ１、各アクティブ領域ＡＲＸと重畳するＳ／Ｄ金属領域ＳＤＲＸ、Ｓ／Ｄ金属領域ＳＤＲ１と重畳する介在層孔領域ＶＲ１及びＶＲ２、ゲート領域ＧＲＢ２及びＧＲＢ３の間のＳ／Ｄ金属領域ＳＤＲＸと重畳する介在層孔領域ＶＲ３、介在層孔領域ＶＲ１と重畳する導電領域ＭＲ１、及び介在層孔領域ＶＲ２及びＶＲ３と重畳する導電領域ＭＲ２、ダミー領域ＤＲはゲート領域ＧＲＡ１～ＧＲＡ４及びＧＲＢ１～ＧＲＢ４、アクティブ領域ＡＲＸ、誘電体領域ＯＸＲ１、Ｓ／Ｄ金属領域ＳＤＲ１及びＳＤＲＸ、介在層孔領域ＶＲ１～ＶＲ３及び導電領域ＭＲ１及びＭＲ２を取り囲み、かつダミーゲート領域ＧＲＤ、ダミーアクティブ領域ＡＲＤ及びダミーＳ／Ｄ金属領域ＳＤＲＤを含む。
図７Ｂに示すように、ＩＣレイアウトパターン７００Ｂは以上の図１Ａ～図１Ｇに関して説明した列ＲＡ～ＲＣ、列ＲＡにおけるゲート領域ＧＲＡ１～ＧＲＡ６、列ＲＢにおけるＧＲＢ１～ＧＲＢ６及び列ＲＣにおけるＧＲＣ１～ＧＲＣ６、ゲート領域ＧＲＡ１及びＧＲＡ２、ＧＲＡ３及びＧＲＡ４、ＧＲＡ５及びＧＲＡ６、ＧＲＢ１～ＧＲＢ６における各隣接ペア及びＧＲＣ１～ＧＲＣ６における各隣接ペアの間のアクティブ領域ＡＲＸ、ゲート領域ＧＲＡ２及びＧＲＡ３の間の誘電体領域ＯＸＲ１、ゲート領域ＧＲＡ４及びＧＲＡ５の間の誘電体領域ＯＸＲ２、ゲート領域ＧＲＡ２及びＧＲＡ３の間で誘電体領域ＯＸＲ１と重なるＳ／Ｄ金属領域ＳＤＲ１、ゲート領域ＧＲＡ４及びＧＲＡ５の間で誘電体領域ＯＸＲ２と重なるＳ／Ｄ金属領域ＳＤＲ５及び各アクティブ領域ＡＲＸと重なるＳ／Ｄ金属領域ＳＤＲ２、Ｓ／Ｄ金属領域ＳＤＲ１と重なる中間層ホール領域ＶＲ１及びＶＲ２、ゲート領域ＧＲＢ２及びＧＲＢ３の間のＳ／Ｄ金属領域ＸＲ３、Ｓ／Ｄ金属領域ＳＤＲ５と重なるＶＲ１０及びＶＲ１１、ゲート領域ＳＤＲ４及びＶＢ４と重なるＶＲ５、を含む。ゲート領域ＧＲＢ３とＧＲＢ４との間のＳ／Ｄメタル領域ＳＤＲＸを上から覆うＶＲ１３、ゲート領域ＧＲＣ５とＧＲＣ６との間のＳ／Ｄメタル領域ＳＤＲＸに重畳されたＶＲ１４及びゲート領域ＧＲＣ１とＧＲＣ２との間のＳ／Ｄメタル領域ＳＤＲＸに重畳されたＶＲ１５、及び介在層孔領域ＶＲ２とＶＲ３とに重畳された導電領域ＭＲ２、介在層孔領域ＶＲ１とＶＲ１０とに重畳されたＭＲ７、介在層孔領域ＶＲ１１とＶＲ１２とに重畳されたＭＲ８、介在層孔領域ＶＲ１３と重畳されたＭＲ９、介在層孔領域ＶＲ１４と重畳されたＭＲ１０及び介在層孔領域ＶＲ１５と重畳された導電領域ＭＲ１１を含む。。ダミー領域ＤＲはゲート領域ＧＲＡ１～ＧＲＡ６、ＧＲＢ１～ＧＲＢ６及びＧＲＣ１～ＧＲＣ６、アクティブ領域ＡＲＸ、誘電体領域ＯＸＲ１及びＯＸＲ２、Ｓ／Ｄ金属領域ＳＤＲ１、ＳＤＲ５及びＳＤＲＸ、層間孔領域ＶＲ１～ＶＲ３及びＶＲ１０～ＶＲ１５、及び導電領域ＭＲ２及びＭＲ７～ＭＲ１１を取り囲み、明確にするために図７Ｂにおいてダミー領域ＤＲの詳細を省略する。
ゲート領域（例えば、ゲート領域ＧＲＡ１～ＧＲＡ６、ＧＲＢ１～ＧＲＢ６又はＧＲＣ１～ＧＲＣ６のうちの一つ）は製造プロセスにおけるＩＣレイアウトパターンに含まれる領域であり、導電性材料又は誘電体材料のうちの少なくとも一つを含むＩＣ素子におけるゲート構造を定義する一部とする。様々な実施例において、ゲート領域に対応する一つ又は複数のゲート構造は上被覆及び／又は少なくとも一種の誘電体材料を取り囲む少なくとも一種の導電性材料を含む。様々な実施例において、ゲート領域ＧＲＡ１～ＧＲＡ６、ＧＲＢ１～ＧＲＢ６及び／又はＧＲＣ１～ＧＲＣ６は製造プロセスに含まれ、以上の図１Ａ～図４Ｄに関して説明した対応するゲート構造ＧＡ１～ＧＡ６、ＧＢ１～ＧＢ６及び／又はＧＣ１～ＧＣ６の一部を定義する。
アクティブ領域（例えば、アクティブ領域ＡＲＸ又はＡＲＤ）は製造プロセスに含まれるＩＣレイアウトパターンにおける領域であり、以上の図１Ａ～図４Ｄに関して説明したＩＣ素子のうちの一つ又は複数のアクティブ領域を定義する一部とする。様々な実施例において、アクティブ領域ＡＲＸ及び／又はＡＲＤは製造プロセスに含まれ、以上の図１Ａ～図４Ｄに関して説明されたアクティブ領域ＡＡＸ及び／又はＡＡＤを定義する一部とする。
誘電体領域（例えば、誘電体領域ＯＸＲ１又はＯＸＲ２）は製造プロセスにおけるＩＣレイアウトパターンに含まれる領域であり、図１Ａ～図４Ｄに関して上述したＩＣ素子における一つ又は複数の誘電体層（例えば、フィールド酸化物）を定義する一部とする。様々な実施例において、誘電体領域ＯＸＲ１及び／又はＯＸＲ２は製造プロセスに含まれ、以上の図１Ａ～図４Ｄに関して説明した誘電体層ＦＯＸ１及び／又はＦＯＸ２を定義する一部とする。
Ｓ／Ｄ金属領域（例えば、Ｓ／Ｄ金属領域ＳＤＲ１、ＳＤＲ５又はＳＤＲＸのうちの一つ）は製造プロセスにおけるＩＣレイアウトパターンに含まれる領域であり、Ｓ／Ｄ金属部分（半導体基板の誘電体層又はアクティブ領域上）を定義する一部とする。様々な実施例において、Ｓ／Ｄ金属領域ＳＤＲ１、ＳＤＲ５又はＳＤＲＸのうちの一つ又は複数は製造プロセスに含まれ、図１Ａ～図４Ｄに関して上述したＳ／Ｄ金属部分ＳＤＭＲ１～ＳＤＭＲ５のうちの一つ又は複数を定義する一部とする。
介在層孔領域（例えば、介在層孔領域ＶＲ１～ＶＲ３又はＶＲ１０～ＶＲ１５のうちの一つ）は製造プロセスに含まれるＩＣレイアウトパターンの領域であり、ＩＣ素子のうちの一つ又は複数の導電層を含む一つ又は複数のセクションを定義する介在層孔の一部とし、この介在層孔は一つ又は複数の下地のコンタクト、導電セクション又はゲート構造と一つ又は複数の上を上から覆う導電セクションとの間に電気的接続を形成するために用いられる。様々な実施例において、介在層孔領域ＶＲ１～ＶＲ３又はＶＲ１０～ＶＲ１５のうちの一つ又は複数は製造プロセスに含まれ、以上の図１Ａ～図４Ｄに関して説明した対応する介在層孔Ｖ１～Ｖ３及び／又はＶ１０～Ｖ１５の一部を定義する。
導電性領域（例えば、導電性領域ＭＲ１、ＭＲ２又はＭＲ７～ＭＲ１１のうちの一つ）は製造プロセスにおけるＩＣレイアウトパターンに含まれる領域であり、ＩＣ素子における導電層を定義する一つ又は複数の導電性（例えば、金属）セグメントの一部とする。様々な実施例において、導電領域はＩＣ素子におけるＭＤ層、介在層孔層、第１の金属層又は第２の以上の金属層のうちの一つ又は複数に対応する。様々な実施例において、導電領域ＭＲ１、ＭＲ２又はＭＲ７～ＭＲ１１のうちの一つ又は複数は製造プロセスに含まれ、以上の図１Ａ～図４Ｄに関して説明した対応する導電セグメントＭＳ１、ＭＳ２及び／又はＭＳ７～ＭＳ１１を定義する一部とする。
ダミー領域（例えば、ダミー領域ＤＲ）は製造プロセスにおけるＩＣレイアウトパターンに含まれる領域であり、製造装置を均一にロードするように設計された一つ又は複数のパターンに基づいて一つ又は複数のＩＣ特徴（例えば、図１Ａ～図１Ｇ及び図４Ａ～図４Ｄに関して上述したダミーゲート構造ＧＤ、ダミーアクティブ領域ＡＡＤ及び／又はダミーＳ／Ｄ金属部分ＳＤＭＤ）の一部を定義する。いくつかの実施例において、ダミー領域ＤＲの一部又は全部は製造プロセスに含まれ、以上の図１Ａ～図１Ｇ及び図４Ａ～図４Ｄに関して説明したダミー領域ＤＺの一部又は全部を定義する一部とする。
図７Ａに示されかつ上記構成により、ＩＣレイアウトパターン７００Ａは図１Ａ～図１Ｃに示されたＩＣ素子１００の実施例に対応する。図７Ｂに示されかつ上記構成により、ＩＣレイアウトパターン７００Ｂは図１Ｇに示されたＩＣ素子１００の実施例に対応する。
操作６１０において、ＩＣレイアウトパターンにおいて抵抗器単位セル（ｕｎｉｔ ｃｅｌｌ）及びＭＯＳ単位セルを位置決めする。位置決め抵抗およびＭＯＳ単位セルの動作は、第１のゲート領域の少なくとも一部と、第２のゲート領域の少なくとも一部と、第１のゲート領域と第２のゲート領域との間のＳ／Ｄメタル領域とを含む単位セルの位置決めを含む。抵抗器単位セルは誘電体層（例えば、フィールド酸化物層）の上を上から覆うＳ／Ｄ金属領域に対応するＳ／Ｄ金属部分を製造することに対応する情報を含み、例えば、アクティブ領域ブロック層である。ＭＯＳ単位セルは一つ又は複数のトランジスタ設計仕様に基づいてＳ／Ｄ金属領域に対応するＳ／Ｄ金属部分を製造することに対応する情報を含み、例えば、低閾値電圧層である。様々な実施例において、ＭＯＳ単位セル情報は最小ゲート／チャネル長さ又は所定の比率（例えば、１．５：１）で最小ゲートチャネル長さに関連するゲート／チャネル長さを有するトランジスタに対応する。
いくつかの実施例において、位置決め抵抗器及びＭＯＳ単位セルのそれぞれはＩＣレイアウトパターンの単一のダミー領域（例えば、ダミー領域ＤＲ）内に位置決め抵抗器及びＭＯＳ単位セルを含む。様々な実施例において、位置決め抵抗器及びＭＯＳ単位セルのそれぞれはＩＣレイアウトパターンの単一の列内又は複数の列に位置決め抵抗器及びＭＯＳ単位セルを含む。
いくつかの実施例において、位置決め抵抗器単位セルは図７Ａに示されたＩＣレイアウトパターン７００Ａ及び図７Ｂに示されたＩＣレイアウトパターン７００Ｂにおける位置決め抵抗器単位セルＲＵＣ１を含み、この抵抗器単位セルＲＵＣ１はゲート領域ＧＲＡ２及びＧＲＡ３、誘電体領域ＯＸＲ１の一部又は全部及びＳ／Ｄ金属領域ＳＤＲ１を含む。
いくつかの実施例において、抵抗器単位セルを位置決めすることはＩＣレイアウトパターンにおいてこの抵抗器単位セルを含む複数の抵抗器単位セルを位置決めすることを含む。いくつかの実施例において、複数の抵抗器単位セルを位置決めすることは図７Ｂに示されたＩＣレイアウトパターン７００Ｂにおける抵抗器単位セルＲＵＣ１及び抵抗器単位セルＲＵＣ２を位置決めすることを含み、この抵抗器単位セルＲＵＣ２はゲート領域ＧＲＡ４及びＧＲＡ５、誘電体領域ＯＸＲ２の一部又は全部及びＳ／Ｄ金属領域ＳＤＲ５を含む。
いくつかの実施例において、位置決め抵抗器単位セルはＳ／Ｄ金属領域を隣接するユニット列に跨るように延伸することを含む。いくつかの実施例において、Ｓ／Ｄ金属領域を隣接するユニット列を跨いで延在して図１Ｆに示されたＩＣ素子１００の実施例に対応するＳ／Ｄ金属部分ＳＤＭＲ１を延在するＳ／Ｄ金属領域を含むように延在する。
いくつかの実施例において、位置決めＭＯＳ単位セルは図７Ａに示されたＩＣレイアウトパターン７００Ａ及び図７Ｂに示されたＩＣレイアウトパターン７００Ｂにおける位置決めＭＯＳ単位セルＸＵＣ１を含み、このＭＯＳ単位セルＸＵＣ１はゲート領域ＧＲＢ２及びＧＲＢ３、一つ又は複数のアクティブ領域ＡＡＸのうちのいくつか又は全部及び対応するＳ／Ｄ金属領域ＳＤＲＸを含む。
いくつかの実施例において、ＭＯＳ単位セルを位置決めすることはＩＣレイアウトパターンにおいてこのＭＯＳ単位セルを含む複数のＭＯＳ単位セルを位置決めすることを含む。いくつかの実施例において、複数のＭＯＳ単位セルを位置決めすることは図７Ｂに示されたＩＣレイアウトパターン７００ＢにおけるＭＯＳ単位セルＸＵＣ１及びＭＯＳ単位セルＸＵＣ２を位置決めすることを含み、このＭＯＳ単位セルＸＵＣ２はゲート領域ＧＲＢ４及びＧＲＢ５、一つ又は複数のアクティブ領域ＡＡＸのうちのいくつか又は全部及び対応するＳ／Ｄ金属領域ＳＤＲＸを含む。
操作６２０において、抵抗器単位セルを第１の介在層孔領域と重畳させ、かつＭＯＳ単位セルを第２の介在層孔領域と重畳させる。抵抗器単位セルを第１の介在層孔領域と重ねることは抵抗器単位セルのＳ／Ｄ金属領域を第１の介在層孔領域と重ねることを含み、かつＭＯＳ単位セルを第２の介在層孔領域と重ねることはＭＯＳ単位セルのＳ／Ｄ金属領域を第２の介在層孔領域と重ねることを含む。
いくつかの実施例において、抵抗器単位セルを第１の介在層孔領域と重畳させることはＳ／Ｄ金属領域ＳＤＲ１を介在層孔領域ＶＲ１と重畳させることを含む。いくつかの実施例において、ＭＯＳ単位セルを第２の介在層孔領域と重畳させることはＳ／Ｄ金属領域ＳＤＲＸを介在層孔領域ＶＲ３と重畳させることを含む。
いくつかの実施例において、抵抗器単位セルを第１の介在層孔領域と重ねることは抵抗器単位セルのＳ／Ｄ領域を第３の介在層孔領域と重ねることを含む。いくつかの実施例において、抵抗器単位セルを第３の介在層孔領域と重畳させることはＳ／Ｄ金属領域ＳＤＲ１を介在層孔領域ＶＲ２と重畳させることを含む。
いくつかの実施例において、重畳抵抗器単位セルはＩＣレイアウトパターンにおいてこの抵抗器単位セルを含む複数の抵抗器単位セルを重畳することを含む。いくつかの実施例において、複数の抵抗器単位セルを重ねることはＳ／Ｄ金属領域ＳＤＲ５と介在層孔領域ＶＲ１１を重ねることを含む。
いくつかの実施例において、重畳ＭＯＳ単位セルはＩＣレイアウトパターンにおいてこのＭＯＳ単位セルを含む複数のＭＯＳ単位セルを重畳することを含む。いくつかの実施例において、複数のＭＯＳ単位セルを重ねることはＳ／Ｄ金属領域ＳＤＲＸと介在層孔領域ＶＲ１２を重ねることを含む。
操作６３０において、第１の及び第２の介在層孔領域を連続的な導電領域と重畳させる。いくつかの実施例において、第１の及び第２の介在層孔領域を連続的な導電領域と重畳させることは第１の及び第２の介在層孔領域を単一の導電領域と重畳させることを含む。いくつかの実施例において、第１の及び第２の介在層孔領域を連続的な導電領域と重畳させることは第１の介在層孔領域を第１の導電領域と重畳させかつ第２の介在層孔領域を第２の導電領域と重畳させることを含み、この第２の導電領域は第１の導電領域に隣接する。
いくつかの実施例において、第１の及び第２の誘電層孔領域を連続的な導電領域と重畳させることは誘電層孔領域ＶＲ１及びＶＲ３を導電領域ＭＲ２と重畳させることを含む。いくつかの実施例において、第１の及び第２の誘電層孔領域を連続的な導電領域と重畳させることは誘電層孔領域ＶＲ１１及びＶＲ１２を導電領域ＭＲ８と重畳させることを含む。
様々な実施例において、第１の及び第２の介在層孔ホール領域と連続導電領域をＩＣレイアウトパターンに基づいて製造された一つ又は複数のＩＣ素子の金属相互接続に対応する複数の導電領域の一部に配置するように重ね合わせる。
様々な実施例において、第１の及び第２の介在層孔ホール領域と連続的な導電領域を図１Ａ～図２Ｄに示されたＩＣ素子１００又は２００Ａ～２００Ｄのうちの一つ又は複数に対応する複数の導電領域の一部を配置するように重畳させる。
操作６４０において、いくつかの実施例において、ＩＣレイアウトパターンを記憶装置に記憶する。様々な実施例において、ＩＣレイアウトパターンを記憶装置に記憶することはＩＣレイアウトパターンを不揮発性、コンピュータ読み取り可能なメモリ又はユニットライブラリ（例えば、データベース）に記憶することを含み、及び／又はネットワークを介してＩＣレイアウトパターンを記憶することを含む。いくつかの実施例において、ＩＣレイアウトパターンを記憶装置に記憶することはＩＣレイアウトパターンを以下の図８に関して説明されたＥＤＡシステム８００のネットワーク８１４に記憶することを含む。
操作６５０において、いくつかの実施例において、ＩＣレイアウトパターンに基づいて一つ又は複数の半導体フォトマスクのうちの少なくとも一つ又は半導体ＩＣの層のうちの少なくとも一つの部材を製造する。以下、図９について、一又は複数の半導体フォトマスク又は半導体ＩＣを製造する層のうち少なくとも一つの部材について述べる。
操作６６０において、いくつかの実施例において、ＩＣレイアウトパターンに基づいて一つ又は複数の製造操作を実行する。いくつかの実施例において、一つ又は複数の製造操作を実行することはＩＣレイアウトパターンに基づいて一つ又は複数回のリソグラフィ露光を実行することを含む。以下に図９についてＩＣレイアウトパターンに基づいて一つ又は複数の製造操作（例えば、一つ又は複数回のリソグラフィ露光）を実行することを説明する。
方法６００の操作のうちの一部又は全部を実行することにより、誘電体領域と重なるＳ／Ｄ金属領域を含むＩＣレイアウトパターン（例えば、ＩＣレイアウトパターン７００Ａ又は７００Ｂ）を生成し、それによりＩＣレイアウトパターンに基づいて製造されたＩＣ素子の負荷抵抗として用いられるＳ／Ｄ金属部分を形成するために用いられる。方法６００はこれによりＩＣレイアウトパターン及び上記ＩＣ素子１００及び２００Ａ－２００Ｄに関連して説明された利点を有する素子を生成することができる。
図８は、いくつかの実施形態に係るＥＤＡシステム８００のブロック図である。
いくつかの実施例において、ＥＤＡシステム８００は自動化レイアウト及び配線（ａｕｔｏｍａｔｅｄ ｐｌａｃｅ－ａｎｄ－ｒｏｕｔｅ、ＡＰＲ）システムを含む。いくつかの実施例によれば、例えば、ＥＤＡシステム８００を使用して一つ又は複数の実施例の設計に基づいて電線配線配置のレイアウトパターンを表示する本明細書の前記方法を実施することができる。
いくつかの実施例において、ＥＤＡシステム８００は汎用計算装置であり、それはプロセッサ８０２及び非一時的なコンピュータ可読記憶媒体８０４（いくつかの実施例においてメモリ８０４とも呼ばれる）を含む。コンピュータ可読記憶媒体８０４（他の以外）にコンピュータプログラムコード８０６が符号化（すなわち、記憶）され、すなわち、一組の実行可能な指令（いくつかの実施例において指令８０６とも呼ばれる）である。プロセッサ８０２のコンピュータプログラムコード８０６に対する実行（少なくとも部分的）はＥＤＡツールを示し、このＥＤＡツールは実施例に係る方法の一部又は全部を実施し、例えば、以上の図６に記載の方法６００（以下では、前記製造プロセス及び／又は方法である）。
プロセッサ８０２は、バス８０８を介してコンピュータ可読記憶媒体８０４に電気的に接続される。また、プロセッサ８０２は、バス８０８を介して入出力インタフェース８１０と電気的に接続されている。ネットワークインタフェース８１２は、バス８０８を介してプロセッサ８０２とも電気的に接続される。ネットワークインタフェース８１２はネットワーク８１４に接続され、それによりプロセッサ８０２及びコンピュータ読み取り可能な記憶媒体８０４はネットワーク８１４を介して外部素子に接続することができる。プロセッサ８０２はコンピュータ可読記憶媒体８０４に符号化されたコンピュータプログラムコード８０６を実行することにより、システム８００は前記製造プロセス及び／又は方法の一部又は全部を実行するために用いられる。一つ又は複数の実施例において、プロセッサ８０２は中央処理ユニット（ｃｅｎｔｒａｌ ｐｒｏｃｅｓｓｉｎｇ ｕｎｉｔ、ＣＰＵ）、マルチプロセッサ、分散型処理システム、特殊アプリケーション集積回路（ａｐｐｌｉｃａｔｉｏｎ ｓｐｅｃｉｆｉｃ ｉｎｔｅｇｒａｔｅｄ ｃｉｒｃｕｉｔ、ＡＳＩＣ）及び／又は適切な処理ユニットである。
一つ又は複数の実施例において、コンピュータ読み取り可能な記憶媒体８０４は電子的、磁性的、光学的、電磁的、赤外線及び／又は半導体のシステム（又は装置又は装置）である。例えば、コンピュータ可読記憶媒体８０４は半導体又は固体のメモリ、磁気テープ、取り外し可能なコンピュータディスク、ランダムアクセスメモリ（ｒａｎｄｏｍＡｃｃｅｓｓ ｍｅｍｏｒｙ、ＲＡＭ）、読み出し専用メモリ（ｒｅａｄ－ｏｎｌｙ ｍｅｍｏｒｙ、ＲＯＭ）、剛性ディスク及び／又は光ディスクを含む。光ディスクを使用する一つ又は複数の実施例において、コンピュータ読み取り可能な記憶媒体８０４は圧縮光ディスク読み取り専用メモリ（ｃｏｍｐａｃｔ ｄｉｓｋ－ｒｅａｄ ｏｎｌｙ ｍｅｍｏｒｙ、ＣＤ－ＲＯＭ）、圧縮光ディスク－読み取り／書き込み（ｃｏｍｐａｃｔ ｄｉｓｋ－ｒｅａｄ／ｗｒｉｔｅ、ＣＤ－Ｒ／Ｗ）及び／又はデジタルビデオディスク（ｄｉｇｉｔａｌ ｖｉｄｅｏ ｄｉｓｃ、ＤＶＤ）を含む。
一つ又は複数の実施例において、コンピュータ読み取り可能な記憶媒体８０４はコンピュータプログラムコード８０６を記憶し、このコンピュータプログラムコード８０６はシステム８００（ここでＥＤＡツールを実行（少なくとも部分的）に示す）が前記製造プロセス及び／又は方法のうちの一部又は全部を実行するために用いられる。一つ又は複数の実施例において、コンピュータ読み取り可能な記憶媒体８０４も情報を記憶し、この情報は前記製造プロセス及び／又は方法の一部又は全部の実行を促進する。一つ又は複数の実施例において、コンピュータ可読記憶媒体８０４は本明細書に開示されたＩＣレイアウトパターン（例えば、以上の図６～図７Ｂに関して説明されたＩＣレイアウトパターン７００Ａ及び／又は７００Ｂ）を含む（複数の）ＩＣレイアウトパターン８０７を記憶する。
ＥＤＡシステム８００は、Ｉ／Ｏ（Ｉｎｐｕｔ／Ｏｕｔｐｕｔ）インタフェース８１０を有する。Ｉ／Ｏインタフェース８１０は、外部回路系に接続される。一つ又は複数の実施例において、Ｉ／Ｏインタフェース８１０はキーボード、キーパッド、マウス、トラックボール、タッチパッド、タッチ式スクリーン及び／又はカーソル方向キーを含み、それにより情報及びコマンドをプロセッサ８０２に伝達するために用いられる。
また、ＥＤＡシステム８００は、プロセッサ８０２に接続されるネットワークインタフェース８１２を有する。ネットワークインタフェース８１２はシステム８００と一つ又は複数の他のコンピュータシステムが接続されたネットワーク８１４との通信を許可する。ネットワークインタフェース８１２は無線ネットワークインタフェースを含み、例えば、青芽、ＷＩＦＩ、ＷＩＭＡＸ、ＧＰＲＳ又はＷＣＤＭＡである、又は有線ネットワークインタフェースであり、例えば、イーサネット、ＵＳＢ又はＩＥＥＥ－１３６４である。一つ又は複数の実施例において、前記製造プロセス及び／又は方法の一部又は全部は二つ又は複数のシステム８００において実施される。
システム８００はＩ／Ｏインタフェース８１０を介して情報を受信するために用いられる。Ｉ／Ｏインタフェース８１０を介して受信される情報は命令、データ、設計規則、標準ユニットのライブラリ及び／又はプロセッサ８０２が処理するための他のパラメータのうちの一つ又は複数を含む。これらの情報は、バス８０８を介してプロセッサ８０２に転送される。ＥＤＡシステム８００は、Ｉ／Ｏインタフェース８１０を介してＵＩに関する情報を受信するために用いられる。この情報はユーザーインタフェース（ｕｓｅｒ ｉｎｔｅｒｆａｃｅ、ＵＩ）８４２としてコンピュータ可読媒体８０４に記憶される。
いくつかの実施例において、前記製造プロセス及び／又は方法の一部又は全部をプロセッサにより実行するための独立したソフトウェアアプリケーションプログラムとして実施する。いくつかの実施例において、前記製造プロセス及び／又は方法の一部又は全部を追加のソフトウェアアプリケーションプログラムの一部であるソフトウェアアプリケーションプログラムとして実施する。いくつかの実施例において、前記製造プロセス及び／又は方法の一部又は全部をソフトウェアアプリケーションのプラグインとして実施する。いくつかの実施例において、前記製造プロセス及び／又は方法のうちの少なくとも一つをＥＤＡツールの一部のソフトウェアアプリケーションプログラムとして実施する。いくつかの実施例において、前記製造プロセス及び／又は方法の一部又は全部をＥＤＡシステム８００により使用されるソフトウェアアプリケーションプログラムとして実施する。いくつかの実施例において、例えばＣＡＤＥＮＣＥ設計システム有限会社から購入可能なＶＩＲＴＵＯＳＯ？又は他の適切なレイアウト生成ツールを使用して標準ユニットを含むレイアウトパターンを生成する。
いくつかの実施例において、製造プロセスを非一時的なコンピュータ可読記録媒体に記憶されたプログラムの機能として実現する。非一時的なコンピュータ可読記録媒体の例は外部の／取り外し可能及び／又は内部の／埋め込み式メモリ又はメモリユニットを含むがこれらに限定されず、例えば、光ディスク（例えば、ＤＶＤ）、磁気ディスク（例えば、ハードディスク）、半導体メモリ（例えば、ＲＯＭ、ＲＡＭ）、メモリカード及びその類似者のうちの一つ又は複数である。
図９は、一部の実施形態に係るＩＣ製造システム９００及びそれに関連するＩＣ製造フローを示すブロック図である。いくつかの実施例において、レイアウトパターンに基づいて、製造システム９００を用いて（Ａ）一つ以上の半導体フォトマスク又は（Ｂ）半導体集積回路の層における少なくとも一つの部材のうちの少なくとも一つを製造する。
図９において、ＩＣ製造システム９００はＩＣ素子９６０の製造に関連する設計、開発及び製造サイクル及び／又はサービスにおいて相互作用するエンティティを含み、例えば、設計室９２０、マスク室９３０及びＩＣ製造者／製造者（「ウェハ工場」）９５０である。通信ネットワークを介してシステム９００におけるエンティティが接続される。いくつかの実施例において、通信ネットワークは単一のネットワークである。いくつかの実施例において、通信ネットワークは複数の異なるネットワークであり、例えば、内部ネットワーク及びインターネットネットワークである。通信ネットワークは有線及び／又は無線の通信チャンネルを含む。各エンティティは他のエンティティのうちの一つ又は複数と対話し、かつ他のエンティティのうちの一つ又は複数にサービスを提供し及び／又は他のエンティティのうちの一つ又は複数からサービスを受信する。いくつかの実施例において、設計室９２０、フォトマスク室９３０及びＩＣウェハ工場９５０のうちの二者又はそれ以上は単一の大きな会社によって所有される。いくつかの実施例において、設計室９２０、マスク室９３０及びＩＣウェハ工場９５０のうちの二者又はそれ以上は共用設備に共存しかつ共用リソースを使用する。
設計室（又は設計チーム）９２０はＩＣ設計レイアウトパターン９２２を生成する。ＩＣ設計レイアウトパターン９２２はＩＣ素子９６０（例えば、以上の図１Ａ～図１Ｇに関して述べたＩＣ素子１００）に設計された様々な幾何学的パターンを含み、例えば、以上の図６～図７Ｂに関して述べたＩＣレイアウトパターン７００Ａ又は７００Ｂである。幾何学的パターンは、製造されるＩＣ素子９６０を構成する各種部材の金属、酸化物又は半導体層のパターンに対応する。様々な層を組み合わせて様々なＩＣ特徴を形成する。例えば、ＩＣ設計レイアウトパターン９２２の一部は半導体基板（例えば、シリコンウェハ）に形成される様々なＩＣ特徴を含み、例えば、アクティブ領域、ゲート電極、ソースとドレイン、層間相互接続の金属配線又は介在層孔、及びパッドを接合するための開口、及び半導体基板に配置された様々な材料層である。設計室９２０は適切な設計プログラムを実施してＩＣ設計レイアウトパターン９２２を形成する。設計プログラムは論理設計、物理設計又は配置及び配線のうちの一つ又は複数を含む。ＩＣ設計レイアウトパターン９２２は、幾何学的パターンの情報を有する一つ以上のデータファイルに表示される。例えば、ＧＤＳＩＩファイルフォーマット又はＤＦＩＩファイルフォーマットでＩＣ設計レイアウトパターン９２２を表記することができる。
マスク室９３０は、データ準備９３２及びマスク製造９４４を含む。フォトマスク室９３０はＩＣ設計レイアウトパターン９２２を使用して一つ又は複数のフォトマスク９４５を製造することにより、ＩＣ設計レイアウトパターン９２２に基づいてＩＣ素子９６０の様々な層を製造するために用いられる。マスク室９３０はマスクデータ準備９３２を実行し、ここでＩＣ設計レイアウトパターン９２２は代表的なデータファイル（ｒｅｐｒｅｓｅｎｔａｔｉｖｅ ｄａｔａＦｉｌｅ、「ＲＤＦ」）に翻訳される。マスクデータ準備９３２は、ＲＤＦをマスク製造９４４に供給する。マスク製造９４４は、マスク直写機を含む。フォトマスク直接書き込み機はＲＤＦを基板（例えば、フォトマスク（主フォトマスク）９４５又は半導体ウェハ９５３）上の画像に変換する。マスクデータ準備９３２は設計レイアウトパターン９２２を操作してマスク直接書き込み機の特定の特性及び／又はＩＣウェハ工場９５０の要求に合致する。図９において、フォトマスクデータ準備９３２及びフォトマスク製造９４４を単独の部品として示す。いくつかの実施例において、マスクデータ準備９３２及びマスク製造９４４をマスクデータ準備と総称することができる。
いくつかの実施例において、マスクデータ準備９３２は光学的近接補正（ｏｐｔｉｃａｌ ｐｒｏｘｉｍｉｔｙ ｃｏｒｒｅｃｔｉｏｎ、ＯＰＣ）を含み、それはリソグラフィ補強技術を使用して映像誤差を補償し、例えば、回折、干渉、他の製造プロセス効果及びその類似者による映像誤差である可能性がある。ＯＰＣ調整ＩＣは、レイアウトパターン９２２を設計する。いくつかの実施例において、マスクデータ準備９３２は他の解像度増強技術（ｒｅｓｏｌｕｔｉｏｎＥｎｈａｎｃｅｍｅｎｔ ｔｅｃｈｎｉｑｕｅｓ、ＲＥＴ）を含み、例えば、軸外照射、二次解像度補助特徴、相間移動マスク、他の適切な技術、及びその類似者又はそれらの組み合わせである。いくつかの実施例において、逆方向リソグラフィ技術（ｉｎｖｅｒｓｅ ｌｉｔｈｏｇｒａｐｈｙ ｔｅｃｈｎｏｌｏｇｙ、ＩＬＴ）も使用され、それはＯＰＣを逆方向イメージング問題と見なす。
いくつかの実施例において、マスクデータ準備９３２はマスク規則検査器（ｍａｓｋ ｒｕｌｅ ｃｈｅｃｋｅｒ、ＭＲＣ）を含み、それは一組のマスク作成規則によりＯＰＣでの処理が行われたＩＣ設計レイアウトパターン９２２を検査し、これらのマスク作成規則はいくつかの幾何学的形状及び／又は接続性制限を含み、それにより十分なマージンを確保し、半導体製造プロセスにおける変性、及びそれに類似するものを解決する。いくつかの実施例において、ＭＲＣはＩＣ設計レイアウトパターン９２２を修正することにより、フォトマスク製造９４４期間の制限を補償し、これはＯＰＣが実行した修正の一部を取り消すことによりフォトマスク作成ルールに合致することができる。
いくつかの実施例において、マスクデータ準備９３２はリソグラフィ製造プロセス検査（ｌｉｔｈｏｇｒａｐｈｙ ｐｒｏｃｅｓｓ ｃｈｅｃｋｉｎｇ、ＬＰＣ）を含み、それはＩＣウェハ工場９５０により実施されてＩＣ素子９６０を製造する処理をシミュレーションする。ＬＰＣはＩＣ設計レイアウトパターン９２２に基づいてこの処理をシミュレートすることにより、製造をシミュレートする素子を作成し、例えば、ＩＣ素子９６０である。ＬＰＣシミュレーションにおける処理パラメータは、ＩＣ製造サイクルの各種レシピに関連するパラメータ、ＩＣを製造するためのツールに関連するパラメータ及び／又は製造レシピの他の態様を含み得る。ＬＰＣは様々な要因を考慮し、例えば、空間映像コントラスト、焦点深度（ｄｅｐｔｈ ｏｆＦｏｃｕｓ、「ＤＯＦ」）、マスク誤差強化要因（ｍａｓｋＥｒｒｏｒＥｎｈａｎｃｅｍｅｎｔＦａｃｔｏｒ、「ＭＥＥＦ」）、他の適切な要因、及びその類似のもの又はそれらの組み合わせである。いくつかの実施例において、ＬＰＣがシミュレーション製造された素子を作成した後、シミュレーション素子の形状が足りず設計ルールを満たさない場合、ＯＰＣ及び／又はＭＲＣを繰り返してＩＣ設計レイアウトパターン９２２をさらに改善する。
理解すべきことは、明確な目的のために、マスクデータ準備９３２の以上の説明を簡略化した。いくつかの実施例において、データ準備９３２は論理演算（ｌｏｇｉｃ ｏｐｅｒａｔｉｏｎ、ＬＯＰ）のような追加の特徴を含むことにより、製造ルールに基づいてＩＣ設計レイアウトパターン９２２を修正する。また、複数の異なる順序でデータ準備９３２期間にＩＣ設計レイアウトパターン９２２に応用される処理を実行することができる。
フォトマスクデータの準備９３２の後かつフォトマスク製造９４４の間に、修正されたＩＣ設計レイアウトパターン９２２に基づいてフォトマスク９４５又はフォトマスク９４５のグループを製造する。いくつかの実施例において、フォトマスク製造９４４はＩＣ設計レイアウトパターン９２２に基づいて一つ以上のリソグラフィ露光を実行することを含む。いくつかの実施例において、電子ビーム（ｅ－ｂｅａｍ）又は複数の電子ビームを使用するメカニズムは修正されたＩＣ設計レイアウトパターン９２２に基づいてフォトマスク（フォトマスク又は主フォトマスク）９４５にパターンを形成する。マスク９４５は、種々の手法で形成することができる。いくつかの実施例において、二次元技術を用いてフォトマスク９４５を形成する。いくつかの実施例において、フォトマスクパターンは不透明領域及び透明領域を含む。ウェハに塗布された画像感応材料層（例えば、フォトレジスト）を露光するための放射ビーム（例えば、紫外線（ｕｌｔｒａｖｉｏｌｅｔ、ＵＶ）ビーム）は不透明領域に遮断されかつ透明領域を透過する。一実施例において、フォトマスク９４５のバイナリフォトマスクバージョンは透明基板（例えば、溶融石英）及びバイナリフォトマスクの不透明領域に塗布された不透明材料（例えば、クロム）を含む。別の実施例において、相転移技術を使用してフォトマスク９４５を形成する。フォトマスク９４５の相転移フォトマスク（ｐｈａｓｅ ｓｈｉｆｔ ｍａｓｋ、ＰＳＭ）バージョンにおいて、相転移フォトマスクに形成されたパターンにおける様々な特徴は適切な位相差を有することにより、解像度及び結像品質を向上させることに用いられる。様々な実施例において、相間移動フォトマスクは減衰ＰＳＭ又は交替ＰＳＭであってもよい。フォトマスク製造９４４により生成された（複数の）フォトマスクは様々な製造プロセスに用いられる。例えば、この（これらの）フォトマスクはイオン注入製造プロセスにおいて半導体ウェハ９５３に様々なドーピング領域を形成するために用いられ、エッチング製造プロセスにおいて半導体ウェハ９５３に様々なエッチング領域を形成するために用いられ、及び／又は他の適切な製造プロセスにおいて用いられる。
ＩＣウェハ工場９５０はＩＣ製造会社であり、それは複数の異なるＩＣ製品を製造するための一つ又は複数の製造設備を含む。いくつかの実施例において、ＩＣウェハ工場９５０は半導体代工場である。例えば、複数のＩＣ製品のフロントエンド製造（前段製造プロセス（ＦＥＯＬ）製造）のための製造施設が存在する可能性があり、第２の製造施設はＩＣ製品の相互接続及びパッケージのためのバックエンド製造（後段製造プロセス（ＢＥＯＬ）製造）を提供することができ、かつ第３の製造施設は代行工場会社に他のサービスを提供することができる。
ＩＣウェハ工場９５０はウェハ製造ツール９５２を含み、このウェハ製造ツール９５２は半導体ウェハ９５３に対して様々な製造操作を実行することにより、（複数の）フォトマスク（例えば、フォトマスク９４５）に基づいてＩＣ素子９６０を製造するために用いられる。様々な実施例において、製造ツール９５２はウェハステッパー、イオンインプラント、フォトレジスト塗布機、処理チャンバ（例えば、ＣＶＤチャンバ又はＬＰＣＶＤ炉）、ＣＭＰシステム、プラズマエッチングシステム、ウェハクリーニングシステム又は本明細書に説明された一つ又は複数の適切な製造プロセスを実行できる他の製造装置のうちの一つ又は複数を含む。
ＩＣウエハ工場９５０は、マスク室９３０で製造された（いくつかの）マスク９４５を用いてＩＣ素子９６０を製造する。したがって、ＩＣウェハ工場９５０は少なくとも間接的にＩＣ設計レイアウトパターン９２２を使用してＩＣ素子９６０を製造する。いくつかの実施例において、ＩＣウェハ工場９５０により（いくつかの）フォトマスク９４５を使用して半導体ウェハ９５３を製造してＩＣ素子９６０を形成する。いくつかの実施例において、ＩＣ製造は少なくとも間接地を含みＩＣ設計レイアウトパターン９２２に基づいて一つ又は複数回のリソグラフィ露光を実行する。半導体ウエハ９５３は、シリコン基板や、その上に材料層が形成された他の適切な基板を含む。半導体ウエハ９５３は、さらに、各種のドーピング領域、誘電特性、多層配線等（後の製造工程で形成される）を有している。
集積回路（ＩＣ）の製造システム（例えば、図９のシステム９００）及びそれに関連するＩＣの製造フローに関する詳細は以下のとおりである：２０１６年２月９日に登録された米国特許第９、２５６、７０９号、２０１５年１０月１日に公開された米国登録対象公開特許第２の０１５０２７８４２９号、２０１４年２月６日に公開された米国登録対象公開特許第２の０１４００４０８３８号、及び２００７年８月２１日に登録された米国特許第７、２６０、４４２号、ここで各者の全ての内容はこれに基づいて引用方式で組み込まれる。
いくつかの実施例において、ＩＣ素子は、第１の及び第２のアクティブ領域の間のゲート構造を含むトランジスタと、第１のアクティブ領域を上から覆う第１のＳ／Ｄ金属部分と、及び第２のアクティブ領域を上から覆う第２のＳ／Ｄ金属部分と、誘電体層に位置決めされかつ第１の及び第２のＳ／Ｄ金属部分と同じ層に位置する第３のＳ／Ｄ金属部分を含む負荷抵抗器と、第１のＳ／Ｄ金属部分を上から覆う第１の介在層孔と、第３のＳ／Ｄ金属部分を上から覆う第２の及び第３の介在層孔と、第１の介在層孔を第２の介在層孔に電気的に接続するための第１の導電構造と、を含む。
いくつかの実施例において、ゲート構造は高誘電率誘電材料を含む。
いくつかの実施例において、誘電体層は第１のアクティブ領域に隣接する。
いくつかの実施例において、第１のソース／ドレイン金属部分、第３のソース／ドレイン金属部分及び導電構造は第１の方向に沿って位置合わせされる。
いくつかの実施例において、ゲート構造は複数のゲート構造の第１の列における一つのゲート構造である。第３のソース／ドレインメタル部は、複数のゲート構造の第１の列に隣接する複数のゲート構造の第２の列における複数の隣接するゲート構造の間に位置する。
いくつかの実施例において、第３のソース／ドレイン金属部分は、さらにゲート構造の第１の列における複数の隣接するゲート構造の間に位置する。
いくつかの実施例において、負荷抵抗器は、第四ソース／ドレイン金属部分、第四インタフェース孔及び第２の導電構造をさらに含む。第４ソース／ドレインメタル部は、第１のソース／ドレインメタル部、第２のソース／ドレインメタル部及び第３のソース／ドレインメタル部と同層に位置する。第四介在層孔は第四ソース／ドレイン金属部分を上から覆う。第２の導電構造は第四介在層孔を第２の又は第３の介在層孔のうちの一つに電気的に接続するために用いられる。
いくつかの実施例において、ＩＣ素子は、第３の介在層孔に接触する第２の導電構造をさらに含む。
いくつかの実施例において、ＣＭＬ回路は、ゲート構造の第１の列における第１の対のゲート構造の間に位置する第１の誘電体層に位置する第１のＳ／Ｄ金属部分を含む第１の抵抗器と、ゲート構造の第１の列における第２の対のゲート構造の間に位置する第２の誘電体層に位置する第２のＳ／Ｄ金属部分を含む第２の抵抗器と、ゲート構造の第２の列における第１のゲート構造、第１の及び第２のＳ／Ｄ構造、第１のＳ／Ｄ構造における第３のＳ／Ｄ金属部分、及び第２のＳ／Ｄ構造における第四Ｓ／Ｄ金属部分を含む第１のトランジスタと、ゲート構造の第２の列における第２のゲート構造、第２のＳ／Ｄ構造、第四Ｓ／Ｄ金属部分、第３のＳ／Ｄ構造、及び第３のＳ／Ｄ構造における第五Ｓ／Ｄ金属部分を含む第２のトランジスタと、ゲート構造の第３の列における第１のゲート構造、第四及び第五Ｓ／Ｄ構造、第四Ｓ／Ｄ構造、及び第六Ｓ／Ｄ金属部分を含む第３のトランジスタと、を含む。第１の抵抗器は、第１の、第３の及び第四トランジスタに直列接続され、第２の抵抗器は、第２の、第３の及び第四トランジスタに直列接続され、かつ第１の～第八Ｓ／Ｄ金属部分は同じ層に位置する。
いくつかの実施例において、複数のゲート構造の第２の列は、ゲート構造の第１の列及び第３の列のそれぞれに隣接する。
いくつかの実施例において、第１のトランジスタ～第四トランジスタのそれぞれはＮＭＯＳトランジスタである。第１のの抵抗および第２のの抵抗のそれぞれは、電源電圧を供給するための導電構造体に接続されている。
いくつかの実施例において、第１のトランジスタ～第四トランジスタのそれぞれは、ＰＭＯＳトランジスタである。第１の抵抗および第２の抵抗のそれぞれは、基準電圧を保持するための導電構造体に接続されている。
いくつかの実施例において、第１のトランジスタ～第四トランジスタのそれぞれのゲート構造は同じゲート長に対応する。
いくつかの実施例において、ＩＣレイアウトパターンを生成する方法であって、ＩＣレイアウトパターンにおいて抵抗器はＳ／Ｄ金属領域を含む抵抗器単位セルを位置決めすることＩＣレイアウトパターンにおいてＭＯＳ単位セルを位置決めすること、抵抗器単位セルを第１の介在層孔領域と重ねること、ＭＯＳ単位セルを第２の介在層孔領域と重ねること、第１の及び第２の介在層孔領域を連続導電領域と重ねること、及びＩＣレイアウトパターンを記憶装置に記憶することを含む。
いくつかの実施例において、ＩＣレイアウトパターンにおいて抵抗器単位セルを位置決めする操作はアクティブ領域バリア層を含む抵抗器単位セルを位置決めすることを含む。
いくつかの実施例において、このＩＣレイアウトパターンにおいて抵抗器単位セルを位置決めする操作は抵抗器単位セルを第１のユニット列に位置決めすることを含む。ＩＣレイアウトパターンにおいてＭＯＳ単位セルを位置決めする動作はＭＯＳ単位セルを第１のユニット列に隣接する第２のユニット列に位置決めすることを含む。
いくつかの実施例において、抵抗器単位セルを位置決めする操作は複数のダミーゲートを含むダミー領域により抵抗器単位セルを取り囲むことを含む。ＭＯＳ単位セルを位置決めする動作は、ダミー領域を介してＭＯＳ単位セルを取り囲むことを含む。
いくつかの実施例において、第１の介在層孔領域及び第２の介在層孔領域を連続的な導電領域と重畳させる操作は第１の介在層孔領域及び第２の介在層孔領域を単一の導電領域と重畳させることを含む。
いくつかの実施例において、ＩＣレイアウトパターンにおいて抵抗器単位セルを位置決めする操作はＩＣレイアウトパターンにおいて第１の抵抗器単位セルを位置決めすることを含む。ＩＣレイアウトパターンを生成する方法はさらに以下の操作を行う。ＩＣレイアウトパターンにおいて第２の抵抗器単位セルを位置決めすること、第１の抵抗器単位セルを第３の誘電層孔領域と重ねること、第２の抵抗器単位セルを第四誘電層孔領域と重ねること、及び第３の誘電層孔領域及び第四誘電層孔領域を単一導電領域と重ねることを含む。
いくつかの実施例において、ＩＣレイアウトパターンにおいて抵抗器単位セルを位置決めする操作はソース／ドレイン金属領域を隣接するユニット列に跨るように延伸することを含む。
以上はいくつかの実施例の特徴を概説することにより、当業者は本開示のいくつかの実施例の態様をよく理解することができる。当業者であれば理解されるように、彼らは本開示のいくつかの実施例を設計又は修正して同じ目的を達成し及び／又は本明細書に紹介された実施例の同じ利点を達成するための他の製造プロセス及び構造の基礎とすることができる。当業者であれば理解されるように、これらの等価構造は本開示のいくつかの実施例の精神及び範囲から逸脱せず、かつそれらは本開示のいくつかの実施例の精神及び範囲から逸脱することなく本明細書で様々な変更、代替及び置換を行うことができる。
当業者は、開示された実施例のうちの一つ以上が上記の利点のうちの一つ以上を満たすことを容易に見ることができる。前述の明細書を読んだ後、当業者は本明細書に広く開示された様々な変化、等価物の代替及び様々な他実施例を実現することができる。したがって、ここで付与しようとする保護は添付の特許請求の範囲及びその等価物に限定される。
１００ 集積回路（ＩＣ）素子
１００Ｂ 基板
２００Ａ ＩＣ素子
２００Ｂ ＩＣ素子
２００Ｃ ＩＣ素子
２００Ｄ ＩＣ素子
３００ 方法
３１０ 操作
３２０ 操作
３３０ 操作
５００ 方法
５１０ 操作
５２０ 操作
５３０ 操作
５４０ 操作
６００ 方法
６１０ 操作
６２０ 操作
６３０ 操作
６４０ 操作
６５０ 操作
６６０ 操作
７００Ａ ＩＣレイアウトパターン
７００Ｂ ＩＣレイアウトパターン
８００ 電子設計自動化システム
８０２ プロセッサ
８０４ コンピュータ読み取り可能な記憶媒体
８０６ コンピュータ・プログラム・コード
８０７ ＩＣレイアウトパターン
８０８ バス
８１０ 入力／出力インタフェース
８１２ ネットワークインタフェース
８１４ ネットワーク
８４２ ユーザーインタフェース
９００ ＩＣ製造システム
９２０ 設計室
９２２ ＩＣ設計レイアウトパターン
９３０ マスク室
９３２ データ準備
９４４ フォトマスクの製造
９４５ フォトマスク
９５０ ＩＣウエハ工場
９５２ ウェーハ製造治具
９５３ 半導体ウェハ
９６０ ＩＣ素子
Ａ－Ａ’、Ｂ－Ｂ’ 平面
ＡＡＤ、ＡＡＸ、ＡＲＤ、ＡＲＸ アクティブエリア
Ｃ１： 容量性素子
Ｃｋ、Ｃｋｂ 相補クロック信号
ＤＲ、ＤＺ ダミー領域
ＦＯＸ、ＦＯＸ１、ＦＯＸ２ 誘電体層
ＧＡ１、ＧＡ２、ＧＡ３、ＧＡ４、ＧＡ５、ＧＡ６ ゲート構造
ＧＢ１、ＧＢ２、ＧＢ３、ＧＢ４、ＧＢ５、ＧＢ６ ゲート構造
ＧＣ１、ＧＣ２、ＧＣ３、ＧＣ４、ＧＣ５、ＧＣ６ ゲート構造
ＧＤ ゲート構造
ＧＲＡ１、ＧＲＡ２、ＧＲＡ３、ＧＲＡ４、ＧＲＡ５、ＧＲＡ６ ゲート領域
ＧＲＢ１、ＧＲＢ２、ＧＲＢ３、ＧＲＢ４、ＧＲＢ５、ＧＲＢ６ ゲート領域
ＧＲＣ１、ＧＲＣ２、ＧＲＣ３、ＧＲＣ４、ＧＲＣ５、ＧＲＣ６ ゲート領域
ＧＲＤ ゲート領域
ＧＳ ゲート構造
Ｉｐ、Ｉｎ 入力信号
ＭＳ１、ＭＳ２、ＭＳ３、ＭＳ４、ＭＳ５、ＭＳ６、ＭＳ７、ＭＳ８、ＭＳ９、ＭＳ１０、ＭＳ１１ 導電セグメント
ＭＲ１、ＭＲ２、ＭＲ３、ＭＲ４、ＭＲ５、ＭＲ６、ＭＲ７、ＭＲ８、ＭＲ９、ＭＲ１０、ＭＲ１１ 導電領域
Ｎ１、Ｎ２、Ｎ３１、Ｎ３２、Ｎ３Ｎ、Ｎ３Ｎ／２、Ｎ４、Ｎ５ トランジスタ
Ｏｎ、Ｏｐ 出力信号
ＯＸＲ１、ＯＸＲ２ 誘電体領域
Ｐ１１、Ｐ１Ｎ、Ｐ１１－Ｐ１Ｎ、Ｐ２、Ｐ３、Ｐ４、Ｐ５、Ｐ６、Ｐ７、Ｐ８、Ｐ９、Ｐ１０ トランジスタ
ＲＡ、ＲＢ、ＲＣ 列
Ｒ０、Ｒ１、Ｒ２ 負荷抵抗器
ＲＵＣ１、ＲＵＣ２ 抵抗器単位セル
Ｓ１、Ｓ２、Ｓ３ 負荷抵抗器部分
Ｓ１Ｄ、Ｓ１Ｅ、Ｓ１Ｆ、Ｓ３Ｐ 平面図
ＳＤＭＤ、ＳＤＭＸ Ｓ／Ｄ金属部分
ＳＤＭＲ１、ＳＤＭＲ２、ＳＤＭＲ３、ＳＤＭＲ４、ＳＤＭＲ５ Ｓ／Ｄメタル部分
ＳＤＲＤ、ＳＤＲＸ Ｓ／Ｄメタル領域
ＳＤＲ１、ＳＤＲ５ Ｓ／Ｄメタル領域
Ｖ１、Ｖ２、Ｖ３、Ｖ４、Ｖ５、Ｖ６、Ｖ７、Ｖ８、Ｖ９、Ｖ１０、Ｖ１１、Ｖ１２、Ｖ１３、Ｖ１４、Ｖ１５ 介在層孔
ＶＲ１、ＶＲ２、ＶＲ３、ＶＲ４、ＶＲ５、ＶＲ６、ＶＲ７、ＶＲ８、ＶＲ９、ＶＲ１０、ＶＲ１１、ＶＲ１２、ＶＲ１３、ＶＲ１４、ＶＲ１５ 介在層孔領域
Ｖｂｉａｓ、ＶＤＤ 電圧レベル
Ｖｉｎ 入力信号
Ｖｏｕｔ 出力信号
ＶＲ１、ＶＲ２、ＶＲ３ 介在層孔領域
Ｘ 方向
ＸＵＣ１、ＸＵＣ２ ＭＯＳ単位セル
Ｙ 方向
Ｚ 方向

Claims (1)

  1. 第１のアクティブ領域と第２のアクティブ領域との間のゲート構造と、
    前記第１のアクティブ領域を上から覆う第１のソース／ドレイン金属部分と、
    前記第２のアクティブ領域を上から覆う第２のソース／ドレイン金属部分と、
    を含むトランジスタと、
    誘電体層に位置決めされかつ前記第１のソース／ドレイン金属部分及び前記第２のソース／ドレイン金属部分と同じ層に位置する第３のソース／ドレイン金属部分を含む負荷抵抗器と、
    前記第１のソース／ドレイン金属部分を上から覆う第１の介在層孔と、
    前記第３のソース／ドレイン金属部分を上から覆う第２の介在層孔及び第３の介在層孔と、
    前記第１の介在層孔を前記第２の介在層孔に電気的に接続するための第１の導電構造と、
    を含むことを特徴とする集積回路素子。
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