TW202205131A - 積體電路元件 - Google Patents

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Abstract

一種積體電路元件包括電晶體，此電晶體包括在第一及第二主動區域之間的閘極結構、上覆於第一主動區域之第一S/D金屬部分，及上覆於第二主動區域之第二S/D金屬部分。包括第三S/D金屬部分之負載電阻器定位在介電層上且在與第一及第二S/D金屬部分相同的層中。第一介層孔上覆於第一S/D金屬部分，第二及第三介層孔上覆於第三S/D金屬部分，且第一導電結構用以將第一介層孔電連接至第二介層孔。

Description

積體電路元件、方法、佈局及系統
無
積體電路(integrated circuit， IC)有時包括負載電阻器以將電路能力擴展至金屬氧化物半導體(metal oxide semiconductor， MOS)電晶體所提供之能力之外。電流模式邏輯(current mode logic， CML)及其他電路時常依賴於負載電阻器以基於所施加電流產生電壓降。
IC通常包括根據一個或多個IC佈局圖製造之諸多IC元件。IC佈局圖為階層式的，且包括根據IC元件的設計規範執行較高級別功能之模組。此些模組時常由單元之組合建構，其中每一者表示用以執行特定功能之一個或多個IC結構。
為了形成較高級別之模組並實現外部連接，單元及其他IC特徵藉由形成於多個上覆金屬層中之互連結構彼此佈線。單元放置與互連佈線是IC元件之整體設計製程的一部分。各種電子設計自動化(electronic design automation， EDA)工具用以產生、修訂及驗證IC元件之設計，同時確保符合設計及製造規範。
無
以下揭示內容提供用於實施所提供標的之不同特徵的許多不同實施例或實例。以下描述部件、值、操作、材料、佈置及其類似者之特定實例以簡化本揭示案之一些實施例。當然，此些僅為實例，且並不意欲為限制性的。預期其他部件、值、操作、材料、佈置或其類似者。舉例而言，在如下描述中第一特徵在第二特徵之上或在第二特徵上形成可包括其中第一特徵與第二特徵形成為直接接觸之實施例，且亦可包括其中額外特徵可在第一特徵與第二特徵之間形成而使得第一特徵與第二特徵可不直接接觸的實施例。另外，本揭示案之一些實施例可在各種實例中重複元件符號及/或字母。此重複是出於簡化及清楚目的，且其自身並不表示所論述之各種實施例及/或配置之間的關係。
另外，為了描述簡單，可在本文中使用諸如「在……下面」、「下方」、「下部」、「上方」、「上部」及其類似術語之空間相對術語，以描述如諸圖中所繪示之一個元件或特徵與另一（另外）元件或特徵的關係。除了諸圖中所描繪之定向以外，此些空間相對術語意欲涵蓋元件在使用中或操作中之不同定向。裝置可以其他方式定向（旋轉90度或以其他定向），且可同樣相應地解釋本文中所使用之空間相對描述詞。
在各種實施例中，IC元件包括用作IC（例如，CML電路）之負載電阻器的源極/汲極(source/drain， S/D)金屬部分。與其中將另一結構（例如，諸如薄膜電阻器之後段製程(back-end-of- line， BEOL)結構）用作負載電阻器之方法相比較而言，藉由包括S/D部分連同其他前段製程(front-end-of-line， FEOL)元件（例如，MOS電晶體），IC元件具有減小的面積要求及寄生電容，且藉此具有減小的功率及增大的速度。在一些實施例中，因為包括負載電阻器之IC元件為FEOL元件，所以對應的IC佈局比其中負載電阻器並非FEOL元件之方法中的IC佈局更容易擴展。
第1A圖至第1G圖為根據一些實施例之IC元件100的圖式，此IC元件100包括用作負載電阻器之S/D金屬部分SDMR1，此負載電阻器電連接至能夠被包括在MOS電晶體中之S/D金屬部分SDMX。在各種實施例中，IC元件100是藉由執行方法500及/或600之操作中的一些或全部而形成，及/或是基於以下關於第4A圖至第7B圖所論述之IC佈局圖700A或700B來配置。在一些實施例中，IC元件100被包括在以下關於第9圖所論述之藉由IC製造商/製造者（「晶圓廠」）950所製造之IC元件960中。
在各種實施例中，如以下進一步論述，一個或多個S/D金屬部分（例如，S/D金屬部分SDMR1）藉由定位在對應的介電層（例如，介電層FOX1）上而用作負載電阻器，藉此與一個或多個基板部分（例如，主動區域AAX）電隔離，且電連接至至少兩個介層孔（例如，介層孔V1及V2），此至少兩個介層孔藉此對應於能夠將一個或多個S/D金屬部分電連接至其他IC元件之負載電阻器端子。
第1A圖至第1C圖描繪其中IC元件100包括用作單個負載電阻器之單個S/D金屬部分的實施例，第1D圖及第1E圖描繪其中IC元件100包括用作單個負載電阻器之多個S/D金屬部分的實施例，第1F圖描繪其中IC元件100包括用作單個負載電阻器之單個、擴展之S/D金屬部分的實施例，且第1G圖描繪其中IC元件100包括用作CML電路的多個負載電阻器之多個S/D金屬部分的實施例。
在第1A圖至第1C圖中所描繪之實施例中，第1A圖描繪IC元件100之平面圖，此平面圖包括X及Y方向、沿Y方向與平面A-A'之交點，以及沿X方向與平面B-B'之交點。第1B圖描繪IC元件100沿包括Y方向及Z方向之平面A-A'的橫截面圖，且第1C圖描繪IC元件100沿包括X方向及Z方向之平面B-B'的橫截面圖。
在第1D圖至第1G圖之平面圖中所描繪的實施例中之每一者中，IC元件100包括具有類似於第1B圖及第1C圖中所描繪的彼些（對應於第1A圖中所描繪之平面圖）之橫截面輪廓的對應特徵。因此，不另外描繪對應於第1D圖至第1G圖中所描繪之實施例的橫截面輪廓。
在第1A圖至第1C圖中所描繪之實施例中，IC元件100包括閘極結構GA1至GA4之列RA，列RA與閘極結構GB1至GB4之列RB相鄰。閘極結構GA1至GA4及GB1至GB4中之每一者在Y方向上延伸且上覆基板100B。基板100B中之主動區域AAX在相鄰配對的閘極結構GA1及GA2、GA3及GA4、GB1及GB2、GB2及GB3以及GB3及GB4中之每一對之間延伸。S/D金屬部分SDMX在Y方向上延伸且上覆主動區域AAX中之每一者，且S/D金屬部分SDMR1在Y方向上在閘極結構GA2及GA3之間延伸且上覆介電層FOX1。
在第1A圖至第1C圖中所描繪之實施例中，閘極結構GD（在一些實施例中亦稱作虛設閘極結構GD）與列RA之閘極結構GA1至GA4以及列RB之閘極結構GB1至GB4在正及負X方向上且在正及負Y方向上對準。主動區域AAD（在一些實施例中亦稱作虛設主動區域AAD）與主動區域AAX在正及負Y方向上對準，且S/D金屬部分SDMD（在一些實施例中亦稱作虛設S/D金屬部分SDMD）與S/D金屬部分SDMX及SDMR在正及負Y方向上對準。在一些實施例中，一個或多個額外主動區域AAD（未圖示）及/或一個或多個額外S/D金屬部分SDMD（未圖示）與列RA及/或RB在正及/或負X方向上對準。介電層FOX定位在閘極結構GD、主動區域AAD及S/D金屬部分SDMD之各種個例與閘極結構GA1至GA4及GB1至GB4、主動區域AAX及S/D金屬部分SDMX及SDMR之各種個例之間。
閘極結構GD、主動區域AAD及S/D金屬部分SDMD藉此共同地環繞閘極結構GA1至GA4及GB1至GB4、主動區域AAX及S/D金屬部分SDMX及SDMR。在一些實施例中，閘極結構GD、主動區域AAD及S/D金屬部分SDMD稱作虛設區DZ。在一些實施例中，虛設區DZ包括閘極結構GD、主動區域AAD及S/D金屬部分SDMD之子集。在一些實施例中，IC元件100不包括閘極結構GD、主動區域AAD及S/D金屬部分SDMD，且藉此不包括虛設區DZ。
出於說明目的，在第1A圖至第1C圖中描繪出閘極結構GD、主動區域AAD及S/D金屬部分SDMD分別相對於閘極結構GA1至GA4及GB1至GB4、主動區域AAX及S/D金屬部分SDMX及SDMR的彼些大小之大小。在各種實施例中，閘極結構GD、主動區域AAD及S/D金屬部分SDMD中之一者或多者具有與第1A圖至第1C圖中所描繪的大小不同之相對於閘極結構GA1至GA4及GB1至GB4、主動區域AAX及S/D金屬部分SDMX及SDMR中的相應者之大小。
在第1A圖至第1C圖中所描繪之實施例中，IC元件100包括四個閘極結構之兩個列，每一列被虛設區DZ所環繞。在各種實施例中，IC元件100包括環繞列RA或RB中之單個列或除了列RA及RB以外的一個或多個列（第1A圖至第1F圖中未圖示）之虛設區DZ，及/或在每一列中包括少於或多於四個的閘極結構（例如，閘極結構GA1至GA4或GB1至GB4）。
介層孔V1及V2上覆S/D金屬部分SDMR1並電連接至S/D金屬部分SDMR1，介層孔V3上覆S/D金屬部分SDMX的個例並電連接至S/D金屬部分SDMX的個例，導電區段MS1上覆介層孔V1並電連接至介層孔V1，且導電區段MS2上覆介層孔V2及V3中之每一者並電連接至介層孔V2及V3中之每一者。
基於第一元件的至少一部分分別在正或負Z方向上與第二元件的至少一部分對準，將第一元件視為上覆或下伏於第二元件。
S/D金屬部分SDMR1藉此被用作電阻性元件，此電阻性元件包括對應於介層孔V1及導電區段MS1之端子，以及對應於介層孔V2及導電MS2且經由介層孔V3電連接至S/D金屬部分SDMX的個例之端子。
出於清楚目的，簡化了對第1A圖至第1G圖中之IC元件100的描述。第1A圖至第1G圖描繪具有包括、排除或具有簡化形狀及/或具有簡化的大小、形狀及/或與其他特徵的對準關係之各種特徵之IC元件100的視圖，以促進本文中之論述。在各種實施例中，除了第1A圖至第1G圖中所描繪之元件以外，IC元件100亦包括一個或多個特徵（未圖示），例如，接觸件、介電層、介層孔、導電區段，或電力導軌、金屬互連件、電晶體元件、阱、隔離結構或其類似者。
基板100B為適合於形成一個或多個IC元件之半導體晶圓（例如，以下關於第9圖所論述之半導體晶圓953）的一部分。在各種實施例中，基板100B包括n型矽(Si)，此n型矽(Si)包括一種或多種供體摻雜劑，例如，磷(P)或砷(As)；或p型矽，此p型矽包括一種或多種受體摻雜劑，例如，硼(B)或鋁(Al)。
主動區域AAX及AAD（在一些實施例中亦稱作S/D結構AAX及AAD）中之每一者為在X方向上在相鄰閘極結構之間延伸且包括一種或多種半導體材料之一個或多個半導體結構，藉此可用作FET元件之部件。在各種實施例中，主動區域AAX及/或AAD中之一者或多者包括矽、磷化銦(InP)、鍺(Ge)、砷化鎵(GaAs)、矽鍺(SiGe)、砷化銦(InAs)、碳化矽(SiC)或另一適當的半導體材料中之一者或多者。在各種實施例中，主動區域包括如以上關於基板100B所論述之摻雜劑。
在各種實施例中，主動區域AAX及/或AAD中之一者或多者包括磊晶層、奈米薄片(nanosheet)或其他適當半導體結構中之一者或多者。術語「奈米薄片」代表為單個單層厚度或若干單層厚度之大體上二維的材料，藉此在一些實施例中具有範圍為自1奈米(nm)至100 nm之厚度，且具有自（例如）數百奈米至大於一微米之橫向尺寸。
在各種實施例中，S/D金屬部分（例如，S/D金屬部分SDMR1、SDMX或SDMD）是至少一個金屬層的一部分，例如，銅(Cu)、銀(Ag)、鎢(W)、鈦(Ti)、鎳(Ni)、錫(Sn)、鋁(Al)或適合於提供IC結構元件之間的低電阻電連接（亦即，電阻位準低於預定閾值，此預定閾值對應於對電路效能之基於電阻的影響之一個或多個容限位準）之另一金屬或材料中的一者或多者。在一些實施例中，S/D金屬部分稱作類金屬定義(metal-like defined， MD)區段。
在各種實施例中，S/D金屬部分包括摻雜劑，且藉此（例如，基於佈植製程）具有足以使此部分具有低電阻位準之摻雜水平。在各種實施例中，摻雜的S/D金屬部分包括Si、SiGe、SiC、B、P、As、Ga、如上所述之金屬或適合於提供低電阻位準的另一材料中之一者或多者。在一些實施例中，S/D金屬部分包括摻雜劑，此摻雜劑具有約1*1016 每立方公分(cm-3 )或更大之摻雜濃度。
在第1A圖至第1G圖中所描繪之實施例中，S/D金屬部分SDMR1至SDMR5中之至少一者為與S/D金屬部分SDMX及/或SDMD中之至少一者相同之金屬層的一部分。
閘極結構（例如，閘極結構GA1至GA4、GB1至GB4或GD）為包括閘電極（未圖示）之IC結構。閘電極為包括一種或多種導電材料之體積，此一種或多種導電材料至少部分地被一個或多個介電層（未圖示）環繞，此一個或多個介電層包括用以將一種或多種導電材料與上覆、下伏及/或相鄰的結構（例如，主動區域AAX）電隔離之一種或多種介電材料。
導電材料包括多晶矽、銅(Cu)、鋁(Al)、鎢(W)、鈷(Co)、釕(Ru)或一種或多種其他金屬及/或一種或多種其他適當材料中之一個或多個者。介電材料包括二氧化矽(SiO2 )、氮化矽(Si3 N4 )及/或高介電常數介電材料（例如，具有高於3.8或7.0之介電常數值的介電材料）中之一者或多者，此高介電常數介電材料是諸如氧化鋁(Al2 O3 )、氧化鉿(HfO2 )、五氧化二鉭(Ta2 O5 )或氧化鈦(TiO2 )或另一適當材料。
藉由上述配置，給定閘極結構及相鄰主動區域被佈置為MOS場效應電晶體(field effect transistor， FET)之部件，其中對應閘電極上之電壓能夠控制具有n型或p型摻雜之相鄰主動區域之間的導電。在各種實施例中，閘極結構藉此被佈置為NMOS電晶體、PMOS電晶體，或NMOS與PMOS電晶體之組合。
MOS電晶體之通道長度由MOS電晶體中所包括之給定閘極結構的閘極長度來確定。在第1A圖至第1G圖中所描繪之實施例中，每一閘極結構具有相同的閘極長度，使得每一MOS電晶體具有相同的通道長度。在各種實施例中，一個或多個閘極結構具有與一個或多個其他閘極結構之一個或多個閘極長度不同的閘極長度，使得對應MOS電晶體具有與一個或多個其他對應MOS電晶體之一個或多個通道長度不同的一個或多個通道長度。
介層孔（例如，介層孔V1、V2或V3）為包括一種或多種導電材料之IC結構，此一種或多種導電材料用以將下伏的IC結構（例如，S/D金屬部分SDMR1或SDMX）連接至上覆的金屬區段（例如，導電區段MS1或MS2）。導電區段（例如，導電區段MS1或MS2）為包括一種或多種導電材料之IC結構，此一種或多種導電材料用以將一個或多個相鄰、下伏及/或上覆的IC結構電連接至一個或多個額外的相鄰、下伏及/或上覆的IC結構。在一些實施例中，導電區段為用以形成金屬互連結構的製造製程之第一金屬層的區段。
介電層（例如，介電層FOX或FOX1）為包括一種或多種介電材料之IC結構，此一種或多種介電材料用以將一個或多個相鄰、下伏及/或上覆的IC結構與一個或多個額外的相鄰、下伏及/或上覆的IC結構電隔離。在一些實施例中，介電層稱作場氧化物。
在第1A圖至第1C圖中所描繪之實施例中，IC元件100包括介電層FOX1，此介電層FOX1在閘極結構GA2及GA3之間且在S/D金屬部分SDMD之在正Y方向上的個例與S/D金屬部分SDMX之在負Y方向上的個例之間延伸，且此IC元件100藉此用以使上覆的S/D金屬部分SDMR1與下伏的IC結構（例如，基板100B）電隔離。在各種實施例中，IC元件100包括介電層FOX1，此介電層FOX1以其他方式用以使上覆的S/D金屬部分SDMR1與下伏的IC結構電隔離。
藉由上述配置，IC元件100包括S/D金屬部分SDMR1，此S/D金屬部分SDMR1用作電連接至在與S/D金屬部分SDMR1相同的層中之S/D金屬部分SDMX的個例之電阻性元件。因為S/D金屬部分SDMX之個例能夠基於相鄰閘電極GB2及GB3而被包括在一個或多個MOS電晶體中，所以IC元件100包括能夠用作電路（包括一個或多個MOS電晶體）的負載電阻器之S/D金屬部分SDMR1。
與其中將另一結構（例如，諸如薄膜電阻器之BEOL結構）用作負載電阻器之方法相比較，因為S/D金屬部分SDMR1及一個或多個MOS電晶體為FEOL元件，所以IC元件100具有減小的面積要求及寄生電容，且藉此具有減小的功率及增大的速度。
在第1A圖至第1C圖中所描繪之實施例中，出於說明目的進行簡化，IC元件100包括定位在列RA中之S/D金屬部分SDMR1，此S/D金屬部分SDMR1電連接至定位在相鄰列RB中之S/D金屬部分SDMX的單一個例。在各種實施例中，IC元件100包括定位在同一列中或非相鄰列中之S/D金屬部分SDMR1及SDMX。在一些實施例中，IC元件100包括電連接至S/D金屬部分SDMX中之除了如第1A圖至第1C圖中所描繪之單一個例以外的一個或多個個例之S/D金屬部分SDMR1。
在第1A圖至第1C圖中所描繪之實施例中，IC元件100包括經由介層孔V1電連接至導電區段MS1且經由單個導電區段MS2以及介層孔V2及V3電連接至S/D金屬部分SDMX的個例之S/D金屬部分SDMR1。在各種實施例中，IC元件100包括以其他方式配置之導電區段MS1及/或一個或多個額外IC結構（未圖示），此一個或多個額外IC結構用以經由導電區段MS1將S/D金屬部分SDMR1電連接至一個或多個電路元件，例如，S/D金屬部分SDMX之另一個例、電力導軌（未圖示），或在IC元件100之外的電路元件（未圖示）。
在各種實施例中，除了導電區段MS2及/或介層孔V3以外或替代於導電區段MS2及/或介層孔V3，IC元件100包括一個或多個導電區段（未圖示）及/或介層孔（未圖示），使得S/D金屬部分SDMR1經由導電區段MS2電連接至一個或多個電路元件，例如，S/D金屬部分SDMX之另一個例、電力導軌（未圖示），或在IC元件100之外的電路元件（未圖示）。
在第1D圖至第1F圖中所描繪之實施例中，IC元件100包括列RA中之閘極結構GA1至GA4、列RB中之閘極結構GB1至GB4、主動區域AAX之個例、S/D金屬部分SDMR1、S/D金屬部分SDMX之個例、介層孔V1，及導電區段MS1，每一者皆在以上關於第1A圖至第1C圖進行論述。在第1D圖至第1F圖中所描繪之一些實施例中，IC元件100亦包括虛設區DZ（未圖示）。
在第1D圖中所描繪之實施例中，IC元件100在閘極結構GB2及GB3之間並不包括主動區域AAX之個例及S/D金屬部分SDMX之個例，而替代地包括經由介層孔V2及V3以及導電區段MS2電連接至S/D金屬部分SDMR1之S/D金屬部分SDMR2。IC元件100亦包括上覆於S/D金屬部分SDMR2且電連接至S/D金屬部分SDMR2之介層孔V4、上覆於閘極結構GB3及GB4之間的S/D金屬部分SDMX的個例且電連接至閘極結構GB3及GB4之間的S/D金屬部分SDMX的個例之介層孔V5，以及上覆於介層孔V4及V5且電連接至介層孔V4及V5之導電區段MS3。
在第1D圖中所描繪之實施例中，IC元件100藉此包括S/D金屬部分SDMR1及SDMR2，S/D金屬部分SDMR1及SDMR2上覆於介電層FOX，且串聯用作包括對應於導電區段MS1的端子以及對應於導電區段MS3的端子之電阻性元件（例如，負載電阻器），且經由介層孔V5電連接至S/D金屬部分SDMX的個例，且此IC元件100藉此能夠實現以上關於第1A圖至第1C圖所論述之益處。
在第1E圖中所描繪之實施例中，IC元件100包括如以上關於第1D圖所論述而配置之S/D金屬部分SDMR2以及介層孔V4及V5，且在閘極結構GA1及GA2之間及閘極結構GB1及GB2之間不包括主動區域AAX及S/D金屬部分SDMX之個例。IC元件100替代地包括在閘極結構GA1及GA2之間的S/D金屬部分SDMR3、在閘極結構GB1及GB2之間的S/D金屬部分SDMR4、介層孔V6至V9，以及導電區段MS4至MS6。
S/D金屬部分SDMR3經由介層孔V6及V1以及導電區段MS4及MS1電連接至S/D金屬部分SDMR1，且經由介層孔V7及V8以及導電區段MS5電連接至S/D金屬部分SDMR4。S/D金屬部分SDMR4經由介層孔V9及V4以及導電區段MS6電連接至S/D金屬部分SDMR2，且經由介層孔V5以及導電區段MS6電連接至在閘極結構GB3及GB4之間的S/D金屬部分SDMX之個例。
在第1E圖中所描繪之實施例中，IC元件100藉此包括S/D金屬部分SDMR1及SDMR2的串聯連接，其上覆於介電層FOX且與上覆於介電層FOX之S/D金屬部分SDMR3及SDMR4的串聯連接並聯佈置，共同地用作包括對應於導電區段MS1及MS4的端子以及對應於導電區段MS6的端子之電阻性元件（例如，負載電阻器），且經由介層孔V5電連接至S/D金屬部分SDMX之個例，且此IC元件100藉此能夠實現以上關於第1A圖至第1C圖所論述之益處。
在第1F圖中所描繪之實施例中，IC元件100包括如以上關於第1D圖所論述而配置之介層孔V4及V5以及導電區段MS3，且並不包括S/D金屬部分SDMR2、介層孔V2及V3，以及導電區段MS2。IC元件100替代地包括S/D金屬部分SDMR1，此S/D金屬部分SDMR1在閘極結構GA2及GA3之間以及閘極結構GB2及GB3之間延伸。
在第1F圖中所描繪之實施例中，IC元件100藉此包括S/D金屬部分SDMR1，此S/D金屬部分SDMR1上覆於介電層FOX，且用作包括對應於導電區段MS1的端子以及對應於導電區段MS3的端子之電阻性元件（例如，負載電阻器），且經由介層孔V5電連接至S/D金屬部分SDMX的個例，且此IC元件100藉此能夠實現以上關於第1A圖至第1C圖所論述之益處。
第1A圖至第1F圖中所描繪之實施例為包括一個或多個S/D金屬部分之IC元件100的非限制性實例，此一個或多個S/D金屬部分用作電阻性元件且在與用作一個或多個MOS電晶體的元件之一個或多個S/D金屬部分相同的層中。在各種實施例中，IC元件100包括一個或多個S/D金屬部分，此一個或多個S/D金屬部分以其他方式用作電阻性元件且在與用作一個或多個MOS電晶體的元件之一個或多個S/D金屬部分相同的層中。
在第1G圖中所描繪之實施例中，IC元件100包括列RA中之閘極結構GA1至GA4以及列RB中之閘極結構GB1至GB4、主動區域AAX之個例、上覆於介電層FOX1之S/D金屬部分SDMR1、S/D金屬部分SDMX之個例、介層孔V1至V3、導電區段MS2，每一者皆被虛設區DZ環繞且如以上關於第1A圖至第1C圖所論述進行配置。IC元件100包括虛設區DZ，此虛設區DZ亦環繞列RA中之閘極結構GA5及GA6、列RB中之GB5及GB6以及列RC中之GC1至GC6、主動區域AAX及對應S/D金屬部分SDMX之額外個例、上覆於介電層FOX2之S/D金屬部分SDMR5、介層孔V10至V15，及導電區段MS7至MS11。在一些實施例中，IC元件100不包括閘極結構GD、主動區域AAD及S/D金屬部分SDMD，且藉此不包括如第1G圖中所描繪之虛設區DZ。
S/D金屬部分SDMR5經由介層孔V10及V1以及導電區段MS7電連接至S/D金屬部分SDMR1，且經由介層孔V11及V12以及導電區段MS8電連接至在閘極結構GB4及GB5之間的S/D金屬部分SDMX之個例。在閘極結構GB3及GB4之間的S/D金屬部分SDMX之個例經由介層孔V13及V14以及導電區段MS9及MS10電連接至在閘極結構GC5及GC6之間的S/D金屬部分SDMX之個例。在閘極結構GC1及GC2之間的S/D金屬部分SDMX之個例經由介層孔V15電連接至導電區段MS11。
金屬區段MS7藉此用作被用作第一電阻性元件之S/D金屬部分SDMR1的第一端子，以及被用作第二電阻性元件之S/D金屬部分SDMR5的第一端子。在一些實施例中，金屬區段MS7電連接至用以攜載第一電源電壓位準之金屬區段（未圖示），例如，電力導軌。
閘極結構GB3以及主動區域AAX及S/D金屬部分SDMX之相鄰個例藉此被用作第一MOS電晶體，此第一MOS電晶體包括對應於導電區段MS2且電連接至第一電阻性元件的第二端子之第一S/D端子。閘極結構GB4以及主動區域AAX及S/D金屬部分SDMX之相鄰個例藉此被用作第二MOS電晶體，此第二MOS電晶體包括對應於導電區段MS8且電連接至第二電阻性元件的第二端子之第一S/D端子。在閘極結構GB3及GB4之間的主動區域AAX及S/D金屬部分SDMX之個例、介層孔V13以及金屬區段MS9藉此被用作第一及第二MOS電晶體之共享S/D端子。
閘極結構GC2至GC5以及對應的相鄰主動區域AAX及S/D金屬部分SDMX藉此被佈置為MOS電晶體堆疊，此MOS電晶體堆疊包括在閘極結構GC5及GC6之間的主動區域AAX及S/D金屬部分SDMX之個例、介層孔V14以及金屬區段MS10，此些被用作電連接至第一及第二MOS電晶體之共享S/D端子的第一S/D端子。在閘極結構GC1及GC2之間的主動區域AAX及S/D金屬部分SDMX之個例、介層孔V15以及金屬區段MS11藉此被用作MOS電晶體堆疊之第二S/D端子。在一些實施例中，金屬區段MS11電連接至用以攜載第二電源電壓位準之金屬區段（未圖示），例如，電力導軌。
藉由上述配置，第1G圖中所描繪之IC元件100的實施例對應於CML電路，此CML電路包括用作與第一MOS電晶體串聯耦接之第一負載電阻器的S/D金屬部分SDMR1、用作與第二MOS電晶體串聯耦接之第二負載電阻器的S/D金屬部分SDMR5，以及共同地與MOS電晶體堆疊串聯耦接之第一及第二MOS電晶體，且此實施例藉此能夠實現以上關於第1A圖至第1C圖所論述之益處。與其中CML電路不包括MOS電晶體堆疊之方法相比較而言，藉由包括MOS電晶體堆疊，第1G圖中所描繪之IC元件100的實施例進一步能夠具有擴展的輸出阻抗頻寬。
在操作中，第一及第二MOS電晶體充當開關，且MOS電晶體堆疊充當基於串聯通道電阻之限流電路元件。流經負載電阻器中之每一者的電流位準以及相關聯電壓降之值藉此是基於第一及第二MOS電晶體中之每一者的開/關狀態、MOS電晶體堆疊之串聯通道電阻、導電區段MS7及MS11上所存在之電壓位準（例如，第一及第二電源電壓位準）之間的差，以及負載電阻器之電阻值。
第1G圖中所描繪之實施例為藉由包括在列RA中之第一及第二負載電阻器、在列RB中之第一及第二MOS電晶體以及在列RC中之MOS電晶體堆疊而被用作CML電路之IC元件100的非限制性實例。在各種實施例中，如以下關於第2E圖至第2H圖進一步論述，IC元件100藉由包括以其他方式佈置（例如，跨越少於或多於三列）之第一及第二負載電阻器、第一及第二MOS電晶體以及MOS電晶體堆疊而被用作CML電路。
在第1G圖中所描繪之實施例中，IC元件100包括MOS電晶體堆疊，此MOS電晶體堆疊包括佈置在單列RC中之總共四個MOS電晶體。在各種實施例中，IC元件100包括包括有總共少於或多於四個MOS電晶體之MOS電晶體堆疊，MOS電晶體堆疊之串聯通道電阻相應地減小或增大。在一些實施例中，IC元件100包括包括有總數範圍自1至200的MOS電晶體之MOS電晶體堆疊。在一些實施例中，IC元件100包括包括有總數範圍自2至100的MOS電晶體之MOS電晶體堆疊。
在各種實施例中，IC元件100包括包括有佈置成一個以上列的MOS電晶體且相應地包括額外導電結構（例如，介層孔及導電區段）之MOS電晶體堆疊。在一些實施例中，IC元件100包括包括有佈置成總數範圍自二至二十個列的MOS電晶體之MOS電晶體堆疊。在一些實施例中，IC元件100包括包括有佈置成總數範圍自五至十個列的MOS電晶體之MOS電晶體堆疊。
在第1G圖中所描繪之實施例中，IC元件100包括具有基於如第1G圖中所描繪來佈置之S/D金屬部分SDMR1及SDMR5的電阻值之負載電阻器。在各種實施例中，如以下關於第2F圖進一步論述，IC元件100包括具有基於其他佈置（例如，如第1D圖中所描繪來佈置之S/D金屬部分SDMR1及SDMR2、如第1E圖中所描繪來佈置之S/D金屬部分SDMR1至SDMR4，或如第1F圖中所描繪來佈置之S/D金屬部分SDMR1）的電阻值之負載電阻器。
第2A圖至第2D圖為根據一些實施例之相應IC元件200A至200D的示意圖。根據以上關於第1A圖至第1G圖所論述之IC元件100的一個或多個實施例，如以下所論述，IC元件200A至200D中之每一者包括至少一個負載電阻器及一個MOS電晶體、電源電壓位準VDD，及由接地符號表示之參考電壓位準。
IC元件200A對應於第1G圖中所描繪之IC元件100的NMOS CML電路實施例，且包括負載電阻器R0及R1以及NMOS電晶體N1至N3N。負載電阻器R0及R1包括S/D金屬部分（例如，S/D金屬部分SDMR1及SDMR5），及（例如）經由導電區段MS7耦接至用以攜載電源電壓位準VDD的電源電壓節點之第一端子。NMOS電晶體N31至N3N表示NMOS電晶體堆疊，其包括數目N個NMOS電晶體，此些NMOS電晶體被佈置成包括（例如）經由導電區段MS11耦接至用以攜載參考電壓位準的參考電壓節點之源極端，以及（例如）經由導電區段MS10耦接至電晶體N1及N2的共享源極端（例如，導電區段MS9）之汲極端。NMOS電晶體N1包括（例如）經由導電區段MS2耦接至負載電阻器R0的第二端子之汲極端，且NMOS電晶體N2包括（例如）經由導電區段MS8耦接至負載電阻器R1的第二端子之汲極端。
IC元件200A藉此用以在操作中接收NMOS電晶體N1之閘極（例如，閘極結構GB3）處的輸入訊號Ip、NMOS電晶體N2之閘極（例如，閘極結構GB4）處的輸入訊號In，以及每一NMOS電晶體N31至N3N之閘極（例如，閘極結構GC2至GC5）處的偏置電壓位準Vbias。回應於電源電壓位準VDD、參考電壓位準、輸入訊號Ip及In以及偏置電壓位準Vbias，IC元件200A藉此用以在操作中產生負載電阻器R0與NMOS電晶體N1之間的輸出訊號On，及負載電阻器R1與NMOS電晶體N2之間的輸出訊號Op。
IC元件200B對應於第1G圖中所描繪之IC元件100的PMOS CML電路實施例，且包括負載電阻器R0及R1以及PMOS電晶體P11至P3。負載電阻器R0及R1包括S/D金屬部分（例如，S/D金屬部分SDMR1及SDMR5），及（例如）經由導電區段MS7耦接至用以攜載參考電壓位準之參考電壓節點之第一端子。PMOS電晶體P11至P1N表示PMOS電晶體堆疊，其包括數目N個PMOS電晶體，此些PMOS電晶體被佈置成包括（例如）經由導電區段MS11耦接至用以攜載電源電壓位準VDD的電源電壓節點之源極端，以及（例如）經由導電區段MS10耦接至電晶體P2及P3的共享源極端（例如，導電區段MS9）之汲極端。PMOS電晶體P2包括（例如）經由導電區段MS2耦接至負載電阻器R0的第二端子之汲極端，且PMOS電晶體P3包括（例如）經由導電區段MS8耦接至負載電阻器R1的第二端子之汲極端。
IC元件200B藉此在操作中用以接收PMOS電晶體P2之閘極（例如，閘極結構GB3）處的輸入訊號Ip、PMOS電晶體P3之閘極（例如，閘極結構GB4）處的輸入訊號In，以及每一PMOS電晶體P11至P1N之閘極（例如，閘極結構GC2至GC5）處的偏置電壓位準Vbias。回應於電源電壓位準VDD、參考電壓位準、輸入訊號Ip及In以及偏置電壓位準Vbias，IC元件200B藉此用以在操作中產生負載電阻器R0與PMOS電晶體P2之間的輸出訊號On，及負載電阻器R1與PMOS電晶體P3之間的輸出訊號Op。
IC元件200C對應於PMOS鎖存電路，此PMOS鎖存電路包括以上關於第2B圖所論述之IC元件200B，以及對應於被虛設區DZ（若存在）所環繞的MOS電晶體（如以上關於第1A圖至第1G圖所論述）之PMOS電晶體P4至P8。PMOS電晶體P4耦接在電源電壓節點與PMOS電晶體P6及P7的源極端之間，PMOS電晶體P5耦接在PMOS電晶體P11之汲極與參考電壓節點之間，PMOS電晶體P6及P7彼此交叉耦接且耦接至負載電阻器R0及R1之第二端子，且PMOS電晶體P8耦接在PMOS電晶體P4之汲極與參考電壓節點之間。
IC元件200C藉此用以在操作中接收如以上關於IC元件200B及第2B圖所論述之輸入訊號Ip及In、PMOS電晶體P11至P1N及P4之閘極處的偏置電壓位準Vbias，以及PMOS電晶體P5及P8之相應閘極處的互補時鐘訊號Ck及Ckb。回應於互補時鐘訊號Ck及Ckb，IC元件200C藉此用以進一步回應於以上關於IC元件200B所論述之輸出訊號On及Op來執行鎖存操作。
IC元件200D對應於如第1A圖至第1F圖中所描繪之IC元件100的CMOS交流(AC)位準移位電路實施例，且包括負載電阻器R2、PMOS電晶體P9及P10、NMOS電晶體N4及N5。負載電阻器R2對應於包括S/D金屬部分（例如，S/D金屬部分SDMR1至SDMR4）之電阻性元件，且PMOS電晶體P9及P10以及NMOS電晶體N4及N5對應於MOS電晶體，每一者皆被虛設區DZ（若存在）環繞。在IC元件100之外的電容性元件C1（例如，金屬-絕緣體-金屬(metal-insulator-metal， MIM)電容器）包括第一端子，此第一端子（例如）經由一個或多個介層孔及金屬區段電連接至負載電阻器R2之第一端子以及PMOS電晶體P9及NMOS電晶體N4之閘極，用作耦接在電源電壓節點與參考電壓節點之間的第一反相器。負載電阻器R2之第二端子及第一反相器之輸出節點電連接至PMOS電晶體P10及NMOS電晶體N5之閘極，用作耦接在電源電壓節點與參考電壓節點之間的第二反相器。
IC元件200D藉此用以在操作中接收電容器元件之第二端子處的輸入訊號Vin，回應輸入訊號Vin並基於負載電阻器R2進行調節，在第二反相器之輸出節點處產生位準移位之輸出訊號Vout。
第2A圖至第2D圖中所描繪之IC元件200A至200D藉此表示非限制性實例，其中負載電阻器R0至R2包括電連接至在與S/D金屬部分相同的層中之S/D金屬部分SDMX的個例之S/D金屬部分（例如，S/D金屬部分SDMR1至SDMR5），IC元件200A至200D中之每一者藉此能夠實現以上關於第1A圖至第1G圖所論述之益處。
第2E圖至第2H圖為根據一些實施例之IC元件200A的圖式。如以下所論述，第2E圖繪示藉由第1G圖中所描繪之配置實施之IC元件200A的非限制性實例，第2F圖繪示藉由第1D圖至第1F圖中所描繪之配置實施的包括負載電阻器之IC元件200A的非限制性實例，第2G圖繪示包括MOS電晶體堆疊的並聯實施之IC元件200A的非限制性實例，且第2H圖繪示IC元件200A之各種配置的非限制性實例。
第2E圖至第2H圖繪示第2A圖中所描繪之NMOS CML電路實施例與第2E圖至第2H圖中所描繪之實施之間的關係，且為了清楚起見（例如）藉由省略第1G圖的描述中所包括之一個或多個標記而簡化。
第2E圖包括IC元件200A之示意圖，其映射至（如藉由箭頭所指示）簡化平面圖，且進一步映射至沿對應於第1A圖中所描繪之平面A-A'的平面B-B'之橫截面圖。如第2E圖中所描繪，IC元件200A包括有包括負載電阻器R0及R1之負載電阻器部分S1、包括NMOS電晶體N1及N2之開關電晶體部分S2，及包括NMOS電晶體N31至N3N之MOS電晶體堆疊部分S3。在一些實施例中，虛設區DZ環繞負載電阻器部分S1、開關電晶體部分S2及MOS電晶體堆疊部分S3中之每一者。
如平面圖中所示，負載電阻器R0是由S/D金屬部分SDMR1以及上覆於負載電阻器部分S1中之介電層FOX1（第2E圖中未標記）的對應介層孔V1及V2（第2E圖中未標記）實施的。如平面圖及橫截面圖中所示，負載電阻器R1對應於S/D金屬部分SDMR5以及上覆於負載電阻器部分S1中之介電層FOX2（第2E圖中未標記）的對應介層孔V10及V11以及金屬區段MS7及MS8。
NMOS電晶體N1及N2是由如平面圖中所示在開關電晶體部分S2中之S/D金屬部分及閘極結構的相鄰個例（第2E圖中未標記）以及如平面圖及橫截面圖中所示經由開關電晶體部分S2中之介層孔V12電連接至負載電阻器R1之NMOS電晶體N2實施的。
NMOS電晶體N31至N3N是藉由如平面圖中所示在MOS電晶體堆疊部分S3中之S/D金屬部分及閘極結構的相鄰個例（第2E圖中未標記）實施的。如平面圖及橫截面圖中所示，NMOS電晶體N32及上覆的金屬區段MS10（NMOS電晶體N31與NMOS電晶體N1及N2之間的導電路徑的一部分）定位在MOS電晶體堆疊部分S3中。
如藉由第2E圖之非限制性實例所繪示，CML電路（例如，IC元件200A）能夠實現以上關於第1A圖至第1G圖所論述之益處，此CML電路包括由負載電阻器部分S1中之S/D金屬部分所實施的負載電阻器、實施於開關電晶體部分S2中之開關電晶體，以及實施於MOS電晶體堆疊部分S3中之MOS電晶體堆疊。與其中將其他結構（例如，BEOL結構）用作負載電阻器之方法相比較而言，藉由具有在負載電阻器部分S1與MOS電晶體堆疊部分S3之間且與負載電阻器部分S1及MOS電晶體堆疊部分S3相鄰（且在一些實施例中被虛設區DZ所環繞）之開關電晶體部分S2的配置，CML電路進一步能夠具有改良的圖案密度以及均勻性，藉此減小了面積要求以及對製造設備的不利負載影響。
第2F圖包括IC元件200A之負載電阻器部分S1，其映射至（如藉由箭頭所指示）對應於第1D圖至第1F圖中所描繪的相應配置之簡化平面圖S1D、S1E及S1F。與IC元件200A之負載電阻器部分S1中所描繪的單列相比較，平面圖S1D、S1E及S1F中所描繪之實施中的每一者包括三個或更多個列。
在平面圖S1D中，類似於第1D圖之配置，負載電阻器R0及R1中之每一者是由三個或更多個S/D金屬部分、介層孔以及金屬區段之串聯連接實施的。在一些實施例中，與IC元件200A之負載電阻器部分S1的實施相比較而言，平面圖S1D之實施對應於具有增大的電阻值之負載電阻器R0及R1。
在平面圖S1E中，負載電阻器R0及R1中之每一者是由兩個行之並聯佈置實施的，每一者包括三個或更多個S/D金屬部分、介層孔以及金屬區段之串聯連接，藉此具有類似於第1E圖所描繪的配置之配置。在各種實施例中，負載電阻器R0及R1中之每一者是由兩個以上行之並聯佈置實施的。在一些實施例中，與IC元件200A之負載電阻器部分S1的實施相比較而言，平面圖S1E之實施對應於具有增大的電力容量及/或減小的電阻值之負載電阻器R0及R1。
在平面圖S1F中，類似於第1F圖之配置，負載電阻器R0及R1中之每一者是由擴展的S/D金屬部分及介層孔以及金屬區段實施的。在一些實施例中，與IC元件200A之負載電阻器部分S1的實施相比較而言，平面圖S1F之實施對應於具有增大的電阻值之負載電阻器R0及R1。
第2G圖包括映射至（如藉由箭頭所指示）簡化平面圖S3P之IC元件200A的MOS電晶體堆疊部分S3。與IC元件200A之MOS電晶體堆疊部分S3中所描繪之N個NMOS電晶體的串聯電晶體堆疊相比較而言，平面圖S3P中所描繪之實施包括兩串NMOS電晶體之並聯佈置，每一者包括N/2個NMOS電晶體。在一些實施例中，與IC元件200A之MOS電晶體堆疊部分S3的實施相比較而言，平面圖S3P之實施對應於具有減小的電阻值之MOS電晶體堆疊。
第2H圖包括IC元件200A，此IC元件200A具有負載電阻器部分S1、開關電晶體部分S2及MOS電晶體堆疊部分S3之配置的三個非限制性實例。第一配置對應於第2E圖中所描繪之IC元件200A的簡化平面圖，其中開關電晶體部分S2定位在負載電阻器部分S1與MOS電晶體堆疊部分S3之間且與負載電阻器部分S1及MOS電晶體堆疊部分S3相鄰。
第二配置包括環繞負載電阻器部分S1及MOS電晶體堆疊部分S3中之每一者的開關電晶體部分S2，且負載電阻器部分S1及MOS電晶體堆疊部分S3中之每一者為開關電晶體部分S2內之單一、連續的部分。
第三配置包括環繞負載電阻器部分S1及MOS電晶體堆疊部分S3中之每一者的開關電晶體部分S2，且負載電阻器部分S1及MOS電晶體堆疊部分S3中之每一者包括開關電晶體部分S2內之多個單獨的子部分。
第2H圖中所描繪之配置中的每一者藉此能夠實現以上關於第2E圖所論述之益處。
第3圖為根據一些實施例之操作IC元件的方法300之流程圖。方法300可與對應於CML電路之IC元件（例如，以上關於第1A圖至第2C圖所論述之IC元件100至200C）一起使用。
在操作310處，在CML電路之電晶體的閘極處接收輸入訊號。在各種實施例中，接收輸入訊號包括在相應的NMOS電晶體N1及N2（以上關於IC元件200A及第2A圖所論述）之閘極處或在PMOS電晶體P2及P3（以上關於IC元件200B及200C以及第2B圖及第2C圖所論述）之閘極處接收輸入訊號Ip及In。
在一些實施例中，接收輸入訊號包括在CML電路之電流調節電晶體的閘極處接收偏置電壓位準。在各種實施例中，接收偏置電壓位準包括在NMOS電晶體N3（以上關於IC元件200A及第2A圖所論述）的閘極處，在PMOS電晶體P1（以上關於IC元件200B及200C以及第2B圖及第2C圖所論述）的閘極處，或在電晶體P1及P4（以上關於IC元件200C及第2C圖所論述）的閘極處，接收偏置電壓位準Vbias。
在操作320處，回應於輸入訊號，藉由控制經過一對電阻性元件之電流而產生一對輸出訊號，此對電阻性元件中之每一電阻性元件包括在與CML電路之電晶體之S/D金屬部分相同的層中之S/D金屬部分。
在各種實施例中，產生輸出訊號包括藉由控制經過負載電阻器R0及R1（如以上關於IC元件200A至200C及第2A圖至第2C圖所論述）之電流而產生輸出訊號On及Op。
在各種實施例中，包括在與電晶體之S/D金屬部分相同的層中之S/D金屬部分的每一電阻性元件包括電阻性元件，此些電阻性元件包括在與對應於閘極結構GB3及GB4之S/D金屬部分SDMX的個例（以上關於IC元件100及第1G圖所論述）相同的層中之S/D金屬部分SDMR1及SDMR5。
在操作330處，在一些實施例中，回應於輸出訊號執行鎖存操作。在一些實施例中，執行鎖存操作包括回應於輸出訊號On及Op以及互補時鐘訊號Ck及Ckb（如以上關於IC元件200C及第2C圖所論述）來執行鎖存操作。
藉由執行方法300之操作中的一些或全部，使用負載電阻器（其中S/D金屬部分在與CML電路之電晶體之S/D金屬部分相同的層中）操作CML電路，藉此實現以上關於IC元件100至200C所論述之益處。
第4A圖至第4D圖為根據一些實施例之處於各種製造階段之IC元件的圖式，且第5圖為根據一些實施例之製造IC元件的方法500之流程圖。第4A圖至第4D圖中所表示之製造階段對應於製造第1A圖至第1C圖中所描繪之IC元件100的非限制性實例，且對應於方法500之操作。為了促進各種特徵的說明，第4A圖至第4D圖中所描繪之平面圖省略了各種IC元件部件（例如，介電層、間隔物或其類似者）的部分或全部。
在第5圖中描繪方法500之操作的順序僅為了說明；方法500之操作能夠同時地執行或以不同於第5圖中所描繪之順序的順序執行。在一些實施例中，在第5圖中所描繪之操作之前、在其之間、在其期間及/或在其之後執行除了第5圖中所描繪之彼些以外的操作。
在操作510處，在一些實施例中，建構閘極結構。在一些實施例中，建構閘極結構包括建構被虛設閘極結構之虛設區環繞的閘極結構。在一些實施例中，建構被虛設閘極結構之虛設區環繞的閘極結構為根據被設計成均勻加載製造設備之一個或多個圖案來建構一個或多個IC特徵的一部分。
在一些實施例中，建構閘極結構包括建構第4A圖至第4C圖中所描繪之IC元件100之閘極結構GS的一些或全部個例。在一些實施例中，建構閘極結構GS包括建構不同於第1A圖至第1G圖及第4D圖中所描繪的閘極結構GA1至GA4、GB1至GB4及/或GD之閘極結構GS，作為替換閘極製造製程（例如，替換高介電常數金屬閘極(replacement high-k metal gate， RHMG)製程）的一部分。在一些實施例中，建構閘極結構GS包括建構與閘極結構GA1至GA4、GB1至GB4及/或GD相同之閘極結構GS。
建構閘極結構包括執行一個或多個沉積製程，以形成如以上關於第1A圖至第1G圖所論述之一個或多個介電材料層。在各種實施例中，沉積製程包括化學氣相沉積(chemical vapor deposition， CVD)、電漿增強CVD(plasma enhanced CVD， PECVD)、原子層沉積(atomic layer deposition， ALD)，或適合於沉積一個或多個材料層之其他製程。
在一些實施例中，建構閘極結構包括執行一個或多個沉積製程，以形成如以上關於第1A圖至第1G圖所論述之一個或多個導電材料層。在各種實施例中，建構閘極結構包括形成閘電極或虛設閘電極。
在各種實施例中，建構閘極結構包括在第一對相鄰閘極結構之間沉積或生長至少一個介電層（例如，在第4A圖至第4D圖中描繪且在以上關於第1A圖至第1G圖論述之介電層FOX1），以及在第二對相鄰閘極結構之間形成至少一個主動區域（例如，在第4A圖至第4D圖中描繪且在以上關於第1A圖至第1G圖論述之主動區域AAX）。
在操作520處，在成對閘極結構之間沉積第一及第二S/D金屬部分，第一S/D金屬部分在介電層上且第二S/D金屬部分在主動區域上。沉積第一及第二S/D金屬部分包括沉積同一金屬層之部分，以形成包括介電層上之第一S/D金屬部分的第一電阻性元件，及包括主動區域上之第二S/D金屬部分的第一電晶體。
在一些實施例中，沉積第一及第二S/D金屬部分包括如第4B圖至第4D圖中描繪且在以上關於第1A圖至第1G圖論述之在介電層FOX1上形成S/D金屬部分SDMR1以及在主動區域AAX上形成S/D金屬部分SDMX。在一些實施例中，沉積第一及第二S/D金屬部分包括形成以上關於第1A圖至第1G圖所論述之S/D金屬部分SDMR2至SDMR5中的一者或多者。
在一些實施例中，沉積第一及第二S/D金屬部分包括沉積Cu、Ag、W、Ti、Ni、Sn、Al中之一者或多者。在各種實施例中，沉積第一及第二S/D金屬部分包括執行摻雜操作，例如，佈植製程。在各種實施例中，執行摻雜操作包括使用Si、SiGe、SiC、B、P、As、Ga、金屬或適合於提供低電阻位準的另一材料中之一者或多者。在一些實施例中，執行摻雜操作包括摻雜至約1*1016 每立方公分(cm-3 )或更大之摻雜濃度。
在操作530處，在第一及第二S/D金屬部分之間形成第一電連接，且形成至第一S/D金屬部分之第二電連接。在一些實施例中，形成第一及第二電連接為形成IC之金屬互連結構的一部分。
在一些實施例中，形成第一及第二電連接包括形成如第4C圖及第4D圖中所描繪且在以上關於第1A圖至第1G圖所論述之介層孔V1至V3以及金屬區段MS1及MS2。在一些實施例中，形成第一及第二電連接包括形成如以上關於第1A圖至第1G圖所論述之介層孔V4至V15及/或金屬區段MS3至MS10中的一者或多者。
在操作540處，在一些實施例中，以高介電常數金屬閘極替換閘極結構的部分，例如，作為RHMG製程的一部分。在一些實施例中，替換閘極結構的部分包括由第4A圖至第4C圖中所描繪之閘極結構GC形成第4D圖中所描繪之閘極結構GA1至GA4、GB1至GB4及/或GD。
方法500之操作可用以形成包括一個或多個負載電阻器之IC元件，其中S/D金屬部分在與IC元件之電晶體之S/D金屬部分相同的層中，藉此實現以上關於IC元件100至200C所論述之益處。
第6圖為根據一些實施例之產生IC佈局圖的方法600之流程圖。在一些實施例中，產生IC佈局圖包括產生以下所論述之IC佈局圖700A或700B中的一者或多者，其對應於基於所產生的IC佈局圖製造之IC元件，此IC元件包括其中S/D金屬部分在與電晶體之S/D金屬部分相同的層中之負載電阻器，例如，包括以上關於第1A圖至第2D圖所論述之S/D金屬部分SDMR1至SDMR5及SDMX中的一者或多者之IC元件100至200D。IC元件之非限制性實例包括記憶體電路、邏輯元件、處理元件、訊號處理電路，及其類似者。
在一些實施例中，藉由電腦之處理器執行方法600的部分或全部。在一些實施例中，藉由以下關於第8圖論述之電子設計自動化(EDA)系統800之處理器802來執行方法600的部分或全部。
在一些實施例中，方法600之一個或多個操作為形成IC元件之方法之操作的子集。在一些實施例中，方法600之一個或多個操作為IC製造流程（例如，以下關於製造系統900及第9圖論述之IC製造流程）之操作的子集。
在一些實施例中，以第6圖中所描繪之次序來執行方法600的操作。在一些實施例中，同時地及/或以除了第6圖中所描繪之次序以外的次序來執行方法600的操作。在一些實施例中，在執行方法600之一個或多個操作之前、在其之間、在其期間及/或在其之後執行一個或多個操作。
在一些實施例中，第7A圖及第7B圖是對藉由執行方法600之一個或多個操作而產生之對應IC佈局圖700A及700B之非限制性實例的描述。IC佈局圖700A對應於第1A圖至第1C圖中所描繪之IC元件100的實施例，且IC佈局圖700B對應於第1G圖中所描繪之IC元件100的實施例。除了IC佈局圖700A或700B以外，第7A圖及第7B圖中之每一者包括以上關於第1A圖至第1G圖及第4A圖至第4D圖所論述之X及Y方向。
出於清楚目的簡化了IC佈局圖700A及700B。在各種實施例中，IC佈局圖700A或700B中之一者或多者包括除了第7A圖及第7B圖中所描繪之彼些特徵以外的特徵，例如，一個或多個電晶體元件、電力導軌、隔離結構、阱、導電元件或其類似者。在各種實施例中，IC佈局圖700A及700B中之每一者包括出於清楚目的而不必要繪示或僅部分地繪示之特徵。
如第7A圖中所描繪，IC佈局圖700A包括以上關於第1A圖至第1G圖所論述之列RA及RB；列RA中之閘極區域GRA1至GRA4及列RB中之GRB1至GRB4；在閘極區域GRA1及GRA2、GRA3及GRA4以及GRB1至GRB4中之每一相鄰配對之間的主動區域ARX；在閘極區域GRA2及GRA3之間的介電區域OXR1；與閘極區域GRA2及GRA3之間的介電區域OXR1重疊S/D金屬區域SDRR1；與每一主動區域ARX重疊S/D金屬區域SDRX；與S/D金屬區域SDRR1重疊之介層孔區域VR1及VR2；與閘極區域GRB2及GRB3之間的S/D金屬區域SDRX重疊之介層孔區域VR3；與介層孔區域VR1重疊之導電區域MR1；以及與介層孔區域VR2及VR3重疊之導電區域MR2。虛設區域DR環繞閘極區域GRA1至GRA4及GRB1至GRB4、主動區域ARX、介電區域OXR1、S/D金屬區域SDRR1及SDRX、介層孔區域VR1至VR3及導電區域MR1及MR2，且包括虛設閘極區域GRD、虛設主動區域ARD及虛設S/D金屬區域SDRD。
如第7B圖中所描繪，IC佈局圖700B包括以上關於第1A圖至第1G圖所論述之列RA至RC；列RA中之閘極區域GRA1至GRA6、列RB中之GRB1至GRB6及列RC中之GRC1至GRC6；在閘極區域GRA1及GRA2、GRA3及GRA4、GRA5及GRA6、GRB1至GRB6中之每一相鄰配對以及GRC1至GRC6中之每一相鄰配對之間的主動區域ARX；在閘極區域GRA2及GRA3之間的介電區域OXR1；在閘極區域GRA4及GRA5之間的介電區域OXR2；在閘極區域GRA2及GRA3之間且與介電區域OXR1重疊之S/D金屬區域SDRR1、在閘極區域GRA4及GRA5之間且與介電區域OXR2重疊之S/D金屬區域SDRR5以及與每一主動區域ARX重疊之S/D金屬區域SDRX；與S/D金屬區域SDRR1重疊之介層孔區域VR1及VR2、與閘極區域GRB2及GRB3之間的S/D金屬區域SDRX重疊之VR3、與S/D金屬區域SDRR5重疊之VR10及VR11、與閘極區域GRB4及GRB5之間的S/D金屬區域SDRX重疊之VR12、上覆於閘極區域GRB3及GRB4之間的S/D金屬區域SDRX之VR13、與閘極區域GRC5及GRC6之間的S/D金屬區域SDRX重疊之VR14以及與閘極區域GRC1及GRC2之間的S/D金屬區域SDRX重疊之VR15；以及與介層孔區域VR2及VR3重疊之導電區域MR2、與介層孔區域VR1及VR10重疊之MR7、與介層孔區域VR11及VR12重疊之MR8、與介層孔區域VR13重疊之MR9、與介層孔區域VR14重疊之MR10以及與介層孔區域VR15重疊之導電區域MR11。虛設區域DR環繞閘極區域GRA1至GRA6、GRB1至GRB6及GRC1至GRC6，主動區域ARX，介電區域OXR1及OXR2，S/D金屬區域SDRR1、SDRR5及SDRX，介層孔區域VR1至VR3及VR10至VR15，以及導電區域MR2及MR7至MR11，出於清楚目的在第7B圖中省略了虛設區域DR之細節。
閘極區域（例如，閘極區域GRA1至GRA6、GRB1至GRB6或GRC1至GRC6中之一者）為包括在製造製程中之IC佈局圖中的區域，作為定義包括導電材料或介電材料中之至少一者的IC元件中之閘極結構的一部分。在各種實施例中，對應於閘極區域之一個或多個閘極結構包括上覆及/或環繞至少一種介電材料之至少一種導電材料。在各種實施例中，閘極區域GRA1至GRA6、GRB1至GRB6及/或GRC1至GRC6被包括在製造製程中，作為定義以上關於第1A圖至第4D圖所論述之對應閘極結構GA1至GA6、GB1至GB6及/或GC1至GC6的一部分。
主動區域（例如，主動區域ARX或ARD）為包括在製造製程中之IC佈局圖中的區域，作為定義如以上關於第1A圖至第4D圖所論述之IC元件中的一個或多個主動區域的一部分。在各種實施例中，主動區域ARX及/或ARD被包括在製造製程中，作為定義以上關於第1A圖至第4D圖所論述之主動區域AAX及/或AAD的一部分。
介電區域（例如，介電區域OXR1或OXR2）為包括在製造製程中之IC佈局圖中的區域，作為定義如以上關於第1A圖至第4D圖所論述之IC元件中的一個或多個介電層（例如，場氧化物）的一部分。在各種實施例中，介電區域OXR1及/或OXR2被包括在製造製程中，作為定義以上關於第1A圖至第4D圖所論述之介電層FOX1及/或FOX2的一部分。
S/D金屬區域（例如，S/D金屬區域SDRR1、SDRR5或SDRX中之一者）為包括在製造製程中之IC佈局圖中的區域，作為定義S/D金屬部分（在半導體基板之介電層或主動區域上）的一部分。在各種實施例中，S/D金屬區域SDRR1、SDRR5或SDRX中之一者或多者被包括在製造製程中，作為定義以上關於第1A圖至第4D圖所論述之S/D金屬部分SDMR1至SDMR5中之一者或多者的一部分。
介層孔區域（例如，介層孔區域VR1至VR3或VR10至VR15中之一者）為包括在製造製程中之IC佈局圖中的區域，作為定義包括IC元件中之一個或多個導電層的一個或多個區段之介層孔的一部分，此介層孔用以在一個或多個下伏的接觸件、導電區段或閘極結構與一個或多個上覆的導電區段之間形成電連接。在各種實施例中，介層孔區域VR1至VR3或VR10至VR15中之一者或多者被包括在製造製程中，作為定義以上關於第1A圖至第4D圖所論述之對應介層孔V1至V3及/或V10至V15的一部分。
導電區域（例如，導電區域MR1、MR2或MR7至MR11中之一者）為包括在製造製程中之IC佈局圖中的區域，作為定義IC元件中之導電層之一個或多個導電（例如，金屬）區段的一部分。在各種實施例中，導電區域對應於IC元件中之MD層、介層孔層、第一金屬層或第二或更高的金屬層中之一者或多者。在各種實施例中，導電區域MR1、MR2或MR7至MR11中之一者或多者被包括在製造製程中，作為定義以上關於第1A圖至第4D圖所論述之對應導電區段MS1、MS2及/或MS7至MS11的一部分。
虛設區域（例如，虛設區域DR）為包括在製造製程中之IC佈局圖中的區域，作為根據被設計成均勻加載製造設備之一個或多個圖案來定義一個或多個IC特徵（例如，以上關於第1A圖至第1G圖及第4A圖至第4D圖所論述之虛設閘極結構GD、虛設主動區域AAD及/或虛設S/D金屬部分SDMD）的一部分。在一些實施例中，虛設區域DR的部分或全部被包括在製造製程中，作為定義以上關於第1A圖至第1G圖及第4A圖至第4D圖所論述之虛設區DZ的部分或全部的一部分。
藉由第7A圖中所描繪且在以上所論述之配置，IC佈局圖700A對應於第1A圖至第1C圖中所描繪之IC元件100的實施例。藉由第7B圖中所描繪且在以上所論述之配置，IC佈局圖700B對應於第1G圖中所描繪之IC元件100的實施例。
在操作610處，在IC佈局圖中定位電阻器單位晶胞(unit cell)及MOS單位晶胞。定位電阻器及MOS單位晶胞中之每一者的操作包括定位包括第一閘極區域的至少一部分、第二閘極區域的至少一部分及在第一及第二閘極區域之間的S/D金屬區域之單位晶胞。電阻器單位晶胞包括對應於製造對應於上覆於介電層（例如，場氧化物層）之S/D金屬區域的S/D金屬部分之資訊，例如，主動區域阻擋層。MOS單位晶胞包括對應於根據一個或多個電晶體設計規範製造對應於S/D金屬區域的S/D金屬部分之資訊，例如，低閾值電壓層。在各種實施例中，MOS單位晶胞資訊對應於具有最小閘極/通道長度或以預定比率（例如，1.5:1）與最小閘極通道長度相關的閘極/通道長度之電晶體。
在一些實施例中，定位電阻器及MOS單位晶胞中之每一者包括在IC佈局圖之單個虛設區域（例如，虛設區域DR）內定位電阻器及MOS單位晶胞。在各種實施例中，定位電阻器及MOS單位晶胞中之每一者包括在IC佈局圖之單個列內或多個列中定位電阻器及MOS單位晶胞。
在一些實施例中，定位電阻器單位晶胞包括在第7A圖中所描繪之IC佈局圖700A及第7B圖中所描繪之IC佈局圖700B中定位電阻器單位晶胞RUC1，此電阻器單位晶胞RUC1包括閘極區域GRA2及GRA3、介電區域OXR1的部分或全部以及S/D金屬區域SDRR1。
在一些實施例中，定位電阻器單位晶胞包括在IC佈局圖中定位包括此電阻器單位晶胞之複數個電阻器單位晶胞。在一些實施例中，定位複數個電阻器單位晶胞包括在第7B圖中所描繪之IC佈局圖700B中定位電阻器單位晶胞RUC1及電阻器單位晶胞RUC2，此電阻器單位晶胞RUC2包括閘極區域GRA4及GRA5、介電區域OXR2的部分或全部以及S/D金屬區域SDRR5。
在一些實施例中，定位電阻器單位晶胞包括將S/D金屬區域延伸成跨相鄰單元列。在一些實施例中，將S/D金屬區域延伸成跨相鄰單元列包括延伸對應於第1F圖中所描繪之IC元件100的實施例之S/D金屬部分SDMR1的S/D金屬區域。
在一些實施例中，定位MOS單位晶胞包括在第7A圖中所描繪之IC佈局圖700A及第7B圖中所描繪之IC佈局圖700B中定位MOS單位晶胞XUC1，此MOS單位晶胞XUC1包括閘極區域GRB2及GRB3、一個或多個主動區域AAX中的一些或全部以及對應的S/D金屬區域SDRX。
在一些實施例中，定位MOS單位晶胞包括在IC佈局圖中定位包括此MOS單位晶胞之複數個MOS單位晶胞。在一些實施例中，定位複數個MOS單位晶胞包括在第7B圖中所描繪之IC佈局圖700B中定位MOS單位晶胞XUC1及MOS單位晶胞XUC2，此MOS單位晶胞XUC2包括閘極區域GRB4及GRB5、一個或多個主動區域AAX中之一些或全部以及對應的S/D金屬區域SDRX。
在操作620處，使電阻器單位晶胞與第一介層孔區域重疊，且使MOS單位晶胞與第二介層孔區域重疊。使電阻器單位晶胞與第一介層孔區域重疊包括使電阻器單位晶胞之S/D金屬區域與第一介層孔區域重疊，且使MOS單位晶胞與第二介層孔區域重疊包括使MOS單位晶胞之S/D金屬區域與第二介層孔區域重疊。
在一些實施例中，使電阻器單位晶胞與第一介層孔區域重疊包括使S/D金屬區域SDRR1與介層孔區域VR1重疊。在一些實施例中，使MOS單位晶胞與第二介層孔區域重疊包括使S/D金屬區域SDRX與介層孔區域VR3重疊。
在一些實施例中，使電阻器單位晶胞與第一介層孔區域重疊包括使電阻器單位晶胞之S/D區域與第三介層孔區域重疊。在一些實施例中，使電阻器單位晶胞與第三介層孔區域重疊包括使S/D金屬區域SDRR1與介層孔區域VR2重疊。
在一些實施例中，重疊電阻器單位晶胞包括在IC佈局圖中重疊包括此電阻器單位晶胞之複數個電阻器單位晶胞。在一些實施例中，重疊複數個電阻器單位晶胞包括使S/D金屬區域SDRR5與介層孔區域VR11重疊。
在一些實施例中，重疊MOS單位晶胞包括在IC佈局圖中重疊包括此MOS單位晶胞之複數個MOS單位晶胞。在一些實施例中，重疊複數個MOS單位晶胞包括使S/D金屬區域SDRX與介層孔區域VR12重疊。
在操作630處，使第一及第二介層孔區域與連續導電區域重疊。在一些實施例中，使第一及第二介層孔區域與連續導電區域重疊包括使第一及第二介層孔區域與單個導電區域重疊。在一些實施例中，使第一及第二介層孔區域與連續導電區域重疊包括使第一介層孔區域與第一導電區域重疊且使第二介層孔區域與第二導電區域重疊，此第二導電區域與第一導電區域相鄰。
在一些實施例中，使第一及第二介層孔區域與連續導電區域重疊包括使介層孔區域VR1及VR3與導電區域MR2重疊。在一些實施例中，使第一及第二介層孔區域與連續導電區域重疊包括使介層孔區域VR11及VR12與導電區域MR8重疊。
在各種實施例中，使第一及第二介層孔區域與連續導電區域重疊為佈置對應於基於IC佈局圖製造之一個或多個IC元件的金屬互連之複數個導電區域的一部分。
在各種實施例中，使第一及第二介層孔區域與連續導電區域重疊為佈置對應於如第1A圖至第2D圖中所描繪之IC元件100或200A至200D中的一者或多者之複數個導電區域的一部分。
在操作640處，在一些實施例中，將IC佈局圖儲存在儲存裝置中。在各種實施例中，將IC佈局圖儲存在儲存裝置中包括將IC佈局圖儲存在非揮發性、電腦可讀的記憶體或單元庫（例如，資料庫）中，及/或包括經由網路來儲存IC佈局圖。在一些實施例中，將IC佈局圖儲存在儲存裝置中包括將IC佈局圖儲存在以下關於第8圖所論述之EDA系統800的網路814之上。
在操作650處，在一些實施例中，基於IC佈局圖製造一個或多個半導體光罩中之至少一者或半導體IC之層中的至少一個部件。以下關於第9圖論述製造一個或多個半導體光罩或半導體IC之層中的至少一個部件。
在操作660處，在一些實施例中，基於IC佈局圖執行一個或多個製造操作。在一些實施例中，執行一個或多個製造操作包括基於IC佈局圖執行一或更多次微影曝光。以下關於第9圖論述基於IC佈局圖執行一個或多個製造操作（例如，一或更多次微影曝光）。
藉由執行方法600之操作中的一些或全部，產生包括與介電區域重疊之S/D金屬區域的IC佈局圖（例如，IC佈局圖700A或700B），藉此用以形成用作基於IC佈局圖製造之IC元件的負載電阻器之S/D金屬部分。方法600藉此可用以產生IC佈局圖以及具有以上關於IC元件100及200A至200D所論述之益處的元件。
第8圖為根據一些實施例之EDA系統800的方塊圖。
在一些實施例中，EDA系統800包括自動化佈局與佈線(automated place-and-route， APR)系統。根據一些實施例，例如，可使用EDA系統800來實施根據一個或多個實施例之設計表示電線佈線佈置之佈局圖的本文所述方法。
在一些實施例中，EDA系統800為通用計算裝置，其包括處理器802及非暫時性的電腦可讀儲存媒體804（在一些實施例中亦稱作記憶體804）。電腦可讀儲存媒體804（除了其他以外）編碼有（亦即，儲存）電腦程式碼806，亦即，一組可執行指令（在一些實施例中亦稱作指令806）。處理器802對電腦程式碼806的執行（至少部分地）表示EDA工具，此EDA工具實施根據實施例之方法的一部分或全部，例如，以上關於第6圖所述之方法600（後文中，為所述製程及/或方法）。
處理器802經由匯流排808電耦接至電腦可讀儲存媒體804。處理器802亦經由匯流排808電耦接至輸入/輸出(I/O)介面810。網路介面812亦經由匯流排808電連接至處理器802。網路介面812連接至網路814，使得處理器802及電腦可讀儲存媒體804能夠經由網路814連接至外部元件。處理器802用以執行編碼於電腦可讀儲存媒體804中之電腦程式碼806，以便使系統800可用於執行所述製程及/或方法的一部分或全部。在一個或多個實施例中，處理器802為中央處理單元(central processing unit， CPU)、多處理器、分散式處理系統、特殊應用積體電路(application specific integrated circuit， ASIC)及/或適當的處理單元。
在一個或多個實施例中，電腦可讀儲存媒體804為電子的、磁性的、光學的、電磁的、紅外的及/或半導體的系統（或設備或裝置）。舉例而言，電腦可讀儲存媒體804包括半導體或固態之記憶體、磁帶、可移除電腦磁碟、隨機存取記憶體(random access memory， RAM)、唯讀記憶體(read-only memory， ROM)、剛性磁碟及/或光碟。在使用光碟之一個或多個實施例中，電腦可讀儲存媒體804包括壓縮光碟唯讀記憶體(compact disk-read only memory， CD-ROM)、壓縮光碟-讀取/寫入(compact disk-read/write， CD-R/W)及/或數位視訊光碟(digital video disc， DVD)。
在一個或多個實施例中，電腦可讀儲存媒體804儲存電腦程式碼806，此電腦程式碼806用以使系統800（其中此執行（至少部分地）表示EDA工具）可用於執行所述製程及/或方法中的一部分或全部。在一個或多個實施例中，電腦可讀儲存媒體804亦儲存資訊，此資訊促進執行所述製程及/或方法的一部分或全部。在一個或多個實施例中，電腦可讀儲存媒體804儲存包括如本文中所揭示之IC佈局圖（例如，以上關於第6圖至第7B圖所論述之IC佈局圖700A及/或700B）的（若干）IC佈局圖807。
EDA系統800包括輸入/輸出(I/O)介面810。I/O介面810耦接至外部電路系統。在一個或多個實施例中，I/O介面810包括鍵盤、小鍵盤、滑鼠、跟蹤球、觸控板、觸控式螢幕及/或游標方向鍵，以用於將資訊及命令傳達至處理器802。
EDA系統800亦包括耦接至處理器802之網路介面812。網路介面812允許系統800與連接了一個或多個其他電腦系統之網路814通訊。網路介面812包括無線網路介面，诸如，藍芽、WIFI、WIMAX、GPRS或WCDMA；或有線網路介面，諸如，乙太網路、USB或IEEE-1364。在一個或多個實施例中，所述製程及/或方法的一部分或全部在兩個或更多個系統800中實施。
系統800用以經由I/O介面810接收資訊。經由I/O介面810接收之資訊包括指令、資料、設計規則、標準單元之庫及/或用於由處理器802處理之其他參數中的一者或多者。經由匯流排808將資訊傳送至處理器802。EDA系統800用以經由I/O介面810接收與UI有關之資訊。此資訊作為使用者介面(user interface， UI)842被儲存在電腦可讀媒體804中。
在一些實施例中，將所述製程及/或方法的一部分或全部實施為用於由處理器執行之獨立軟體應用程式。在一些實施例中，將所述製程及/或方法的一部分或全部實施為是額外軟體應用程式的一部分之軟體應用程式。在一些實施例中，將所述製程及/或方法的一部分或全部實施為軟體應用程式之插件。在一些實施例中，將所述製程及/或方法中之至少一者實施為是EDA工具的一部分之軟體應用程式。在一些實施例中，將所述製程及/或方法的一部分或全部實施為由EDA系統800使用之軟體應用程式。在一些實施例中，使用諸如可購自CADENCE設計系統有限公司之VIRTUOSO® 或另一適當的佈局產生工具來產生包括標準單元之佈局圖。
在一些實施例中，將製程實現為儲存在非暫時性電腦可讀記錄媒體中之程式的功能。非暫時性電腦可讀記錄媒體之實例包括但不限於外部的/可移除的及/或內部的/內嵌式的儲存器或記憶體單元，例如，光碟（諸如，DVD）、磁碟（諸如，硬碟）、半導體記憶體（諸如，ROM、RAM）、記憶卡及其類似者中的一者或多者。
第9圖為根據一些實施例之IC製造系統900以及與其相關聯之IC製造流程的方塊圖。在一些實施例中，基於佈局圖，使用製造系統900製造(A)一個或多個半導體光罩或(B)半導體積體電路之層中的至少一個部件中的至少一者。
在第9圖中，IC製造系統900包括在與製造IC元件960有關的設計、開發及製造循環及/或服務中彼此交互的實體，諸如，設計室920、光罩室930及IC製造商/製造者（「晶圓廠」）950。藉由通訊網路連接系統900中之實體。在一些實施例中，通信網路為單個網路。在一些實施例中，通訊網路為多種不同網路，諸如，內部網路及網際網路。通訊網路包括有線的及/或無線的通訊頻道。每一實體與其他實體中之一者或多者交互，並向其他實體中之一者或多者提供服務及/或自其他實體中之一者或多者接收服務。在一些實施例中，設計室920、光罩室930及IC晶圓廠950中之兩者或更多者由單個較大的公司擁有。在一些實施例中，設計室920、光罩室930及IC晶圓廠950中之兩者或更多者在共用設施中共存且使用共用資源。
設計室（或設計團隊）920產生IC設計佈局圖922。IC設計佈局圖922包括為IC元件960（例如，以上關於第1A圖至第1G圖所論述之IC元件100）設計之各種幾何圖案，例如，以上關於第6圖至第7B圖所論述之IC佈局圖700A或700B。幾何圖案對應於構成待製造之IC元件960之各種部件的金屬、氧化物或半導體層之圖案。各種層相組合以形成各種IC特徵。舉例而言，IC設計佈局圖922的一部分包括待形成在半導體基板（諸如，矽晶圓）中之各種IC特徵，諸如，主動區域、閘電極、源極與汲極、層間互連之金屬接線或介層孔，以及用於接合襯墊之開口；以及安置在半導體基板上之各種材料層。設計室920實施恰當的設計程序以形成IC設計佈局圖922。設計程序包括邏輯設計、物理設計或放置與佈線中之一者或多者。IC設計佈局圖922呈現在具有幾何圖案的資訊之一個或多個資料檔案中。舉例而言，可以GDSII檔案格式或DFII檔案格式來表述IC設計佈局圖922。
光罩室930包括資料準備932及光罩製造944。光罩室930使用IC設計佈局圖922來製造一個或多個光罩945，以用於根據IC設計佈局圖922來製造IC元件960之各種層。光罩室930執行光罩資料準備932，其中IC設計佈局圖922被轉譯成代表性資料檔案（representative data file， 「RDF」）。光罩資料準備932將RDF提供給光罩製造944。光罩製造944包括光罩直寫機。光罩直寫機將RDF轉換為基板（諸如，光罩（主光罩）945或半導體晶圓953）上的影像。光罩资料準備932操縱設計佈局圖922以符合光罩直寫機之特定特性及/或IC晶圓廠950之要求。在第9圖中，將光罩資料準備932及光罩製造944繪示為單獨元件。在一些實施例中，可將光罩資料準備932及光罩製造944統稱為光罩資料準備。
在一些實施例中，光罩資料準備932包括光學鄰近校正(optical proximity correction， OPC)，其使用微影增強技術來補償影像誤差，諸如，可能由衍射、干涉、其他製程效應及其類似者所引起的影像誤差。OPC調整IC設計佈局圖922。在一些實施例中，光罩資料準備932包括另外的解析度增強技術(resolution enhancement techniques， RET)，諸如，軸外照射、次解析度輔助特徵、相轉移光罩、其他適當技術，及其類似者或其組合。在一些實施例中，亦使用反向微影技術(inverse lithography technology， ILT)，其將OPC視為反向成像問題。
在一些實施例中，光罩資料準備932包括光罩規則檢查器(mask rule checker， MRC)，其藉由一組光罩創建規則來檢查已經歷OPC中之處理的IC設計佈局圖922，此些光罩創建規則含有某些幾何形狀及/或連接性限制，以確保足夠的容限，解決半導體製造製程中的易變性，及其類似者。在一些實施例中，MRC修改IC設計佈局圖922，以補償光罩製造944期間之限制，此可撤銷OPC所執行之修改的一部分以便符合光罩創建規則。
在一些實施例中，光罩資料準備932包括微影製程檢查(lithography process checking， LPC)，其模擬將由IC晶圓廠950實施以製造IC元件960的處理。LPC基於IC設計佈局圖922來模擬此處理，以創建模擬製造的元件，諸如，IC元件960。LPC模擬中之處理參數可包括與IC製造循環之各種製程相關聯的參數、與用於製造IC之工具相關聯的參數及/或製造製程之其他態樣。LPC考慮到了各種因素，諸如，空間影像對比度、焦深（depth of focus， 「DOF」）、光罩誤差增強因素（mask error enhancement factor， 「MEEF」）、其他適當因素，及其類似者或其組合。在一些實施例中，在LPC已創建了模擬製造的元件之後，若模擬元件之形狀不夠接近以致不滿足設計規則，則重複OPC及/或MRC以進一步改進IC設計佈局圖922。
應理解，出於清楚目的，已簡化了光罩資料準備932之以上描述。在一些實施例中，資料準備932包括諸如邏輯運算(logic operation， LOP)之額外特徵，以根據製造規則來修改IC設計佈局圖922。另外，可以多種不同次序來執行在資料準備932期間應用於IC設計佈局圖922之處理。
在光罩資料準備932之后且在光罩製造944期间，基於經修改的IC設計佈局圖922來製造光罩945或光罩945之群。在一些實施例中，光罩製造944包括基於IC設計佈局圖922來執行一或更多次微影曝光。在一些實施例中，使用電子束(e-beam)或多個電子束之機制基於經修改的IC設計佈局圖922在光罩（光罩或主光罩）945上形成圖案。可以各種技術形成光罩945。在一些實施例中，使用二元技術形成光罩945。在一些實施例中，光罩圖案包括不透明區域及透明區域。用以曝光已塗佈在晶圓上之影像敏感材料層（例如，光阻劑）的輻射束（諸如，紫外線(ultraviolet， UV)光束）被不透明區域阻擋並透射經過透明區域。在一個實例中，光罩945之二元光罩版本包括透明基板（例如，熔融石英）及塗佈在二元光罩的不透明區域中之不透明材料（例如，鉻）。在另一實例中，使用相轉移技術形成光罩945。在光罩945之相轉移光罩(phase shift mask， PSM)版本中，形成於相轉移光罩上之圖案中的各種特徵用以具有恰當的相位差，以便增強解析度及成像品質。在各種實例中，相轉移光罩可為衰減PSM或交替PSM。藉由光罩製造944產生之（若干）光罩用於多種製程中。舉例而言，此（此些）光罩用於離子佈植製程中以在半導體晶圓953中形成各種摻雜區域，用於蝕刻製程中以在半導體晶圓953中形成各種蝕刻區域，及/或用在其他適當製程中。
IC晶圓廠950為IC製造公司，其包括用於製造多種不同IC產品之一個或多個製造設施。在一些實施例中，IC晶圓廠950為半導體代工廠。舉例而言，可能存在用於複數個IC產品之前端製造（前段製程(FEOL)製造）的製造設施，而第二製造設施可提供用於IC產品之互連及封裝的後端製造（後段製程(BEOL)製造），且第三製造設施可為代工廠公司提供其他服務。
IC晶圓廠950包括晶圓製造工具952，此晶圓製造工具952用以對半導體晶圓953執行各種製造操作，以使得根據（若干）光罩（例如，光罩945）來製造IC元件960。在各種實施例中，製造工具952包括晶圓步進器、離子佈植機、光阻劑塗佈機、處理腔室（例如，CVD腔室或LPCVD爐）、CMP系統、電漿蝕刻系統、晶圓清潔系統或能夠執行如本文中所論述之一個或多個適當製造製程之其他製造設備中的一者或多者。
IC晶圓廠950使用由光罩室930製造之（若干）光罩945來製造IC元件960。因此，IC晶圓廠950至少間接地使用IC設計佈局圖922來製造IC元件960。在一些實施例中，由IC晶圓廠950使用（若干）光罩945來製造半導體晶圓953以形成IC元件960。在一些實施例中，IC製造包括至少間接地基於IC設計佈局圖922來執行一或更多次微影曝光。半導體晶圓953包括矽基板或其上形成有材料層之其他合適基板。半導體晶圓953進一步包括各種摻雜區域、介電特徵、多層級互連及其類似者（在後續製造步驟中形成）中之一者或多者。
關於積體電路(IC)製造系統（例如，第9圖之系統900）以及與其相關聯之IC製造流程的細節是在（例如）如下各者中找到：2016年2月9日授權之美國專利第9，256，709號；2015年10月1日公佈之美國待授權公開案第20150278429號；2014年2月6日公佈之美國待授權公開案第20140040838號；以及2007年8月21日授權之美國專利第7，260，442號，其中每一者的全部內容據此以引用方式併入。
在一些實施例中，一種IC元件包括電晶體，此電晶體包括在第一及第二主動區域之間的閘極結構；負載電阻器，其包括上覆於第一主動區域之第一S/D金屬部分，以及上覆於第二主動區域之第二S/D金屬部分、定位在介電層上且在與第一及第二S/D金屬部分相同的層中之第三S/D金屬部分；第一介層孔，上覆於第一S/D金屬部分；第二及第三介層孔，上覆於第三S/D金屬部分；以及第一導電結構，用以將第一介層孔電連接至第二介層孔。
在一些實施例中，閘極結構包括高介電常數介電材料。
在一些實施例中，介電層與第一主動區域相鄰。
在一些實施例中，第一源極/汲極金屬部分、第三源極/汲極金屬部分及導電結構沿第一方向對準。
在一些實施例中，閘極結構為多個閘極結構之第一列中的一個閘極結構。第三源極/汲極金屬部分位於與多個閘極結構之第一列相鄰的多個閘極結構之第二列中的多個相鄰閘極結構之間。
在一些實施例中，第三源極/汲極金屬部分進一步位於閘極結構之第一列中的多個相鄰閘極結構之間。
在一些實施例中，負載電阻器進一步包括第四源極/汲極金屬部分、第四介層孔以及第二導電結構。第四源極/汲極金屬部分處在與第一源極/汲極金屬部分、第二源極/汲極金屬部分及第三源極/汲極金屬部分相同的層中。第四介層孔上覆於第四源極/汲極金屬部分。第二導電結構用以將第四介層孔電連接至第二或第三介層孔中之一者。
在一些實施例中，IC元件進一步包括接觸第三介層孔之第二導電結構。
在一些實施例中，一種CML電路包括第一電阻器，其包括第一S/D金屬部分，此第一S/D金屬部分在位於閘極結構之第一列中的第一對閘極結構之間的第一介電層上；第二電阻器，其包括第二S/D金屬部分，此第二S/D金屬部分在位於閘極結構之第一列中的第二對閘極結構之間的第二介電層上；第一電晶體，其包括閘極結構之第二列中的第一閘極結構、第一及第二S/D結構、在第一S/D結構上之第三S/D金屬部分，以及在第二S/D結構上之第四S/D金屬部分；第二電晶體，其包括閘極結構之第二列中的第二閘極結構、第二S/D結構、第四S/D金屬部分、第三S/D結構，以及在第三S/D結構上之第五S/D金屬部分；第三電晶體，其包括閘極結構之第三列中的第一閘極結構、第四及第五S/D結構、在第四S/D結構上之第六S/D金屬部分，以及在第五S/D結構上之第七S/D金屬部分；以及第四電晶體，其包括閘極結構之第三列中的第二閘極結構、第五S/D結構、第七S/D金屬部分、第六S/D結構，以及在第六S/D結構上之第八S/D金屬部分。第一電阻器與第一、第三及第四電晶體串聯耦接，第二電阻器與第二、第三及第四電晶體串聯耦接，且第一至第八S/D金屬部分在同一層中。
在一些實施例中，多個閘極結構之第二列與閘極結構之第一列及第三列中的每一者相鄰。
在一些實施例中，第一電晶體至第四電晶體中之每一者為NMOS電晶體。第一電阻器及第二電阻器中之每一者耦接至用以攜載電源電壓之導電結構。
在一些實施例中，第一電晶體至第四電晶體中之每一者為PMOS電晶體。第一電阻器及第二電阻器中之每一者耦接至用以攜載參考電壓之導電結構。
在一些實施例中，第一電晶體至第四電晶體中之每一者的閘極結構對應於相同閘極長度。
在一些實施例中，一種產生IC佈局圖之方法，其包括在IC佈局圖中定位電阻器單位晶胞，此電阻器單位晶胞之電阻器包括S/D金屬區域；在IC佈局圖中定位MOS單位晶胞；使電阻器單位晶胞與第一介層孔區域重疊；使MOS單位晶胞與第二介層孔區域重疊；使第一及第二介層孔區域與連續導電區域重疊；以及將IC佈局圖儲存在儲存裝置中。
在一些實施例中，在IC佈局圖中定位電阻器單位晶胞之操作包括定位包括主動區域阻擋層之電阻器單位晶胞。
在一些實施例中，在此IC佈局圖中定位電阻器單位晶胞之操作包括將電阻器單位晶胞定位在第一單元列中。在IC佈局圖中定位MOS單位晶胞之操作包括將MOS單位晶胞定位在與第一單元列相鄰之第二單元列中。
在一些實施例中，定位電阻器單位晶胞之操作包括藉由包括複數個虛設閘極之虛設區域來環繞電阻器單位晶胞。定位MOS單位晶胞之操作包括藉由虛設區域來環繞MOS單位晶胞。
在一些實施例中，使第一介層孔區域及第二介層孔區域與連續導電區域重疊之操作包括使第一介層孔區域及第二介層孔區域與單一導電區域重疊。
在一些實施例中，在IC佈局圖中定位電阻器單位晶胞之操作包括在IC佈局圖中定位第一電阻器單位晶胞。產生IC佈局圖之方法進一步以下的操作：在IC佈局圖中定位第二電阻器單位晶胞；使第一電阻器單位晶胞與第三介層孔區域重疊；使第二電阻器單位晶胞與第四介層孔區域重疊；以及使第三介層孔區域及第四介層孔區域與單一導電區域重疊。
在一些實施例中，在IC佈局圖中定位電阻器單位晶胞之操作包括將源極/汲極金屬區域延伸成跨相鄰單元列。
前文概述了若干實施例之特徵，使得熟習此項技術者可較佳地理解本揭示案之一些實施例之態樣。熟習此項技術者應瞭解，他們可容易地使用本揭示案之一些實施例作為設計或修改用於實現相同目的及/或達成本文中所介紹之實施例之相同優勢的其它製程及結構的基礎。熟習此項技術者亦應認識到，此些等效構造不脫離本揭示案之一些實施例之精神及範疇，且他們可在不脫離本揭示案之一些實施例之精神及範疇的情況下在本文作出各種改變、代替及替換。
100:積體電路(IC)元件 100B:基板 200A:IC元件 200B:IC元件 200C:IC元件 200D:IC元件 300:方法 310:操作 320:操作 330:操作 500:方法 510:操作 520:操作 530:操作 540:操作 600:方法 610:操作 620:操作 630:操作 640:操作 650:操作 660:操作 700A:IC佈局圖 700B:IC佈局圖 800:電子設計自動化系統 802:處理器 804:電腦可讀儲存媒體 806:電腦程式碼 807:IC佈局圖 808:匯流排 810:輸入/輸出介面 812:網路介面 814:網路 842:使用者介面 900:IC製造系統 920:設計室 922:IC設計佈局圖 930:光罩室 932:資料準備 944:光罩製造 945:光罩 950:IC晶圓廠 952:晶圓製造工具 953:半導體晶圓 960:IC元件 A-A'、B-B':平面 AAD、AAX、ARD、ARX:主動區域 C1:電容性元件 Ck、Ckb:互補時鐘訊號 DR、DZ:虛設區 FOX、FOX1、FOX2:介電層 GA1、GA2、GA3、GA4、GA5、GA6:閘極結構 GB1、GB2、GB3、GB4、GB5、GB6:閘極結構 GC1、GC2、GC3、GC4、GC5、GC6:閘極結構 GD:閘極結構 GRA1、GRA2、GRA3、GRA4、GRA5、GRA6:閘極區域 GRB1、GRB2、GRB3、GRB4、GRB5、GRB6:閘極區域 GRC1、GRC2、GRC3、GRC4、GRC5、GRC6:閘極區域 GRD:閘極區域 GS:閘極結構 Ip、In:輸入訊號 MS1、MS2、MS3、MS4、MS5、MS6、MS7、MS8、MS9、MS10、MS11:導電區段 MR1、MR2、MR3、MR4、MR5、MR6、MR7、MR8、MR9、MR10、MR11:導電區域 N1、N2、N31、N32、N3N、N3N/2、N4、N5:電晶體 On、Op:輸出訊號 OXR1、OXR2:介電區域 P11、P1N、P11-P1N、P2、P3、P4、P5、P6、P7、P8、P9、P10:電晶體 RA、RB、RC:列 R0、R1、R2:負載電阻器 RUC1、RUC2:電阻器單位晶胞 S1、S2、S3:負載電阻器部分 S1D、S1E、S1F、S3P:平面圖 SDMD、SDMX:S/D金屬部分 SDMR1、SDMR2、SDMR3、SDMR4、SDMR5:S/D金屬部分 SDRD、SDRX:S/D金屬區域 SDRR1、SDRR5:S/D金屬區域 V1、V2、V3、V4、V5、V6、V7、V8、V9、V10、V11、V12、V13、V14、V15:介層孔 VR1、VR2、VR3、VR4、VR5、VR6、VR7、VR8、VR9、VR10、VR11、VR12、VR13、VR14、VR15:介層孔區域 Vbias、VDD:電壓位準 Vin:輸入訊號 Vout:輸出訊號 VR1、VR2、VR3:介層孔區域 X:方向 XUC1、XUC2:MOS單位晶胞 Y:方向 Z:方向
當結合隨附諸圖閱讀時，得以自以下詳細描述最佳地理解本揭示案之一些實施例之態樣。應注意，根據行業上之標準實務，各種特徵未按比例繪製。事實上，為了論述清楚，可任意地增大或減小各種特徵之尺寸。 第1A圖至第1G圖為根據一些實施例之IC元件的圖式。 第2A圖至第2D圖為根據一些實施例之IC元件的示意圖。 第2E圖至第2H圖為根據一些實施例之IC元件的圖式。 第3圖為根據一些實施例之操作IC元件的方法之流程圖。 第4A圖至第4D圖為根據一些實施例之處於各種製造階段的IC元件之圖式。 第5圖為根據一些實施例之製造IC元件的方法之流程圖。 第6圖為根據一些實施例之產生IC佈局圖的方法之流程圖。 第7A圖及第7B圖根據一些實施例描繪了IC佈局圖。 第8圖為根據一些實施例之電子設計自動化(EDA)系統之方塊圖。 第9圖為根據一些實施例之IC製造系統以及與其相關聯之IC製造流程的方塊圖。
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100:IC元件
100B:基板
A-A':平面
AAD、AAX:主動區域
FOX、FOX1:介電層
MS1、MS2:導電區段
SDMD、SDMX:S/D金屬部分
SDMR1:S/D金屬部分
V1、V2、V3:介層孔
Y:方向
Z:方向

Claims (20)

  1. 一種積體電路元件，包括： 一電晶體，包括： 在一第一主動區域及一第二主動區域之間的一閘極結構； 上覆於該第一主動區域之一第一源極/汲極金屬部分；以及 上覆於該第二主動區域之一第二源極/汲極金屬部分； 一負載電阻器，包括定位在一介電層上且在與該第一源極/汲極金屬部分及該第二源極/汲極金屬部分相同的一層中之一第三源極/汲極金屬部分； 一第一介層孔，上覆於該第一源極/汲極金屬部分； 一第二介層孔及一第三介層孔，上覆於該第三源極/汲極金屬部分；以及 一第一導電結構，該第一導電結構用以將該第一介層孔電連接至該第二介層孔。
  2. 如請求項1所述之IC元件，其中該閘極結構包括一高介電常數介電材料。
  3. 如請求項1所述之IC元件，其中該介電層與該第一主動區域相鄰。
  4. 如請求項1所述之IC元件，其中該第一源極/汲極金屬部分、該第三源極/汲極金屬部分及該導電結構沿一第一方向對準。
  5. 如請求項1所述之IC元件，其中： 該閘極結構為多個閘極結構之一第一列中的一個閘極結構，且 該第三源極/汲極金屬部分位於與多個閘極結構之該第一列相鄰的多個閘極結構之一第二列中的多個相鄰閘極結構之間。
  6. 如請求項5所述之IC元件，其中該第三源極/汲極金屬部分進一步位於閘極結構之該第一列中的多個相鄰閘極結構之間。
  7. 如請求項1所述之IC元件，其中該負載電阻器進一步包括： 一第四源極/汲極金屬部分，處在與該第一源極/汲極金屬部分、該第二源極/汲極金屬部分及該第三源極/汲極金屬部分相同的該層中； 一第四介層孔，上覆於該第四源極/汲極金屬部分；以及 一第二導電結構，用以將該第四介層孔電連接至該第二介層孔或該第三介層孔中之一者。
  8. 如請求項1所述之IC元件，進一步包括： 接觸該第三介層孔之一第二導電結構。
  9. 一種電流模式邏輯電路，包括： 一第一電阻器，包括一第一源極/汲極金屬部分，該第一源極/汲極金屬部分在位於多個閘極結構之一第一列中的一第一對閘極結構之間的一第一介電層上； 一第二電阻器，包括一第二源極/汲極金屬部分，該第二源極/汲極金屬部分在位於多個閘極結構之該第一列中的一第二對閘極結構之間的一第二介電層上； 一第一電晶體，包括多個閘極結構之一第二列中的一第一閘極結構、一第一源極/汲極結構及一第二源極/汲極結構、在該第一源極/汲極結構上之一第三源極/汲極金屬部分、以及在該第二源極/汲極結構上之一第四源極/汲極金屬部分； 一第二電晶體，包括多個閘極結構之該第二列中的一第二閘極結構、該第二源極/汲極結構、該第四源極/汲極金屬部分、一第三源極/汲極結構、以及在該第三源極/汲極結構上之一第五源極/汲極金屬部分； 一第三電晶體，包括多個閘極結構之一第三列中的一第一閘極結構、一第四源極/汲極結構及一第五源極/汲極結構、在該第四源極/汲極結構上之一第六源極/汲極金屬部分、以及在該第五源極/汲極結構上之一第七源極/汲極金屬部分；以及 一第四電晶體，包括多個閘極結構之該第三列中的一第二閘極結構、該第五源極/汲極結構、該第七源極/汲極金屬部分、一第六源極/汲極結構、以及在該第六源極/汲極結構上之一第八源極/汲極金屬部分， 其中： 該第一電阻器與該第一電晶體、該第三電晶體及該第四電晶體串聯耦接， 該第二電阻器與該第二電晶體、該第三電晶體及該第四電晶體串聯耦接，且 該源極/汲極金屬部分第一至該第八源極/汲極金屬部分在同一層中。
  10. 如請求項9所述之CML電路，其中多個閘極結構之該第二列與閘極結構之該第一列及該第三列中的每一者相鄰。
  11. 如請求項9所述之CML電路，其中： 該第一電晶體至該第四電晶體中之每一者為一NMOS電晶體，且 該第一電阻器及該第二電阻器中之每一者耦接至用以攜載一電源電壓之一導電結構。
  12. 如請求項9所述之CML電路，其中： 該第一電晶體至該第四電晶體中之每一者為一PMOS電晶體，且 該第一電阻器及該第二電阻器中之每一者耦接至用以攜載一參考電壓之一導電結構。
  13. 如請求項9所述之CML電路，其中該第一電晶體至該第四電晶體中之每一者的該閘極結構對應於一相同閘極長度。
  14. 一種產生積體電路佈局圖之方法，該方法包括以下的操作： 在一IC佈局圖中定位一電阻器單位晶胞，其中該電阻器單位晶胞之一電阻器包括一源極/汲極金屬區域； 在該IC佈局圖中定位一金屬氧化物半導體(MOS)單位晶胞； 使該電阻器單位晶胞與一第一介層孔區域重疊； 使該MOS單位晶胞與一第二介層孔區域重疊； 使該第一介層孔區域及該第二介層孔區域與一連續導電區域重疊；以及 將該IC佈局圖儲存在一儲存裝置中。
  15. 如請求項14所述之方法，其中在該IC佈局圖中定位該電阻器單位晶胞之操作包括： 定位包括一主動區域阻擋層之該電阻器單位晶胞。
  16. 如請求項14所述之方法，其中： 在該IC佈局圖中定位該電阻器單位晶胞之操作包括： 將該電阻器單位晶胞定位在一第一單元列中，且 在該IC佈局圖中定位該MOS單位晶胞之操作包括： 將該MOS單位晶胞定位在與該第一單元列相鄰之一第二單元列中。
  17. 如請求項14所述之方法，其中： 定位該電阻器單位晶胞之操作包括： 藉由包括複數個虛設閘極之一虛設區域來環繞該電阻器單位晶胞，且 定位該MOS單位晶胞之操作包括： 藉由該虛設區域來環繞該MOS單位晶胞。
  18. 如請求項14所述之方法，其中使該第一介層孔區域及該第二介層孔區域與該連續導電區域重疊之操作包括： 使該第一介層孔區域及該第二介層孔區域與一單一導電區域重疊。
  19. 如請求項14所述之方法，其中在該IC佈局圖中定位該電阻器單位晶胞之操作包括： 在該IC佈局圖中定位一第一電阻器單位晶胞，且該方法進一步包括以下的操作： 在該IC佈局圖中定位一第二電阻器單位晶胞； 使該第一電阻器單位晶胞與一第三介層孔區域重疊； 使該第二電阻器單位晶胞與一第四介層孔區域重疊；以及 使該第三介層孔區域及該第四介層孔區域與一單一導電區域重疊。
  20. 如請求項14所述之方法，其中該在該IC佈局圖中定位該電阻器單位晶胞之操作包括： 將該源極/汲極金屬區域延伸成跨相鄰單元列。
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