CN113284887A - 对存于非暂性计算机可读媒体布置图制造半导体装置的方法 - Google Patents

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CN113284887A CN202110022364.XA CN202110022364A CN113284887A CN 113284887 A CN113284887 A CN 113284887A CN 202110022364 A CN202110022364 A CN 202110022364A CN 113284887 A CN113284887 A CN 113284887A
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Abstract

一种对存于非暂性计算机可读媒体布置图制造半导体装置的方法包括：将布置图配置成列；将这些列中的一或多个配置为组合列，组合列配置包括相对于实质上垂直于第一方向的第二方向，将一或多个组合列中的每一个的一高度设定为实质上等于第一单元的第一高度及第二单元的第二高度的总和，第一单元不同于第二单元，且第一高度不同于第二高度；以及填充该一或多个组合列中的每一个，该填充包括：将第一单元的第一实例堆叠在第二单元的第一实例上，或将第二单元的第二实例堆叠在第一单元的第二实例上。

Description

对存于非暂性计算机可读媒体布置图制造半导体装置的方法
技术领域
本案是关于一种制造半导体装置的方法，特别是关于一种制造包含具有特定节距的金属层的半导体装置的方法。
背景技术
集成电路(integrated circuit；IC)包括一或多个半导体装置。用以表示半导体装置的一个方式使用称为布置图的平面视图。布置图是在设计规则的情境下产生。设计规则的集合将约束强加在布置图中的对应图案的安置上，例如，地理/空间限制、连接性限制等等。通常，设计规则的集合包括关于相邻或邻接单元中的图案之间的间距及其他相互作用的设计规则的子集，其中图案表示金属化层中的导体。
通常，设计规则的集合特定于将基于布置图结果制造半导体装置的制程节点。设计规则集合补偿对应制程节点的可变性。此补偿增加由布置图产生的实际半导体装置将为虚拟装置的可接受对应物的可能性，布置图基于该虚拟装置。
发明内容
在一实施例中，提供对存于非暂性计算机可读媒体布置图制造半导体装置的方法，包括产生布置图，该产生包括：将布置图配置成列，这些列实质上在第一方向上延伸；将列中的一或多个配置为组合列，配置该组合列包括以下步骤：相对于实质上垂直于第一方向的第二方向，将一或多个组合列中的每一个的高度设定为实质上等于第一单元的第一高度及第二单元的第二高度的总和；第一单元不同于第二单元，且第一高度不同于第二高度；以及填充一或多个组合列中的每一个，填充步骤包括：在一或多个组合列中的至少一个内且相对于第二方向，将第一单元的第一实例堆叠在第二单元的第一实例上；或在一或多个组合列中的至少一个内且相对于第二方向，将第二单元的第二实例堆叠在第一单元的第二实例上。
附图说明
一或多个实施例通过实例的方式，且并非通过限制例示于伴随附图的图中，其中具有相同元件符号标示的元件始终表示相同元件。图示未按比例，除非另有揭示。
图1为根据本揭示案的至少一个实施例的半导体装置的方块图；
图2A为根据一些实施例的布置图；
图2B为根据一些实施例的布置图；
图2C至图2D为根据一些实施例的对应横截面图；
图3A为根据一些实施例的布置图；
图3B为根据一些实施例的横截面图；
图3C为根据一些实施例的布置图；
图4A至图4F为根据一些实施例的对应布置图；
图5A至图5C为根据一些实施例的对应布置图；
图6A为根据一些实施例的制造半导体装置的方法的流程图；
图6B至图6C为根据一些实施例的产生布置图的对应方法的对应流程图；
图7为根据一些实施例的电子设计自动化(electronic design automation；EDA)系统的方块图；
图8为根据一些实施例的半导体装置制造系统，及与该半导体装置制造系统相关联的IC制造流程的方块图。
【符号说明】
HCELL,HCOMBO:高度
HHP:第一高度/高度
HLP:第二高度/高度
HNP,HNP:距离
LBlech,L326,L336:长度
PM_1st,PM0:第一节距
PM2(PG):第一节距/节距
PM_3rd(L),PM2(L):第二节距/节距
PM_3rd(PG):第三节距
100,100A:半导体装置
101:电路巨集/巨集
102(1)-102(4):LP单元区
103(1)-103(4):HP单元区
104(1)-104(4):组合列区/列区/组合列
205B,反向器/205B:布置图
205C-205D:横截面图
206(1):晶体管层
207(1),CB:单元边界/CB
AAN,208(1)/AAN 208(1)/208(1):主动区域图案/AA图案/AAR图案
AAP,210(1)/AAP 210(1)/210(1):AA图案/AAP图案
208(1)’:NMOS组态/ARN区
210(1)’:PMOS组态/ARP区
栅极212(1)/212(1),栅极212(2)/212(2),栅极212(3)/212(3):栅极图案
212(1)’,212(2)’,212(3)’:栅极结构
MD,214(1)/214(1),MD,214(3)/214(3):漏极上金属接点图案/MD图案
214(2),MD/214(2):漏极上金属接点图案/MD图案
214(1)’:接点结构/MD接点结构
214(3)’:MD接点结构
216(1)/216(1),VG:栅极至M0通孔图案/VG图案
216(1)’:VG结构
VMD,218(1)/VMD,218(3):MD至M0通孔图案/VMD图案
218(1),218(3):MD至M0通孔图案/VMD图案
218(2),VMD:MD至M0通孔图案/VMD图案
218(2):MD至M0通孔图案/VMD图案
218(1)’,218(2)’,218(3)’:MD接点结构
220:M0层
M0,222(1)-M0,222(6)/222(1)-222(6):导电图案
M0,222(8)-M0,222(14)/222(8)-222(14):虚拟M0导电图案/M0图案/虚拟M0图案
222(8),222(14):M0 PG图案
222(9)-222(13):虚拟M0逻辑图案
222(8)’-222(14)’:虚拟M0导电片段
M1,226(1)/226(1),226(2)/226(2),M1:虚拟M1导电片段/虚拟M1图案
228(1):M2层
230(1),M2-230(5),M2/230(1)-230(5):虚拟M2导电图案/M2图案/虚拟M2图案
230(1),230(5):M2 PG图案
230(2)-230(4):虚拟M2逻辑图案
230(1)’-230(5)’:虚拟M2导电片段
CP,238(1)-CP,238(2)/CP,238(4)/CP,238(6)-CP,238(7):切割图案/CP图案
238(3),CP/238(5),CP/238(8),CP:切割图案/CP图案
238(1)-238(8):切割图案/CP图案
240(1),240(2),240(3):高功率单元/HP单元
242(1),242(2),242(3):低功率单元/LP单元
246:布置图
VIA0:第一层/层/层级
VIA1:第二层/层/层级
VDD:第一参考电压
VSS:第二参考电压
II(b)II(B’),II(C)II(C’),III(B)III(B’):横截线
304(4)-304(6):组合列
316(10)-326(13):M1图案
316(10)’-316(13)’:M1导电片段
322(15)-322(18):M0导电图案/M0图案
322(17)’:M0导电片段
323(1)’-323(4)’:V0结构
326(3)-326(20):M1导电图案/M1图案
327(1)’-327(4)’:V1结构
330(6)-330(14):M2 PG图案/M2图案/M2导电图案
330(6)-330(9):PG图案
330(8)’:M2导电片段
332(1)-332(6):通孔图案/V2图案
336(1),336(2),336(3):M3导电图案/M3图案/PG图案
336(1)’,336(2)’,336(3)’:M3导电片段/M3片段
340(4)-340(7):HP单元
342(4)-342(7):LP单元
348A:布置图
348B:横截面图
349:布置图
y:距离(长度)量测的单位
404(7):组合列
407(2)-407(5):单元边界
407(2)’-407(5)’:单元边界
408(2),408(3):AAN图案
408(2)’,408(3)’:AAN图案
410(2),410(3):AAP图案
410(2)’,410(3)’:AAP图案
412(2),412(3),412(4):栅极图案
414(4)-414(7):MD图案
416(2),416(3):VG图案
418(4)-418(9):VMD图案
422(19)-422(26):M0图案
423(5)-423(8):V0图案
426(21),426(22),426(23):M1图案
427(5),427(6),427(7):V1图案
430(15),430(16),430(17):M2图案
438(9)-438(14):CP图案
440(8),440(9),440(8)’,440(9)’:HP单元
442(8),442(9),442(8)’,442(9)’:LP单元
450A-450F:布置图
452A,452F:参考线
462(1):空白空间
OD:主动区域
552A,552B,552C:布置图
P:P型主动区域
N:N型主动区域
504(8)-504(10),504(8)’:组合列
512(4)-512(8):栅极结构
540(10)-540(15):HP单元
542(10)-542(20):LP单元
544(1):LP/HP单元
554(1):LP/HP单元
555(1),559(1):间隙
556(1):(LP/HP)+单元
558(1):HP/LP单元
560(1):(HP/LP)+单元
562(2),562(3),562(4):空白空间
564(1):填料单元
566(1)-566(2):仅LP列
568(1):仅HP列
600:方法
602,604,620-636,640-650:方块
627:OR流程符号
700:EDA(系统)
702:硬件处理器/处理器
704:(非暂时性)计算机可读储存媒体/储存媒体/记忆体
706:计算机程序码/指令
707:程序库/标准单元程序库，包括标准单元
708:总线
710:I/O接口
712:网络接口
714:网络
742:使用者界面/UI
800:集成电路制造系统/IC制造系统
820:设计工厂
822:(IC)设计布置图
830:遮罩工厂
832:(遮罩)数据准备
844:遮罩制造
845:遮罩
850:IC制造(商)/制造者
852:晶圆制造/制造工具
853:半导体晶圆
860:IC装置
具体实施方式
以下揭示案的一实施例提供用于实行所提供主题的不同特征的许多不同实施例或实例。以下描述组件、材料、值、步骤、操作、材料、配置等的特定实例以简化本揭示案的一实施例。当然，这些仅为实例且不欲为限制。设想其他组件、值、操作、材料、配置等。例如，以下描述中的第二特征上方或第二特征上的第一特征的形成可包括其中第一特征及第二特征是直接接触地形成的实施例，且可亦包括其中额外特征可形成在第一特征与第二特征之间，使得第一特征及第二特征可不直接接触的实施例。另外，本揭示案可在各种实例中重复元件符号及/或字母。此重复是用于简单性及清晰性的目的且实质上并不规定所论述的各种实施例及/或组态之间的关系。
此外，为便于描述可在本文中使用诸如“在……下方”、“在……以下”、“下”、“在……以上”、“上”等的空间相对术语，以描述如图中所例示的一个元件或特征与另一元件(多个)或特征(多个)的关系。除附图中所描绘的定向之外，空间相对术语意欲涵盖使用或操作中的装置的不同定向。设备可以其他方式定向(旋转90度或以其他定向)且同样可据此解释本文使用的空间相对描述符。
在一些实施例中，产生布置图的方法包括将布置图配置成列，及配置用于列的第一单元及第二单元，该配置包括产生用于第一金属化层级(M_1st层级)的导电图案；将第一节距设定为用于M_1st层级的唯一节距；产生用于第三金属化层级(M_3rd层级)的导电图案，这些导电图案包括用于电力网的导电图案(PG图案)及用于控制或数据信号的导电图案(逻辑图案)；以及设定用于M_3rd层级的多个节距，多个节距包括用于逻辑图案的第二节距，及用于PG图案的第三节距，第三节距大于第二节距。在一些实施例中，M_1st层级为唯一节距的，且M_3rd层级为多节距的。根据另一方法，多个节距经设定来用于M_1st层级，这些节距包括用于逻辑图案的第一节距及用于PG图案的较大的第二节距，且第三节距经设定为用于M_3rd层级的唯一节距。根据其他方法(其中M_1st层级为多节距的，且M_3rd层级为唯一节距的)，布置图中的给定列的高度经设定以适应第一高度(HHP)的仅高功率(highpower；HP)单元或第二高度(HLP)的仅低功率(low power；LP)单元，其中第二高度小于第一高度。
根据一些实施例，使M_1st层级为唯一节距且M_3rd层级为多节距促进组合列的使用，该组合列以具有LP单元上的HP单元的至少一第一堆叠(HP/LP堆叠)或具有HP单元上的LP单元的至少第二堆叠(LP/HP堆叠)填充。组合列经配置为具有实质上等于HP单元的第一高度(HHP)及LP单元的第二高度(HLP)的和的高度(HCOMBO)，其中HLP<HHP，且使得HHP＝HLP+HHP。与其他方法相比，组合列的使用促进HP单元及LP单元的位置的调换且借此促进HP单元及LP单元的更有效安置，例如，此举导致消耗较小区域的布置图。
在一些实施例中，半导体装置包括：配置成列的单元区，其中列中的一或多个为组合列。每个组合列具有：实质上等于第一单元区的第一高度及第二单元区的第二高度的和的高度，第一单元区不同于第二单元区，且第一高度不同于第二高度。一或多个组合列中的每一个包括：堆叠在第二单元区的第一实例上的第一单元区的第一实例，或堆叠在第一单元区的第二实例上的第二单元区的第二实例。
图1为根据本揭示案的至少一个实施例的半导体装置100A的方块图。
在图1中，半导体装置100尤其包括电路巨集(在下文中，巨集)101。在一些实施例中，巨集101为SRAM巨集。在一些实施例中，巨集101为除SRAM巨集之外的巨集。巨集101尤其包括组合(combo)列区104(1)及104(2)，其中每一个经定大小以具有高度(相对于Y轴)，该高度适应堆叠在LP单元区上的HP单元区，或反之亦然。
更具体而言，相对于第一方向，该第一方向为图1中的Y轴，列区104(1)包括表示HP/LP堆叠的堆叠在LP单元区102(1)上的HP单元区103(1)，及表示LP/HP堆叠的堆叠在HP单元区103(2)上的LP单元区102(2)。相对于实质上垂直于Y轴的第二方向，该第二方向为图1中的X轴，HP单元区103(1)在LP单元区102(1)上实质上对准，LP单元区102(2)在HP单元区103(2)上实质上对准。另外，相对于Y轴，列区104(2)包括表示另一HP/LP堆叠的堆叠在LP单元区102(3)上的HP单元区103(3)，及表示另一LP/HP堆叠的堆叠在HP单元区103(4)上的LP单元区102(4)。相对于X轴，HP单元区103(3)在LP单元区102(3)上实质上对准，且LP单元区102(4)在HP单元区103(4)上实质上对准。
在列区104(1)中，相对于X轴，LP单元区102(1)上HP单元区103(1)的HP/LP堆叠实质上邻接HP单元区103(2)上LP单元区102(2)的LP/HP堆叠。相反，在列区104(2)中，相对于X轴，LP单元区102(3)上HP单元区103(3)的HP/LP堆叠与HP单元区103(4)上LP单元区102(4)的LP/HP堆叠实质上分离。在一些实施例中，第一方向及第二方向为除对应的Y轴及X轴之外的方向。导致组合列区104的示例性布置图包括本文揭示的布置图。
图2A为根据一些实施例的布置图246。
在图2A中，布置图246配置成列，这些列实质上在第一方向上延伸。在一些实施例中，第一方向实质上平行于X轴。列中的一些经配置为组合列(组合列)，例如，组合列104(3)及组合列104(4)。
布置图246包括用于第一金属化层级(M_1st层级)的导电图案。在此，假定对应的半导体制程技术节点的对应的设计规则的编号惯例始于对应地称为M0及VIA0的第一金属化层级(M_1st层级)及第一互连层级(VIA_1st层级)。在一些实施例中，编号惯例始于对应地称为M1及VIA1的M_1st层级及V_1st层级。在图2A中，为便于说明，层级M0中的仅少许导电图案已具有表示法编号，亦即222(1)、222(2)、222(3)、222(4)、222(5)及222(6)。对于M0层级，第一节距(PM0)经设定为用于M0层级中的导电图案的唯一节距。在一些实施例中，用于相邻的第一图案及第二图案的节距是自第一图案的中心线量测至第二图案的中心线。
相对于实质上垂直于第一方向的第二方向，其中第二方向为图2A中的Y轴，组合列104(3)包括：具有低功率(LP)单元242(1)上的高功率(HP)单元240(1)的堆叠，该堆叠表示HP/LP堆叠；以及具有HP单元240(2)上的LP单元242(2)的堆叠，该堆叠表示LP/HP堆叠。在组合列104(3)中，相对于X轴，包括LP单元242(1)上HP单元240-(1)的HP/LP堆叠大致上邻接包括HP单元240(2)上LP单元242(2)的LP/PH堆叠。相对于Y轴，组合列104(4)包括具有LP单元242(3)上HP单元240(3)的HP/LP堆叠。
在图2A中，组合列104(3)及104(4)中的每一个的高度(HCOMBO)实质上等于例如HP单元240(2)的HP单元的第一高度(HHP)及例如LP单元242(2)的LP单元的第二高度(HLP)的和，其中HLP<HHP，且使得HHP＝HLP+HHP。在一些实施例中，第一方向及第二方向为除对应的Y轴及X轴之外的方向。在一些实施例中，HHP在范围(≈5*PM0)≤HHP≤(≈10*PM0)内。在一些实施例中，HLP在范围(≈3*PM0)≤HHP≤(≈4*PM0)内。
图2B为根据一些实施例的反向器的布置图205B。图2C至图2D为根据一些实施例的对应的横截面图205C-205D。
图2B的布置图205B及对应的图2C至图2D的横截面205C及205D遵循类似于图2D的布置图2146的彼编号惯例的编号惯例。为帮助识别对应但具有差异的组件，图2B至图2D的编号惯例带括弧。此外，图2C至图2D的编号惯例将撇号附加至元件编号以指示对应于图2B中的另外类似编号的图案的结构。为简便起见，论述将比集中于相似性更集中于图2B至图2D与图2A之间的差异。
在图2B中，布置图205B的反向器具有单元边界(cell boundary；CB)207(1)。布置图205B包括：主动区域(active area；AA)图案208(1)，该主动区域图案经指定用于NMOS组态，该主动区域图案对应于具有图2C至第2D的NMOS组态(ARN区)208(1)’的主动区(activeregion；AR)，且在下文称为AAR图案208(1)；以及AA图案210(1)，该AA图案经指定用于PMOS组态，该AA图案对应于具有图2C至图2D的PMOS组态(ARP区)210(1)’的主动区(AR)，且在下文称为AAP图案210(1)；栅极图案212(1)、212(1)及212(3)，这些栅极图案在AAN 208(1)及AAP 210(1)上且对应于图2C至图2D中的栅极结构212(1)’、212(2)’及212(3)’。
布置图205B进一步包括：AAP图案210(1)上的漏极上金属(metal-over drain；MD)接点图案(MD图案)214(1)，该漏极上金属接点图案对应于图2C中的接点结构214(1)’；AAP图案210(1)及AAN图案208(1)上的MD图案214(2)；AAN图案208(1)上的MD图案214(3)，该MD图案对应于图2C中的MD接点结构214(3)’；栅极图案212(1)、212(2)及212(3)，其中每一个对应地叠置在AAP图案210(1)及AAN图案208(1)上，其中栅极图案212(2)对应于图2D中的栅极结构212(2)’；对应MD图案214(1)、214(2)及214(3)上的MD至M0通孔(VMD)图案218(1)、218(2)及218(3)，其中VMD图案218(1)及218(3)对应于图2C中的MD接点结构218(1)’及218(3)’；以及栅极图案212(2)上的栅极至M0通孔(VG)图案216(1)，该VG图案对应于图2D中的VG结构216(1)'。
在图2B中，布置图205B进一步包括：对应的栅极图案212(1)-212(3)上的切割图案(CP图案)238(1)、238(2)、238(3)、238(4)、238(5)、238(6)、238(7)及238(8)；M0层级中的虚拟(phantom)M0导电图案(M0图案)222(8)、222(9)、222(10)、222(11)、222(12)、222(13)及222(14)，这些虚拟M0导电图案对应于图2C至图2D的M0层220中的虚拟M0导电片段222(8)’、222(9)’、222(10)’、222(11)’、222(12)’、222(13’)及222(14)’；虚拟M1导电片段226(1)及226(2)；以及第三金属化层级(M_3rd层级)中的虚拟M2导电图案(M2图案)230(1)、230(2)、230(3)、230(4)及230(5)，其中M_3rd层级为图2B中的M2，且这些虚拟M2导电图案对应于图2C至图2D的M2层228中的虚拟M2导电片段230(1)’、230(2)’、230(3)’、230(4)’及230(5)’。CP图案叠置在对应的栅极图案上且指示栅极图案的下层部分将经切割/移除。在一些实施例中，相对于Y轴，M2 PG图案230(1)及230(5)中的每一个具有9x的高度，其中x为距离(长度)量测的单位。在一些实施例中，x＝4nm。相对于Y轴，例如M2 PG图案330(9)的M2 PG图案的宽度在范围(≈2*WM2(L))≤PM2≤(≈3.5*WM2(L))内，其中WM2(L)为M2逻辑图案的宽度。
AAN图案208(1)、AAP图案210(1)、M0图案222(9)-222(14)及M2图案230(1)-230(5)以及CP图案238(1)-238(8)的长轴实质上平行于X轴而延伸。栅极图案212(1)-212(3)及MD图案214(1)-214(3)的长轴实质上平行于Y轴而延伸。
虚拟M0图案222(8)-222(14)、虚拟M1图案226(1)-226(2)及虚拟M2图案230(1)-230(5)称为虚拟，因为这些图案为任择的，如通过虚拟(虚线)轮廓指示。虚拟M0图案222(8)-222(14)经包括，例如，用以示出M0层级具有如用于M0层级中的导电图案的唯一节距的第一节距(PM0)。在一些实施例中,PM0在范围(≈0.2*HCELL)≤PM0≤(≈0.25*HCELL)内,其中HCELL例如为代表性单元的高度。在一些实施例中,HCELL＝HHP+HLP。在一些实施例中,HCELL＝HHP。在一些实施例中,HCELL＝HLP。
虚拟M0图案222(8)及222(14)为电力网(PG)图案(MM PG图案)。在一些实施例中，M0 PG图案222(8)经指定用于第一参考电压，例如，VDD。在一些实施例中，M0 PG图案222(14)经指定用于第二参考电压，例如，VSS。在一些实施例中，M0 PG图案222(8)及222(14)经指定用于除对应地VDD及VSS之外的第一参考电压及第二参考电压。
虚拟M0图案222(9)-222(13)为例如用于数据信号或控制信号的逻辑图案。虚拟M0图案222(9)-222(13)经包括，例如，用以示出M0层级具有用于M0 PG图案222(8)及222(14)以及用于虚拟M0逻辑图案222(9)-222(13)的唯一节距(PM0)。虚拟M1图案226(1)-226(2)经包括，例如用以建立用于虚拟图案M0图案222(8)-222(14)及虚拟M2图案230(1)-230(5)的情境。虚拟M2图案230(1)及230(5)为电力网(PG)图案(M2 PG图案)。在一些实施例中，M2 PG图案230(1)经指定用于第一参考电压，例如，VDD。在一些实施例中，M2 PG图案230(5)经指定用于第二参考电压，例如，VSS。在一些实施例中，M2 PG图案230(1)及230(5)经指定用于除对应地VDD及VSS之外的对应第一参考电压及第二参考电压。虚拟M2图案230(2)-230(4)为例如用于数据信号或控制信号的逻辑图案。虚拟M2图案230(1)-230(5)经包括，例如用以示出M2层级为多节距的，且包括：用于虚拟M2 PG图案230(1)及230(5)的第一节距(PM2(PG))；以及用于虚拟M2逻辑图案230(2)-230(4)的第二节距(PM2(L))。
在图2C至图2D中，ARP区210(1)’、ARN区208(1)、MD接点结构214(1)’及214(3)’、栅极结构212(2)’、MD接点结构218(1)’及218(2)’及VG结构216(1)’展示为包括在晶体管层206(1)中。ARP区210(1)’表示具有PMOS组态的主动区(AR)且对应于图2B的AAP 210(1)。ARN区208(1)’表示具有NMOS组态的AR，且对应于图2B的AAN 208(1)。另外在图2C至图2D中，相对于Z轴，在M0层220(1)与M2层228(1)之间存在间隙。间隙包括：M0层220(1)上通孔结构(未示出)的第一层VIA0；层VIA0上的第二金属化层(M_2nd)，该第二金属化层为图2C至图2D中的M1；以及M1层上的通孔结构(未示出)的第二层VIA1。
图3A为根据一些实施例的布置图348A。图3B为根据一些实施例的横截面图348B。图3C为根据一些实施例的布置图349。
图3A的布置图348A、图3B的横截面304B及图3C的布置图349遵循类似于图2A至图2D的彼编号惯例的编号惯例。为帮助识别对应但具有差异的组件，图3A至图3C的编号惯例使用3系列编号，而图2A至图2D使用2系列编号。为简便起见，论述将比集中于相似性更集中于图3A至图3C与图2A至图2D之间的差异。
在图3A中，布置图348A包括：M0层级中的M0导电图案(M0图案)322(15)、322(16)、322(17)及322(18)，其中M0图案322(17)对应于图3B的M0层中的M0导电片段322(17)’；M1层级中的M1导电图案(M1图案)326(3)、326(4)、326(5)、326(6)、326(7)、326(8)、326(9)、326(10)、326(11)、326(12)、326(13)、326(14)、326(15)及326(16)，且对应地在M0图案322(15)-322(18)上，其中M1图案316(10)-326(13)对应于图3B的M1层中的M1导电片段316(10)’、316(11)’、316(12)’及316(13)’；M2层级中的M2导电图案(M2图案)330(6)、330(7)、330(8)及330(9)，对应地在M1图案326(3)-326(16)上，且对应地在M0图案322(15)-322(18)上对准，其中M2图案330(8)对应于图3B的M2层中的M2导电片段330(8)’；M3层级中的M3导电图案(M3图案)336(1)、336(2)及336(3)，这些M3导电图案对应地在M2图案330(6)-330(10)上，且在M1图案326(3)及326(10)、326(8)及326(15)，及326(6)及326(13)上对应地对准，且这些M3导电图案对应于图3B的M3层中的M3导电片段336(1)’、336(2)’及336(3)’；以及M2层级与M3层级之间的VIA2层级中的通孔图案(V2图案)332(1)、332(2)、332(3)、332(4)、332(5)及332(6)。
在一些实施例中，相对于X轴，例如M1图案326(15)与M1图案326(16)之间的节距的M1图案的节距在范围(≈0.5CPP)≤PM1≤(≈CPP)内，其中CPP为对应半导体制程技术节点的接触多晶节距。在一些实施例中，M2层级为多节距，以便包括PG图案330(6)-330(9)及逻辑图案(未示出)。在一些实施例中，相对于Y轴，例如M2图案330(8)与M2图案330(9)之间的节距的M2 PG图案的节距在范围(≈HCELL)≤PM2(PG)≤(≈2*HCELL)内，其中HCELL表示单元高度。在一些实施例中，HCELL＝HHP。在一些实施例中，HCELL＝HLP。在一些实施例中，HCELL＝HCOMBO。在一些实施例中，M2逻辑图案(未示出)具有在范围(≈0.2CPP)≤PM2(L)≤(≈0.25CPP)内的节距。在一些实施例中，M3层级为多节距，以便包括PG图案336(1)-336(3)及逻辑图案(未示出)。在一些实施例中，相对于X轴，例如M3片段336(1)’与M3片段336(3)’之间的节距的M3 PG片段的节距为6y，其中y为距离(长度)量测的单位。在一些实施例中，y＝2CPP。在一些实施例中，相对于Y轴，M3图案336(1)-336(3)中的每一个具有等于小于Blech长度LBlech的长度(L336)。应注意，LBlech表示导体的长度，低于该长度，实质上无电迁移发生。在一些实施例中，相对于M1图案326(3)-326(16)的长度(L326)，L336在范围(≈2*L326)≤L336≤(≈3*L326)内。
布置图进一步包括(但未示出)：M0层级与M1层级之间的VIA0层级中的通孔图案(V0图案)，其中一些对应于图3B的VIA0层中的V0结构323(1)’、323(2)’、323(3)’及323(4)’；以及M1层级与M2层级之间的VIA1层级中的通孔图案(V1图案)，其中一些对应于图3B的VIA1层中的V1结构327(1)’、327(2)’、327(3)’及327(4)’。
在图3A中，相对于Y轴，M1图案326(3)-326(16)为实质上相同高度。此反映HP/LP及/或LP/HP堆叠尚未插入对应组合列(在图3A中未示出)中的图3A中的假设。一旦HP/LP及/或LP/HP堆叠经插入对应组合列中，对应M1图案的高度然后变化(参见图3C)。
图3C为根据一些实施例的布置图349。
在一些方面，图3C的布置图349为图3A的布置图348A的简化版本。
在图3C中，布置图349包括：M1层级中的M1导电图案(M1图案)326(17)、326(18)、326(19)及326(20)；以及M2层级中的M2导电图案(M2图案)330(10)、330(11)、330(2)、330(13)及330(14)。
相对于Y轴，M1图案326(17)-326(20)为对应地不同高度。此反映HP/LP及/或LP/HP堆叠经插入对应组合列304(5)及组合列304(6)中。具体而言，组合列304(5)包括：具有HP单元340(4)上的LP单元342(4)的LP/HP堆叠；以及具有LP单元342(5)上的HP单元340(5)的HP/LP堆叠。组合列304(6)包括：具有LP单元342(6)上的HP单元340(6)的HP/LP堆叠；以及具有HP单元340(7)上的LP单元342(7)的LP/HP堆叠。
在给定组合列内，相对于Y轴，HP/LP单元中的HP单元与LP单元之间的边界的位置将不同于LP/HP单元中的LP单元与HP单元之间的边界的位置。此边界位置的差异使M1图案326(17)-326(20)具有对应地不同高度。
图4A至图4F为根据一些实施例的布置图450A-450F。
对应的图4A至图4F的布置图450A-450F遵循类似于图3A至图3C的彼编号惯例的编号惯例。为帮助识别对应但具有差异的组件，图4A至图4F的编号惯例使用4系列编号，而图3A至图3C使用3系列编号。为简便起见，论述将比集中于相似性更集中于图4A至图4F与图3A至图3C之间的差异。亦为简便起见，少于图4A至图4F的所有元件经编号。
在图4A中，布置图450A包括组合列404(7)。组合列404(7)包括：具有带有单元边界407(3)的LP单元442(9)上的带有单元边界407(2)的HP单元440(8)的HP/LP堆叠；以及具有带有单元边界407(5)的HP单元440(9)上的带有单元边界407(4)的LP单元442(8)的LP/HP堆叠。HP单元440(8)包括其中AAP图案410(2)经调出的AA图案。LP单元442(8)包括其中AAP图案410(3)经调出的AA图案。LP单元442(9)包括其中AAN图案408(2)经调出的AA图案。HP单元408(3)包括其中AAN图案408(3)经调出的AA图案。相对于Y轴，距离HNP将AAP图案410(2)与AAN图案408(2)分离，且同样地将AAP图案410(3)与AAN图案408(3)分离。在一些实施例中，HNP在范围(≈0.25*HLP)≤HNP≤(≈0.35*HLP)内。
布置图450A包括其中栅极图案412(2)、412(3)及412(4)经调出的栅极图案。栅极图案412(4)实质上与参考线452A平行。相对于X轴：HP单元440(8)及LP单元442(9)的右边缘邻接参考线452A；且LP单元442(8)及HP单元440(9)的左边缘邻接参考线452A。
在图4B中，布置图450B为已添加CP图案及VG图案的图4A的布置图450A的变化。布置图450B包括：VG图案，其中VG图案416(2)及416(3)经调出，且其中VG图案416(2)及416(3)叠置在栅极图案412(3)的对应部分上；CP图案，其中CP图案438(9)、438(10)、438(11)、438(12)及438(13)经调出，且其中CP图案438(9)及438(13)叠置在栅极图案412(3)的对应末端上，且其中CP图案438(10)及438(11)叠置在栅极图案412(4)的对应内部部分上。相对于Y轴，CP图案438(10)叠置在LP单元442(8)与HP单元440(9)之间的边界的一部分上。相对于Y轴，CP图案438(11)叠置在HP单元440(8)与LP单元442(9)之间的边界的一部分上。
在图4C中，布置图450C为已添加M0导电图案(M0图案)的图4A的布置图450A的变化。布置图450C包括其中M0图案422(19)、422(20)、422(21)、422(22)、422(23)、422(24)、422(25)及422(26)经调出的M0图案。M0层级为唯一节距的，且因此节距PM0展示为用于M0图案的唯一节距。
在图4D中，布置图450D为基于已添加MD图案及VMD图案的对应图4B及图4C的布置图450B及450C的组合的变化。为简单起见，AA图案及CP图案在布置图450D中未示出。布置图包括：其中MD图案414(4)、414(5)、414(6)及414(7)经调出的MD图案；以及其中VMD图案418(4)、418(5)、418(6)、418(7)、418(8)及418(9)经调出的VMD图案。VMD图案418(4)及418(5)位于MD图案414(6)及对应M0图案422(19)及422(20)的交叉点处。VMD图案418(6)及418(7)位于M0图案422(21)及对应MD图案414(4)及414(5)的交叉点处。VMD图案418(8)及418(9)位于M0图案422(22)及对应MD图案414(7)及414(5)的交叉点处。另外，在布置图450D中，M0图案422(19)、422(20)、422(21)及422(22)经指定用于VDD；且M0图案422(23)、422(24)、422(25)及422(26)经指定用于VSS。
在图4E中，布置图450E为已添加V0图案、M1图案、V1图案及M2图案的图4D的布置图450D的变化。为简单起见，MD图案、VMD图案及VG图案在布置图450E中未示出。布置图450E包括：V0图案423(5)、423(6)、423(7)及423(8)；M1图案426(21)、426(22)及426(23)；V1图案427(5)、427(6)及427(7)；以及M2图案430(15)、430(16)及430(17)。
V0图案423(5)及423(6)位于M1图案426(21)及对应M0图案422(19)及422(20)的交叉点处。V0图案423(7)位于M1图案426(22)及M0图案422(21)的交叉点处。V0图案423(8)位于M1图案426(23)及M0图案422(22)的交叉点处。V1图案427(5)位于M2图案430(16)及M1图案426(23)的交叉点处。V1图案427(6)位于M2图案430(16)及M1图案426(22)的交叉点处。V1图案427(7)位于M2图案430(16)及M1图案426(21)的交叉点处。
另外，在布置图450E中，M2图案430(15)及430(17)经指定用于VSS；且M2图案430(16)经指定用于VDD。为简单起见，M2逻辑图案在图4E中未示出。M2层级为多节距的，其中节距PM2(PG)展示为用于M2 PG图案的节距。M2逻辑图案(未示出)具有节距PM2(L)(未示出)。
在图4F中，布置图450F为图4B的布置图450B的替代性版本。类似布置图450B，布置图450为已添加CP图案及VG图案的图4A的布置图450A的变化。在布置图450F中，VG图案416(4)已经添加在栅极图案412(2)上，且另外在栅极图案412(3)上的栅极图案416(2)已经消除。
在布置图450F中，图4F的HP单元440(8)’及440(9)’以及LP单元442(8)’及442(9)’为图4B的对应HP单元440(8)及440(9)以及LP单元442(8)及442(9)的替代版本。参考线452F实质上与栅极图案412(3)平行，而参考线452A实质上与栅极图案412(4)平行。相对于X轴：HP单元440(8)’的右边缘及LP单元442(8)’的左边缘邻接参考线452F；且LP单元442(9)’的右边缘及HP单元440(9)’的左边缘邻接参考线452A。
在栅极图案412(3)与栅极图案412(4)之间，LP单元442(8)’的左侧的一部分重叠LP单元442(9)’的右侧上的一部分。在一些实施例中，其中两个LP单元，诸如在LP单元442(8)’与LP单元442(9)’之间重叠，设计规则需要栅极图案在重叠区域中经切割，从而导致空白空间。在布置图450F中，CP图案438(14)已添加在栅极图案412(3)上，而CP图案438(10)、438(11)及438(12)自布置图450B继承，此举导致空白空间462(1)。
图5A至图5C为根据一些实施例的对应布置图552A、552B及552C。
图5A至图5C的布置图552A、552B及552C遵循类似于图4A至图4F的彼编号惯例的编号惯例。为帮助识别对应但具有差异的组件，图5A至图5C的编号惯例使用5系列编号，而图4A至图4F使用4系列编号。为简便起见，论述将比集中于相似性更集中于图5A至图5C与图4A至图4F之间的差异。另外为简便起见，少于图5A至图5C的所有元件经编号。
在图5A中，布置图552A经组织成组合列504(8)、504(9)及504(10)。组合列504(8)包括HP单元540(10)、LP单元542(10)、LP单元542(11)、LP/HP单元554(1)、HP单元540(11)，及LP单元542(11)。
在组合列504(8)中：LP单元542(10)堆叠在LP单元542(11)上，从而导致其间的空白空间562(2)；且HP单元540(11)堆叠在两个离散单元的HP/LP堆叠中的LP单元542(12)上。在一些实施例中，布置图552A中的一些空白空间充满填料单元，例如，填料单元564(1)。
组合列504(8)进一步包括LP/HP单元544(1)。虽然类似于LP/HP堆叠，但LP/HP单元544(1)为一个整体单元，而非两个离散单元的堆叠，亦即HP单元上的LP单元。类似LP/HP堆叠，相对于Y轴，LP/HP单元544(1)包括具有相同传导性标示的中央AA图案之间的间隙555(1)，该间隙为LP/HP单元544(1)中的PMOS。
在图5A中，组合列504(9)包括：LP单元542(13)、LP单元542(14)、HP单元540(12)、(HP/LP)+单元560(1)，及HP/LP单元558(1)。在组合列504(9)中，相对于Y轴，LP单元542(14)的左侧处的部分堆叠在右侧LP单元542(13)处的部分上，从而导致其间的空白空间562(3)。
虽然类似于HP/LP堆叠，但HP/LP单元558(1)为一个整体单元，而非两个离散单元的堆叠，亦即LP单元上的HP单元。类似HP/LP堆叠，相对于Y轴，HP/LP单元558(1)包括具有相同传导性标示的中央AA图案之间的间隙559(1)，该间隙为HP/LP单元558(1)中的PMOS。
虽然类似于HP/LP单元，但(HP/LP)+单元560(1)不具有相同传导性标示的中央AA图案之间的间隙。(HP/LP)+单元560(1)的中央区具有单个中央AA图案，而非两个离散AA图案。将为另外类似的HP/LP单元中的间隙的(HP/LP)+单元560(1)中的区域表示“加偿”AA图案，结果为单个中央AA图案表示相较于另外类似的HP/LP单元的两个离散中央AA图案的累加区域的较大区域。在一些实施例中，由于(HP/LP)+单元560(1)中的加偿AA图案，基于(HP/LP)+单元560(1)的单元区具有相较于基于另外类似的HP/LP单元的单元区的较大电流容量。
在图5A中，组合列504(10)包括：LP单元542(15)、LP单元542(16)、HP单元540(13)、LP单元542(17)、LP单元542(18)、HP单元540(14)、HP单元540(15)及LP单元542(19)。
在组合列504(10)中，相对于Y轴：LP单元542(15)堆叠在LP单元542(16)上，从而导致其间的空白空间562(4)；HP单元540(13)堆叠在两个离散单元的HP/LP堆叠中的LP单元542(17)上；LP单元542(18)堆叠在两个离散单元的LP/HP堆叠中的HP单元540(14)上；且HP单元540(15)堆叠在两个离散单元的HP/LP堆叠中的LP单元542(19)上。
布置图552A进一步包括(LP/HP)+单元556(1)，该(LP/HP)+单元部分地位于组合列504(8)中且部分地位于组合列504(9)中。虽然类似于LP/HP单元，(LP/HP)+单元556(1)不具有相同传导性标示的中央AA图案之间的间隙。(LP/HP)+单元556(1)的中央区具有单个中央AA图案，而非两个离散AA图案。将为另外类似的LP/HP单元中的间隙的(LP/HP)+单元556(1)中的区域表示“加偿”AA图案，结果为单个中央AA图案表示相较于另外类似的LP/HP单元的两个离散中央AA图案的累加区域的较大区域。在一些实施例中，由于(LP/HP)+单元556(1)中的加偿AA图案，基于(LP/HP)+单元556(1)的单元区具有相较于基于另外类似的LP/HP单元的单元区的较大电流容量。
在图5A中，相对于X轴，给定单元的边缘处的栅极图案为虚拟图案，对于这些虚拟图案，基于给定单元的单元区中的对应栅极结构将并非主动的，例如，将不传导涉及单元区的操作的对应信号。相反，在图5A中，相对于X轴，并非在边缘处而在给定单元的内部处的栅极图案为主动图案，对于这些主动图案，基于给定单元的单元区中的对应栅极结构将为主动的，例如，将传导涉及单元区的操作的对应信号。
在图5B中，布置图552B为图5A的布置图552A的变化。布置图552B包括仅LP列566(1)及566(2)，这些列已替换图5A的组合列504(9)。相对于Y轴，仅LP列566(1)及566(2)中的每一个经配置为具有LP单元的高度HLP且因此用以具有安置在其中的仅LP单元。仅LP列566(1)及566(2)点缀在组合列504(8)’与组合列504(10)之间。虽然类似于图5A的组合列504(8)，但图5B的组合列504(8)’不包括(LP/HP)+单元556(1)，但相反包括对应于另外将为(LP/HP)+单元556(1)的上部分的位置中的LP单元542(20)。
在图5C中，布置图552C为图5B的布置图552B的变化。布置图552C包括仅HP列568(1)，该仅HP列已替换图5B的组合列504(10)。相对于Y轴，仅HP列568(1)经配置为具有HP单元的高度HHP且因此用以具有安置在其中的HP单元。虽然LP单元可安置在仅HP列568(1)中，但如此做浪费仅HP列568(1)内的空间。
图6A为根据一些实施例的产生布置图的方法600的流程图。
方法600为根据一些实施例例如使用EDA系统700(图7，以下论述)及集成电路(IC)制造系统800(图8，以下论述)可实行的。关于方法600，布置图的实例包括图3A的布置图348A，等等。可根据方法600制造的半导体装置的实例包括半导体装置100图1。
在图6A中，方法600包括方块602-604。在方块602处，产生布置图，该布置图尤其包括用于波导配置的加热配置，如在例如图3A及图4A至图4F中。对应于由方法600产生的布置的半导体装置的实例包括图1的半导体装置100。方块602为根据一些实施例使用EDA系统700(图7，以下论述)可实行的。关于方块602，根据方块602产生的布置图的实例包括图3A及图4A至图4F的布置图，等等。可基于根据方块602产生的布置图制造的半导体装置的实例包括半导体装置100图1、包括图3B的横截面的半导体装置、基于图3A及图4A至图4F的布置图的半导体装置，等等。以下关于图6B更详细地论述方块602。自方块602，流程前进至方块604。
在方块604处，基于布置图，以下中的至少一个：(A)进行一或多个光微影暴露或(B)制造一或多个半导体遮罩或(C)制造半导体装置的层中的一或多个组件。参见图8的以下论述。
图6B为根据一些实施例的产生布置图的方法的流程图。
更具体而言，图6B的流程图示出根据一或多个实施例包括在图6A的方块602中的额外方块。在图6B中，方块602包括方块620-636。方块632-636为任择的，如通过虚拟(虚线)指示。
在图6B中，在方块620处，将布置图配置成列。配置成列的布置图的实例为图2A的布置图246。自方块620，流程前进至方块622。
在方块622处，布置图中的列中的一或多个经配置为组合列。组合(组合)列的实例包括组合列包括图2A的组合列104(3)及104(4)、图3C的组合列304(5)及304(6)、图4A的组合列404(7)、图5A的组合列504(8)-504(10)，等等。方块622包括方块624。
在方块624处，每个组合列的高度经设定为实质上等于第一单元的第一高度及第二单元的第二高度的和。第一单元及第二单元为不同的，且对应地，第一高度及第二高度为不同的。第一单元的实例包括图2A的HP单元240(1)-240(3)，这些HP单元具有高度HHP。第二单元的实例包括图2A的LP单元242(1)-242(3)，这些LP单元具有高度HLP，其中HLP<HHP。反之亦然，亦即，第一单元的实例包括图2A的LP单元242(1)-242(3)；且第二单元的实例包括图2A的HP单元240(1)-240(3)。自方块624，流程退出方块622且前进至方块626。
在方块626处，每个组合列以单元填充。方块626包括方块628及方块630。在方块626中，流程可前进至方块628或方块630，或前进至两者，如通过OR流程符号627指示。
在方块628处，在给定列内，第一单元堆叠在第二单元上。堆叠在第二单元上的第一单元的实例为堆叠在图2A的列104(3)中的LP单元242(1)上的HP单元240(1)，等等，该实例表示HP/LP堆叠。堆叠在第二单元上的第一单元的另一实例为堆叠在图2A的列104(4)中的LP单元242(3)上的HP单元240(3)，等等，该实例表示另一HP/LP堆叠。流程退出方块628，前进至退出方块626，前进至循环返回至方块628，或前进至方块630。
在一些实施例中，HP/LP堆叠经配置为HP/LP单元，该HP/LP单元为与HP/LP堆叠的两个离散单元相比的整体单元。HP/LP单元的实例为图5A中的HP/LP单元558(1)，等等。在一些实施例中，HP/LP堆叠经配置为(HP/LP)+单元。(HP/LP)+单元的实例为图5A的(HP/LP)+单元560(1)，等等。
在一些实施例中，而非将HP单元堆叠在LP单元上以形成然后转换成HP/LP单元的HP/LP堆叠，相反，堆叠及转换通过自标准单元的对应程序馆选择HP/LP单元替换。在一些实施例中，而非将HP单元堆叠在LP单元上以形成然后转换成(HP/LP)+的HP/LP堆叠，相反，堆叠及转换通过自标准单元的对应程序馆选择(HP/LP)+单元替换。
在方块630处，在给定列内，将第二单元堆叠在第一单元上。堆叠在第一单元上的第二单元的实例为堆叠在图2A中的列104(3)中的HP单元240(2)上的LP单元242(2)，等等，该实例表示LP/HP堆叠。流程退出方块630且前进至循环返回至方块630，前进至方块628，或退出方块626。
在一些实施例中，LP/HP堆叠经配置为LP/HP单元，该LP/HP单元为与LP/HP堆叠的两个离散单元相比的整体单元。LP/HP单元的实例为图5A中的LP/HP单元554(1)等等。在一些实施例中，LP/HP堆叠经配置为(LP/HP)+单元。(LP/HP)+单元的实例为图5A的(LP/HP)+单元556(1)，等等。
在一些实施例中，而非将LP单元堆叠在HP单元上以形成然后转换成LP/HP单元的LP/HP堆叠，相反，堆叠及转换通过自标准单元的对应程序馆选择LP/HP单元替换。在一些实施例中，而非将LP单元堆叠在HP单元上以形成然后转换成(LP/HP)+的LP/HP堆叠，相反，堆叠及转换通过自标准单元的对应程序馆选择(LP/HP)+单元替换。
自方块626，流程前进至方块632。再次，方块632-636为任择的，如通过幻象(虚线)指示。图6B假定方块632-636全部包括在流程中，或无一个包括在流程中。在一些实施例中，方块632及636包括在流程中，但方块634不包括在流程中。
在任择的方块632处，一或多个列经配置为仅一个单元高度列。仅一个单元高度列的实例包括图5B的仅LP列566(1)及566(2)、图5C的仅HP列568(1)，等等。自方块632，流程前进至方块634。
在方块634处，仅一个单元高度列以组合列点缀。仅一个单元高度列以组合列点缀的实例包括图5B的仅LP列566(1)及566(2)、图5C的仅LP列566(1)及566(2)以及仅HP列568(1)。自方块634，流程前进至方块636。
在方块636处，每个仅一个单元高度列以适当高度单元填充。以适当高度单元填充仅一个单元高度列的实例包括图5B至图5C的仅LP列566(1)及566(2)以LP单元填充、仅HP列568(1)以HP单元填充，等等。
图6C为根据一些实施例的产生布置图的方法的流程图。
更具体而言，图6C的流程图示出根据一或多个实施例的包括在图6A的方块602中的额外方块。在图6C中，方块602包括方块640-650。
在图6C中，在方块640处，将布置图配置成列。配置成列的布置图的实例为图2A的布置图246等等。自方块640，流程前进至方块642。
在方块642处，第一单元及第二单元经配置用于列。第一单元的实例包括图4A的HP单元440(8)及440(9)。第二单元的实例包括图4A的LP单元442(8)及442(9)。反之亦然，亦即：第一单元的实例包括图4A的LP单元440(8)-440(9)；且第二单元的实例包括图4A的HP单元440(8)-440(9)。
方块642包括方块644-650。在方块644处，产生用于M_1st层级的导电图案。M_1st层级的实例为图4C的M0层级等等。M0导电图案(M0图案)的实例为图4C中的M0图案，其中M0图案M0图案422(19)、422(20)、422(21)、422(22)、422(23)、422(24)、422(25)及422(26)经调出。自方块644，流程前进至方块646。
在方块646处，第一节距(PM_1st)经设定为用于M_1st层级的唯一节距。PM_1st的实例为图2B、图4C、图4E等等中的PM0。自方块646，流程前进至方块648。
在方块648处，产生用于M_3rd层级的导电图案。M_3rd层级的实例为图4E的M2层级等等。M2导电图案(M2图案)的实例为图4E中的M2图案430(15)-430(17)、图2B中的M2图案230(1)-230(5)，等等。自方块648，流程前进至方块650。
在方块650处，设定来用于M_3rd层级的多个节距经设定，使得M_3rd层级为多节距的，包括用于逻辑图案的第二节距(PM_3rd(L))及用于PG图案的第三节距(PM_3rd(PG))。PM_3rd(L)的实例为图2B中的PM2(L)，等等。PM_3rd(PG)的实例为图2B、图4E中的PM2(PG)，等等。
图7为根据一些实施例的电子设计自动化(electronic design automation；EDA)EDA系统700的方块图。
在一些实施例中，EDA系统700包括APR系统。根据一或多个实施例的设计布置图表示导线路由配置的本文所描述的方法为根据一些实施例例如使用EDA系统700可实行的。
在一些实施例中，EDA系统700为通用计算装置，该通用计算装置包括硬件处理器702及非暂时性计算机可读储存媒体704。除其他方面之外，储存媒体704是以计算机程序码706编码，亦即，储存计算机程序码706，亦即，该计算机程序码为计算机可执行指令的集合。通过硬件处理器702的指令706的执行表示(至少部分地)EDA工具，该EDA工具实行本文根据一或多个实施例所描述的方法(在下文中，所述制程及/或方法)的一部分或全部。
处理器702通过总线708电气地耦接至计算机可读储存媒体704。处理器702亦通过总线708电气地耦接至I/O接口710。网络接口712亦通过总线708电气地连接处理器702。网络接口712连接至网络714，使得处理器702及计算机可读储存媒体704能够通过网络714连接至外部元件。处理器702用以执行编码在计算机可读储存媒体704中的计算机程序码706，以便使系统700可使用于执行所述制程及/或方法的一部分或全部。在一或多个实施例中，处理器702为中央处理单元(central processing unit；CPU)、多处理器、分散式处理系统、特定应用集成电路(application specific integrated circuit；ASIC)，及/或合适的处理单元。
在一或多个实施例中，计算机可读储存媒体704为电子的、磁性的、光学的、电磁的、红外的，及/或半导体系统(或设备或装置)。例如，计算机可读储存媒体704包括半导体或固态记忆体、磁带、可移计算机磁片、随机存取记忆体(random access memory；RAM)、只读记忆体(read-only memory；ROM)、刚性磁盘，及/或光盘。在使用光盘的一或多个实施例中，计算机可读储存媒体704包括光盘只读记忆体(compact disk-read only memory；CD-ROM)、光盘-读/写(compact disk-read/write；CD-R/W)，及/或数字视频光盘(digitalvideo disc；DVD)。
在一或多个实施例中，储存媒体704储存计算机程序码706，该计算机程序码用以使EDA系统700(其中此执行表示(至少部分地表示)EDA工具)可使用于执行所述制程及/或方法的一部分或全部。在一或多个实施例中，储存媒体704亦储存信息，该信息促进执行所述制程及/或方法的一部分或全部。在一或多个实施例中，储存媒体704储存包括如本文所揭示的此类标准单元的标准单元的程序库707。
EDA系统700包括I/O接口710。I/O接口710耦接至外部电路。在一或多个实施例中，I/O接口710包括用于将信息及命令通讯至处理器702的键盘、小键盘、鼠标、轨迹球、轨迹板、触控屏幕，及/或游标定向键。
EDA系统700亦包括网络接口712，该网络接口耦接至处理器702。网络接口712允许EDA系统700与网络714通讯，一或多个其他计算机系统连接至该网络。网络接口712包括无线网络接口诸如BLUETOOTH、WIFI、WIMAX、GPRS，或WCDMA；或有线网络接口诸如ETHERNET、USB，或IEEE-1364。在一或多个实施例中，所述制程及/或方法的一部分或全部实行于二或更多个系统700中。
EDA系统700用以通过I/O接口710接收信息。通过I/O接口710接收的信息包括指令、数据、设计规则、标准单元的程序馆，及/或用于通过处理器702过程的其他参数中的一或多个。信息通过总线708传递至处理器702。EDA系统700用以通过I/O接口710接收与UI有关的信息。信息作为使用者界面(user interface；UI)742储存在计算机可读媒体704中。
在一些实施例中，所述制程及/或方法的一部分或全部经实行为用于通过处理器执行的独立软件应用程序。在一些实施例中，所述制程及/或方法的一部分或全部经实行为软件应用程序，该软件应用程序为额外软件应用程序的一部分。在一些实施例中，所述制程及/或方法的一部分或全部经实行为至软件应用程序的外挂程序。在一些实施例中，所述制程及/或方法中的至少一个经实行为软件应用程序，该软件应用程序为EDA工具的一部分。在一些实施例中，所述制程及/或方法的一部分或全部经实行为由EDA系统700使用的软件应用程序。在一些实施例中，包括标准单元的布置图是使用诸如可得自CADENCE DESIGNSYSTEMS,Inc.的
Figure BDA0002889104360000251
的工具或另一合适的布置产生工具产生。
在一些实施例中，制程经实现为储存在非暂时性计算机可读记录媒体中的程序的函数。非暂时性计算机可读记录媒体的实例包括但不限于外部/可移及/或内部/内建储存器或记忆体单元，例如，诸如DVD的光盘、诸如硬盘的磁盘、诸如ROM的半导体记忆体、RAM、记忆卡等中的一或多个。
图8为根据一些实施例的集成电路(IC)制造系统800及与该IC制造系统相关联的IC制造流程的方块图。
在一些实施例中，基于布置图，例如，(A)一或多个半导体遮罩或(B)半导体集成电路的层中的至少一个组件中的至少一个是使用制造系统800制造。
在图8中，IC制造系统800包括诸如设计工厂820、遮罩工厂830，及IC制造商/制造者(“制造”)850的实体，这些实体在与制造IC装置860有关的设计、开发，及制造周期及/或服务中彼此相互作用。系统800中的实体通过通讯网络连接。在一些实施例中，通讯网络为单个网络。在一些实施例中，通讯网络为各种不同网络，诸如内部网络及网际网络。通讯网络包括有线及/或无线通讯通道。每个实体与其他实体中的一或多个相互作用且向其他实体中的一或多个提供服务且/或接收来自其他实体中的一或多个的服务。在一些实施例中，设计工厂820、遮罩工厂830，及IC制造850中的二或更多个由单个较大公司拥有。在一些实施例中，设计工厂820、遮罩工厂830，及IC制造850中的二或更多个共存于共用设施中且使用共用资源。
设计工厂(或设计小组)820产生IC设计布置图822。IC设计布置图822包括设计来用于IC装置860的各种几何图案。几何图案对应于组成将要制造的IC装置860的各种组件的金属、氧化物，或半导体层的图案。各种层组合以形成各种IC特征。例如，IC设计布置图822的一部分包括各种IC特征，诸如主动区、栅极电极、源极及漏极、中间层互连的金属接线或通孔，及用于粘结将要形成于半导体基板(诸如硅晶圆)及设置在半导体基板上的各种材料层中的衬垫的开口。设计工厂820实行适当的设计程序以形成IC设计布置图822。设计程序包括逻辑设计、实体设计或安置及路由中的一或多个。IC设计布置图822呈现在具有几何图案的信息的一或多个数据文件中。例如，IC设计布置图822可用GDSII文件格式或DFII文件格式表达。
遮罩工厂830包括数据准备832及遮罩制造844。遮罩工厂830使用IC设计布置图822来制造将使用于根据IC设计布置图822制造IC装置860的各种层的一或多个遮罩845。遮罩工厂830执行遮罩数据准备832，其中IC设计布置图822经转换成代表性数据文件(“RDF”)。遮罩数据准备832将RDF提供至遮罩制造844。遮罩制造844包括遮罩写入器。遮罩写入器将RDF转换成基板上的影像，诸如遮罩(标线片)845或半导体晶圆853。设计布置图822由遮罩数据准备832操纵以符合遮罩写入器的特性及/或IC制造850的要求。在图8中，遮罩数据准备832及遮罩制造844经例示为分离元件。在一些实施例中，遮罩数据准备832及遮罩制造844可共同称为遮罩数据准备。
在一些实施例中，遮罩数据准备832包括光学接近度校正(optical proximitycorrection；OPC)，该光学接近度校正使用微影术增强技术来补偿诸如可起因于绕射、干涉、其他制程效应等的彼等的影像误差。OPC调整IC设计布置图822。在一些实施例中，遮罩数据准备832包括进一步解析度增强技术(resolution enhancement technique；RET)，诸如离轴照明、次级解析度辅助特征、移相遮罩、其他合适的技术，及类似者或其组合。在一些实施例中，亦使用逆微影术技术(inverse lithography technology；ILT)，该逆微影术技术将OPC视为逆成像问题。
在一些实施例中，遮罩数据准备832包括遮罩规则核对器(mask rule checker；MRC)，该遮罩规则核对器核对已在具有遮罩创造规则的集合的OPC中经历制程的IC设计布置图822，这些遮罩创造规则含有一定的几何及/或连接性限制以确保充分的边限，以解决半导体制造制程中的可变性等等。在一些实施例中，MRC修改IC设计布置图822以在遮罩制造844期间补偿限制，此举可取消由OPC执行的修改的部分以便满足遮罩创造规则。
在一些实施例中，遮罩数据准备832包括微影术制程核对(LPC)，该微影术制程核对模拟将由IC制造850实行来制造IC装置860的处理。LPC基于IC设计布置图822来模拟此处理以创造模拟制造的装置，诸如IC装置860。LPC模拟中的处理参数可包括与IC制造周期的各种制程相关联的参数、与使用于制造IC的工具相关联的参数，及/或制造制程的其他态样。LPC考虑各种因素，诸如空中影像对比度、焦点深度(“depth of focus；DOF”)、遮罩误差增进因子(“mask error enhancement factor；MEEF”)、其他合适的因素，及类似者或其组合。在一些实施例中，在模拟制造的装置已通过LPC创造之后，若模拟的装置在形状上并非足够接近以满足设计规则，则OPC及/或MRC经重复以进一步细化IC设计布置图822。
应理解，已出于清晰性的目的而简化遮罩数据准备832的以上描述。在一些实施例中，数据准备832包括诸如用以根据制造规则修改IC设计布置图822的逻辑操作(logicoperation；LOP)的额外特征。另外，在数据准备832期间施加至IC设计布置图822的制程可以各种不同顺序执行。
在遮罩数据准备832之后且在遮罩制造844期间，基于修改后的IC设计布置图822制造遮罩845或一组遮罩845。在一些实施例中，遮罩制造844包括基于IC设计布置图822来执行一或多个微影暴露。在一些实施例中，一电子束(电子束)或多个电子束的机构用来基于修改后的IC设计布置图822形成遮罩(光罩或标线片)845上的图案。遮罩845可以各种技术加以形成。在一些实施例中，遮罩845是使用二元技术形成。在一些实施例中，遮罩图案包括不透明区及透明区。诸如紫外线(ultraviolet；UV)射束的辐射束由不透明区阻挡且穿过透明区透射，该辐射束用来暴露已涂布在晶圆上的影像敏感材料层(例如，光阻剂)。在一个实例中，遮罩845的二元遮罩版本包括透明基板(例如，熔融石英)及涂布在二元遮罩的不透明区中的不透明材料(例如，铬)。在另一实例中，遮罩845是使用相移技术形成。在遮罩845的相移遮罩(phase shift mask；PSM)版本中，形成在相移遮罩上的图案中的各种特征用以具有适当的相差以增强解析度及成像品质。在各种实例中，相移遮罩可为减弱PSM或交替PSM。由遮罩制造844产生的遮罩(多个)使用在各种制程中。例如，此遮罩(多个)使用在用以形成半导体晶圆853中的各种掺杂区的离子植入制程中，使用在用以形成半导体晶圆853中的各种蚀刻区的蚀刻制程中，且/或使用在其他合适的制程中。
IC制造850为IC制造业务，该IC制造业务包括用于各种不同IC产品的制造的一或多个制造设施。在一些实施例中，IC制造850为半导体铸造厂。例如，可存在用于多个IC产品的前端制造(前端制程线(front-end-of-line；FEOL)制造)的制造设施，而第二制造设施可提供用于IC产品的互连及封装的后端制造(后端制程线(back-end-of-line；BEOL)制造)，且第三制造设施可提供用于铸造厂业务的其他服务。
IC制造850包括制造工具852，这些制造工具用以对半导体晶圆853执行各种制造操作，使得根据例如遮罩845的遮罩(多个)制造IC装置860。在各种实施例中，制造工具852包括晶圆步进机、离子注入机、光阻剂涂布机、例如CVD腔室或LPCVD炉的制程腔室、CMP系统、电浆蚀刻系统、晶片清洁系统，或能够执行如本文所论述的一或多个合适的制造制程的其他制造设备中的一或多个。
IC制造850使用由遮罩工厂830制造的遮罩(多个)845来制造IC装置860。因而，IC制造850至少间接地使用IC设计布置图822来制造IC装置860。在一些实施例中，半导体晶圆853通过IC制造850、使用遮罩(多个)845制造以形成IC装置860。在一些实施例中，IC制造包括至少间接地基于IC设计布置图822来执行一或多个微影暴露。半导体晶圆853包括具有形成在上面的材料层的硅基板或其他适当基板。半导体晶圆853进一步包括各种掺杂区、介电特征、多级互连件，及类似者(在后续制造步骤中形成)中的一或多个。
关于集成电路(IC)制造系统(例如，图8的系统800)及与该制造系统相关联的IC制造流程的细节见于例如2016年2月9日授予的美国专利第9,256,709号、2015年10月1日公布的美国预授予公开第20150278429号、2014年2月6日公布的美国预授予公开第20140040838号，及2007年8月21日授予的美国专利第7,260,442号中，其中每一专利的整体由此以引用方式并入本文。
此项技术中的一般技术者将容易看到，所揭示实施例中的一或多个实现以上阐述的优点中的一或多个。在阅读先前说明书之后，一般技术者将能够如本文广泛地揭示的等效物及各种其他实施例的各种变化、置换。因此，授予本揭示案的一实施例的保护意欲仅受含于所附权利要求书中的定义及其等效物限制。
在一实施例中，对存于非暂性计算机可读媒体布置图制造半导体装置的方法，包括产生布置图，该产生包括：将布置图配置成列，这些列实质上在第一方向上延伸；将列中的一或多个配置为组合列，配置该组合列步骤包括：相对于实质上垂直于第一方向的第二方向，将一或多个组合列中的每一个的高度设定为实质上等于第一单元的第一高度及第二单元的第二高度的总和；第一单元不同于第二单元，且第一高度不同于第二高度；以及填充一或多个组合列中的每一个，该填充步骤包括：在一或多个组合列中的至少一个内且相对于第二方向，将第一单元的第一实例堆叠在第二单元的第一实例上；或在一或多个组合列中的至少一个内且相对于第二方向，将第二单元的第二实例堆叠在第一单元的第二实例上。
在一实施例中，方法进一步包括，基于布置图，以下中的至少一个：(A)进行一或多个光微影暴露；(B)制造一或多个半导体遮罩；或(C)制造半导体集成电路的层中的至少一个组件。
在一实施例中，第一单元为高功率(HP)单元且第二单元为低功率(LP)单元；或第一单元为低功率单元且第二单元为高功率单元。
在一实施例中，填充进一步包括：在一或多个组合列中的至少一个内且相对于第二方向：将第一单元的第三实例堆叠在第二单元的第三实例上，从而导致第一/第二堆叠；以及将第一/第二堆叠配置为整体单元；或在一或多个组合列中的至少一个内且相对于第二方向：将第二单元的第四实例堆叠在第一单元的第四实例上，从而导致第二/第一堆叠；以及将第二/第一堆叠配置为整体单元。
在一实施例中，产生布置图进一步包括：将一或多个列配置为仅第一单元列，配置该仅第一单元包括：相对于第二方向，将一或多个仅第一单元列中的每一个的高度设定为实质上等于第一单元的第一高度；相对于第二方向，将一或多个仅第一单元列点缀在一或多个组合列之中；以及填充一或多个仅第一单元列中的每一个，该填充包括：在一或多个仅第一单元列中的每一个内，插入第一单元的另一实例。
在一实施例中，产生布置图进一步包括：将一或多个列配置为仅第二单元列，该仅第二单元配置包括：相对于第二方向，将一或多个仅第二单元列中的每一个的高度设定为实质上等于第二单元的第二高度；将一或多个仅第二单元列点缀在一或多个组合列之中及一或多个仅第一单元列之中；以及填充一或多个仅第二单元列中的每一个，该填充包括：在一或多个仅第二单元列中的每一个内，插入第二单元的至少另一实例。
在一实施例中，产生布置图进一步包括：将一或多个列配置为仅第二单元列，配置该仅第二单元包括：相对于第二方向，将一或多个仅第二单元列中的每一个的高度设定为实质上等于第二单元的第二高度；将一或多个仅第二单元列点缀在一或多个组合列之中；以及填充一或多个仅第二单元列中的每一个，该填充包括：在一或多个仅第二单元列中的每一个内，插入第二单元的至少另一实例。
在一实施例中，产生布置图进一步包括：配置第一单元及第二单元中的每一个，该配置包括：产生用于第一金属化层级且具有实质上在该第一方向上延伸的对应长轴的导电图案；相对于第二方向，将第一节距设定为用于该第一金属化层级层级的唯一节距，该第一节距是用于导电图案；产生用于第三金属化层级的导电图案，这些导电图案包括用于电力网的导电图案及用于控制或数据信号的导电图案(逻辑图案)；以及相对于第二方向，设定用于第三金属化层级的多个节距，多个节距包括：用于逻辑图型的第二节距；以及用于电力网的导电图案图型的第三节距，第三节距大于第二节距。
在一实施例中，针对储存在非暂性计算机可读媒体上的布置图，制造半导体装置的方法，包括产生布置图，该产生包括：将布置图配置成列，这些列实质上在第一方向上延伸；以及配置用于列的第一单元及第二单元，该配置包括：产生用于第一金属化层级的导电图案；相对于实质上垂直于第一方向的第二方向，将第一节距设定为用于第一金属化层级的唯一节距，该第一节距是用于导电图案；产生用于第三金属化层级的导电图案，这些导电图案包括用于电力网的导电图案及用于控制或数据信号的导电图案(逻辑图案)；以及相对于第二方向，设定用于第三金属化层级的多个节距；多个节距包括：用于逻辑图型的第二节距；以及用于电力网的导电图案图型的第三节距，第三节距大于第二节距。
在一实施例中，方法进一步包括，基于布置图，以下中的至少一个：(A)进行一或多个光微影暴露；(B)制造一或多个半导体遮罩；或(C)制造半导体集成电路的层中的至少一个组件。
在一实施例中，产生布置图进一步包括：将列中的一或多个配置为组合列，该配置包括：相对于第二方向，将一或多个组合列中的每一个的高度设定为实质上等于第一单元的第一高度及第二单元的第二高度的和；第一单元不同于第二单元，且第一高度不同于第二高度；以填充一或多个组合列中的每一个，该填充包括：在一或多个组合列中的至少一个内且相对于第二方向，将第一单元的第一实例堆叠在第二单元的第一实例上；或在一或多个组合列中的至少一个内且相对于第二方向，将第二单元的第二实例堆叠在第一单元的第二实例上。
在一实施例中，第一单元为高功率单元且第二单元为低功率单元；或第一单元为低功率单元且第二单元为高功率单元。
在一实施例中，填充进一步包括：在一或多个组合列中的至少一个内且相对于第二方向：将第一单元的第三实例堆叠在第二单元的第三实例上，从而导致第一/第二堆叠；以及将第一/第二堆叠配置为整体单元；或在一或多个组合列中的至少一个内且相对于第二方向：将第二单元的第四实例堆叠在第一单元的第四实例上，从而导致第二/第一堆叠；以及将第二/第一堆叠配置为整体单元。
在一实施例中，产生布置图进一步包括：将一或多个列配置为仅第一单元列，该仅第一单元配置包括：相对于第二方向，将一或多个仅第一单元列中的每一个的高度设定为实质上等于第一单元的第一高度；相对于第二方向，将一或多个仅第一单元列点缀在一或多个组合列之中；以及填充一或多个仅第一单元列中的每一个，该填充包括：在一或多个仅第一单元列中的每一个内，插入第一单元的另一实例。
在一实施例中，半导体装置包括：单元区，这些单元区配置成列，这些列实质上在第一方向上延伸；列中的一或多个为组合列，每个组合列具有：相对于实质上垂直于第一方向的第二方向，高度，该高度实质上等于第一单元区的第一高度及第二单元区的第二高度的和。第一单元区不同于第二单元区，且第一高度不同于第二高度；且一或多个组合列中的每一个包括：相对于第二方向，堆叠在第二单元区的第一实例上的第一单元区的第一实例；或相对于第二方向，堆叠在第一单元区的第二实例上的第二单元区的第二实例。
在一实施例中，第一单元区为高功率(HP)单元区且第二单元区为低功率(LP)单元区；或第一单元区为低功率单元区且第二单元为高功率单元区。
在一实施例中，一或多个组合列中的每一个进一步包括：相对于第二方向，表示第一/第二堆叠的堆叠在第二单元区的第三实例上的第一单元区的第三实例，且其中第一/第二堆叠经配置为整体单元区；以及相对于第二方向，表示第二/第一堆叠的堆叠在该第一单元区的第四实例上的第二单元区的第四实例，且其中第二/第一堆叠经配置为整体单元区。
在一实施例中，一或多个列经配置为仅第一单元区列，每个仅第一单元区列具有：相对于第二方向，实质上等于第一单元区的第一高度的高度；一或多个仅第一单元列点缀在一或多个组合列之中；且一或多个仅第一单元区列中的每一个包括第一单元的至少另一实例。
在一实施例中，一或多个列经配置为仅第二单元区列，每个仅第二单元区具有：相对于第二方向，实质上等于第二单元的第二高度的高度；一或多个仅第二单元区列点缀在一或多个组合列之中及一或多个仅第一单元列之中；且一或多个仅第二单元区列中的每一个包括第二单元的至少另一实例。
在一实施例中，一或多个列经配置为仅第二单元区列，每个仅第二单元区具有：相对于第二方向，实质上等于第二单元的第二高度的高度；一或多个仅第二单元区列点缀在一或多个组合列之中；且一或多个仅第二单元区列中的每一个至少第二单元的至少另一实例。
先前内容概括若干实施例的特征，使得熟悉此项技术者可更好地理解本揭示案的一实施例的态样。熟悉此项技术者应了解，这些熟悉此项技术者可容易地使用本揭示案的一实施例作为基础，以用于设计或修改用于执行相同目的及/或达成本文引入的实施例的相同优点的其他制程及结构。熟悉此项技术者亦应意识到这些等效构造不脱离本揭示案的一实施例的精神及范畴，且这些熟悉此项技术者可在不脱离本揭示案的一实施例的精神及范畴的情况下在本文中做出各种变化、置换，及变更。

Claims (1)

1.一种对存于非暂性计算机可读媒体布置图制造半导体装置的方法，其特征在于，包含产生该布置图，产生该布置图包括以下步骤：
将该布置图配置成多个列，所述多个列在一第一方向上延伸；
将所述多个列中的一或多个配置为组合列，配置组合列包括以下步骤：
相对于垂直于该第一方向的一第二方向，将该一或多个组合列中的每一个的一高度设定为等于一第一单元的一第一高度及一第二单元的一第二高度的一总和；该第一单元不同于该第二单元，且该第一高度不同于该第二高度；以及
填充该一或多个组合列中的每一个，该填充步骤包括以下步骤：
在该一或多个组合列中的至少一个内且相对于该第二方向，将该第一单元的一第一实例堆叠在该第二单元的一第一实例上；或
在该一或多个组合列中的至少一个内且相对于该第二方向，将该第二单元的一第二实例堆叠在该第一单元的一第二实例上。
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